CN113223565A - 对集成电路的可配置控制 - Google Patents

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CN113223565A CN202110153801.1A CN202110153801A CN113223565A CN 113223565 A CN113223565 A CN 113223565A CN 202110153801 A CN202110153801 A CN 202110153801A CN 113223565 A CN113223565 A CN 113223565A
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Abstract

根据本公开的一种实施方式，一种集成电路包括：第一字线解码器电路和第二字线解码器电路；一个或多个核心阵列；用于一个或多个核心阵列中的每个的相应的输入/输出(I/O)电路；以及控制电路，该控制电路耦合到第一字线解码器电路和第二字线解码器电路、一个或多个核心阵列以及相应的I/O电路。另外，根据在控制电路中生成的一个或多个控制信号激活的一个或多个控制信号可以被配置为选择一个或多个核心阵列中的对应一个或多个核心阵列。

Description

对集成电路的可配置控制
技术领域
本公开总体上涉及对集成电路设备的可配置控制。
背景技术
技术的进步产生了更小型和更强大的计算设备。例如，包括诸如移动电话和智 能电话之类的无线电话、游戏机、平板计算机和膝上型计算机的各种个人计算设备 是小型的、轻质的并且易于被用户携带。这些设备可以通过无线网络传送语音和数 据分组。另外，许多这样的设备包含附加功能，例如数字静态相机、数字摄像机、 数字记录器和音频文件播放器。另外，此类设备可以处理可执行指令，包括可用于 接入因特网的软件应用(例如Web浏览器应用)。因此，这些设备可以包括显著的 计算和联网能力。对于此类设备，在存储器存储容量和读取/写入功能的功率、性能 和面积(PPA)方面，存在对更高效率的日益增长的需求。在一个实例中，对于图 形处理单元(GPU)，本领域中持续需要在各种计算操作期间降低电源供应电压。
附图说明
将参照如附图中所示的本技术的实施例，通过示例的方式来进一步描述本技术。然而，应当理解的是，附图仅说明本文描述的各种实施方式，并且不意在限制本文 描述的各种技术、方法、系统、电路或装置的范围。
图1是根据本文描述的各种实施方式的示例集成电路的一部分的示意图。
图2A是根据本文描述的各种实施方式的图1的示例集成电路的特定层的框图。
图2B是根据本文描述的各种实施方式的图2A的层的详细框图。
图2C是根据本文描述的各种实施方式的电路的示意图。
图3是根据本文描述的各种实施方式的示例集成电路的一部分的示意图。
图4A是根据本文描述的各种实施方式的图3的示例集成电路的特定层的框图。
图4B是根据本文描述的各种实施方式的图3的层的详细框图。
图4C是根据本文描述的各种实施方式的电路的示意图。
图5是根据本文描述的各种实施方式的示例集成电路的一部分的示意图。
图6A是根据本文描述的各种实施方式的图5的示例集成电路的特定层的框图。
图6B是根据本文描述的各种实施方式的图6A的层的详细框图。
图6C是根据本文描述的各种实施方式的电路的示意图。
图7是根据本文描述的各种实施方式的电路的示意图。
图8是根据本文描述的各种实施方式的电路的示意图。
图9A-图9B是根据本文描述的各种实施方式的电路的示意图。
在以下详细描述中参照形成其一部分的附图，其中相似的标号可以在整个附图中指示对应和/或类似的相似部分。将理解的是，例如为了使说明简单和/或清楚，附 图不一定按比例绘制。例如，一些方面的尺寸可以相对于其他方面被放大。另外， 要理解的是，可以利用其他实施例。另外，在不脱离所要求保护的主题的情况下， 可以进行结构改变和/或其他改变。在整个说明书中对“所要求保护的主题”的引用 指代旨在由一个或多个权利要求或其任何部分覆盖的主题，并且不一定旨在指代完 整的权利要求集合、权利要求集合中的特定组合(例如，方法权利要求、装置权利 要求等)或特定权利要求。还应当注意的是，例如上、下、顶部、底部之类的方向 和/或参考可以用于促进对附图的论述，并且不旨在限制所要求保护的主题的应用。 因此，以下详细描述不被认为限制所要求保护的主题和/或等同物。
具体实施例
下面参照附图描述本公开的特定实施方式。在描述中，在整个附图中，共同的 特征由共同的附图标记来表示。
有利地，本发明的特定发明方面允许集成电路(例如，图形处理单元(GPU)) 的功率、性能、面积(PPA)优化的存储器配置。更具体地，在某些情况下，集成 电路可以是272字×256比特单元的Turse执行引擎通用寄存器文件RAM (EE-GPRF-RAM)。在其它情况下，集成电路可以是其它存储器类型和/或具有任 何尺寸，包括具有更大的尺寸(例如，每行512、1024、2048个比特单元等，或多 于272行)或更小的尺寸(例如，每行128、64、32、16、8个比特单元等，或少于 272行)。
因此，在某些方案和技术中，如本文所述，本发明方面允许定制“蝶形” EE-GPRF-RAM核心阵列结构的功能(通过控制块电路和/或输入/输出电路中的电路 原理图)，以在每个执行周期控制(例如，激活以用于读取操作)存储器核心阵列 的任何子部分(即，列分组、段)。在某些实施方式中，子部分可以具有任何粒度， 包括：128、64(如参照图5和6A-图6C所讨论的)、32(如参照图3和4A-图4C 所讨论的)、16(如参照图1和2A-图2C所讨论的)、8、4或2个比特单元子部 分。在其它方案和技术中，本发明方面也可以在任何其它核心阵列结构中实现。因 此，此类方案和技术不限于“蝶形”核心阵列或RAM核心阵列。
另外，本发明方面允许通过选择特定比特单元子部分或任何数量的连续或非连续的各个比特单元的功能来进行进一步的选择定制(例如，读取功能)。在各种实 例中，这可以通过包括在示例集成电路的每个输入/输出电路中实现的附加电路读取 掩码原理图(mask schematic)(例如，诸如参考图7、图8和图9A-图9B中的每个 所描述的)来实现。此外，进一步参照图7、图8和图9A-图9B，本发明方面允许 通过集成电路的每个单独的I/O电路来控制和选择特定比特单元。
参照图1和图2A-图2B，示出了集成电路100的示例部分(例如，Turse执行 引擎(EE)通用寄存器文件随机存取存储器(EE-GPRF-RAM)，可在片上系统(SoC) 上实现的“蝶形架构”)。如图1所示，示例部分(例如，核心阵列结构，“平面 图”)可以包括：控制电路(即，中央块)(“CK”)110、第一字线解码器电路 112和第二字线解码器电路114、一个或多个核心阵列120(例如，120a、120b等) 和相应的输入/输出电路(I/O电路)130。在某些实施方式中，控制电路110可以耦 合到第一字线解码器电路112和第二字线解码器电路114、一个或多个核心阵列120 以及相应的输入/输出电路130。另外，根据在控制电路110中生成的一个或多个控 制信号(例如，读出放大器使能信号(NSAE))激活的一个或多个控制信号105(例 如，105a-105p)(即，读出放大器驱动器信号、读取掩码信号)可以被配置为选择 一个或多个核心阵列120(例如，120a-120p)中的一个或多个对应的核心阵列(例 如，对应于第一核心阵列的120a(例如，针对上面的136个行和下面的136个行两 者)，对应于第二核心阵列的120b(例如，针对上面的136个行和下面的136个行 两者)等)(即，用于提供对每个单独的核心阵列(例如，120a-120p)(例如，核 心分组)的独立控制)。
如图1所示，示例EE-GPRF-RAM存储器可以具有272个存储器字×每行256 个比特(比特单元)。例如，如所图示，每行的示例256个比特可以被组织为16个 列，其中8个列位于第一侧(例如，控制电路110的“左”侧)，并且8个列位于 第二侧(例如，控制电路110的“右”侧)。对应地，参照图1，一个或多个核心 阵列120(例如，120a(例如，针对上面的136个行和下面的136个行两者)、120b (例如，针对上面的136个行和下面的136个行两者)等)可以被组织为第一侧上 的八个存储器列120a、120b、120c、120d、120e、120f、120g、120h的第一分组(即， 存储器“块”、模块、段、多个核心阵列)，以及第二侧上的八个存储器列120i、 120j、120k、120l、120m、120n、120o、120p的第二分组。因此，在该示例中，16 个列中的每个可以包括16比特分组(即，每个分组16比特单元)，以得到总共256 个比特。然而，在每行的比特单元的总数不同(每行的比特单元的数量更多或更少) 的其他示例中，每个分组的比特单元的数量将不同，以便被均匀地组织为16个列。
有利地，在图1中，一个或多个控制信号105(例如，105a-105p)可以允许一 次(即，在一个读取周期中)“打开”(即，激活)16比特分组的功能(例如，启 用16比特分组的读取操作(即，读取掩码特征))。与之相对，在不具有这种读取 掩码特征的存储器中，在读取操作期间，例如将针对相同的周期读取集成电路100 的(行的)所有256个比特。因此，针对(行的)240个比特，功率将被“浪费” (处于无效使用)。因此，本发明方面允许在信号操作周期中读取16个比特(比特 单元)(或通过激活多个控制信号而读取16个比特的倍数)的功能。通过这样做， 如通过存储器动态功率分解(breakdown)比较所实现的，这种读取掩码特征可以节 省高达65％的时钟功率利用率。另外，在存储器输出引脚功率和片上系统(SoC) 缓存器和线路功率方面，可以实现额外的功率节省。
在某些实施方式中，参照图1，16个核心阵列分组(120a-120p)中的每个可以 耦合到相应的输入/输出电路(I/O电路)130(130a-130p)。I/O电路130中的每个 可以包括读出放大器驱动器电路、预充电电路、列复用器以及输入和输出锁存器。 另外，读出放大器驱动器电路中的每个可以包括读出放大器电路和写入驱动器电路。
在某些方面，第一字线解码器块(电路)112和第二字线解码器块(电路)114 中的每个可以包括字线后解码器和驱动器电路。在特定情况下，字线解码器块(电 路)112、114可以被配置为基于由控制块110生成的一个或多个控制信号105(例 如，105a到105h)来选择耦合到一个或多个核心阵列120(120a、120b等)的字线。
参照图2A，示出了集成电路100的示例“层”。如图所示，提供示例层以描绘 层相对于彼此的总体定位，并且未按比例绘制或提供特定层的准确图形表示。对应 地，在图2A中，示例层包括布局配置层210(即，列复用器层)、第一金属层220 (例如，M2金属层)和第二金属层230(例如，M3金属层)。在某些实施方式中， 第一金属层220可以被耦合并且定位在布局配置层210上方，并且第二金属层230 可以被耦合并且定位在第一金属层220上方。
参考图2B，更详细地示出了图2A的集成电路100的三个层210、220、230中 的每个。如图所示，参照图1，可以提供示例层以总体描绘一个或多个控制信号(例 如，读出放大器使能信号(NSAE))的可以被激活的特定一个或多个控制信号105 (例如，105a-105h)。在该实例中，可以在给定时间(在一个周期内)激活多达16 个控制信号(即，16个NSAE信号(nsae-top[7:0]和nsae-bot[7:0])105(105a-105p) 以控制相应的核心阵列120(120a-120p)(即，16比特模块(分组、段))(其中， 例如，每个16比特模块包括16个比特单元)。
在操作中，如参照图2B所示，最初，控制电路(CK)110可以发送一个或多 个控制信号105(105a到105p)。一个或多个控制信号105(105a-105p)将从布局 配置层210上的控制块110发送，“向上”通过第一金属层220，并且进一步“向 上”到第二金属层230。随后，控制信号105(105a-105p)将从第二金属层230“向 下”发送，通过第一金属层220，并且被接收到对应于待激活的特定比特单元分组 (例如，120a-120p)的特定的指定I/O电路130(例如，130a-130p)。
如图2B所示，第一金属层220(例如，M2层)和第二金属层230可以各自接 收来自控制电路110的8个控制信号105(即，105a-105h)(例如，NSAETOP[0] 至NSAETOP[7])和8个控制信号105(即，105i-105p)(例如，NSAEBOT[0]至 NSAEBOT[7])，这些控制信号要被发送给相应的I/O电路130(130a-130p)的相 应列复用器([0:15]、[16:31]、[32:47]、[16:31]、[48:63]、[64:79]、[80:95]、[96:111]、 [112:127]、[128:143]、[144:159]、[160:175]、[176:191]、[192:207]、[208:223]、[224： 239]和[240:255])。接着，一个或多个激活控制信号105将从相应的I/O电路130 访问相应的一个或多个核心阵列120(120a-120p)(即，相应的16比特模块)以进 行读取操作。
参照图2C，示出了针对一个或多个控制信号105(读出放大器使能信号(NSAE))(例如，针对“顶部”信号(例如，针对图1的“左”侧的核心阵列120a-h)的105 (a-h))的电路实施方式(电路290)。在某些实例中，可以在控制块110中提供 电路290(即，第一读取掩码电路原理图)。如图所示，电路290可以包括接收初 始化输入信号(netsa)和用于指定待激活的特定列分组的比特读取使能掩码(例如， REN[7:0])的NAND门292。NAND门292的输出将提供读出放大器信号(例如sae [7:0])，其可以通过反相器294反相，以提供一个或多个控制信号105(例如，nsae-top [7:0])。类似地，针对一个或多个控制信号105(读出放大器使能信号(NSAE)(例 如，例如，针对“底部”信号(例如，针对图1的“右”侧的核心阵列120i-120p) 的105(i-p))，在控制块110中将存在另一电路实施方式(未示出)。
参考图3和图4A-图4B，示出了集成电路300的示例部分(例如，Turse执行 引擎(EE)通用寄存器文件随机存取存储器(EE-GPRF-RAM)，可在片上系统(SoC) 上实现的“蝶形架构”)。如图3所示，示例部分(例如，核心阵列结构，“平面 图”)可以包括：控制电路(即，中央块)(“CK”)310、第一字线解码器电路 312和第二字线解码器电路314、一个或多个核心阵列320(例如，320a到320h)和 相应的输入/输出电路(I/O电路)330(例如，330a到330h)。在某些实施方式中， 控制电路310可以耦合到第一字线解码器电路312和第二字线解码器电路314、一 个或多个核心阵列320以及相应的输入/输出电路330。另外，根据在控制电路310中生成的一个或多个控制信号(例如，读出放大器使能信号(NSAE))激活的一个 或多个控制信号305(例如，305a-305h)(即，读出放大器驱动器信号、读取掩码 信号)可以被配置为选择一个或多个核心阵列320中的一个或多个对应的核心阵列 (例如，对应于第一核心阵列的320a(例如，针对上面的136个行和下面的136个 行两者)，对应于第二核心阵列的320b(例如，针对上面的136个行和下面的136 个行两者)等)(即，用于提供对每个单独的核心阵列(例如，320a-320h)(例如， 核心分组)的独立控制)。
如图3所示，示例EE-GPRF-RAM存储器可以具有272个存储器字×每行256 个比特(比特单元)。例如，如图所示，每行的示例256个比特可以被组织为8列， 其中4个列位于第一侧(例如，控制电路310的“左”侧)，并且4个列位于第二 侧(例如，控制电路310的“右”侧)。对应地，参照图3，一个或多个核心阵列 320(例如，320a(例如，针对上面的136个行和下面的136个行两者)、320b(例 如，针对上面的136个行和下面的136个行两者)等)可以被组织为第一侧上的四 个存储器列320a、320b、320c和320d的第一分组(即，存储器“块”、模块、段、 多个核心阵列)和第二侧上的四个存储器列320e、320f、320g和320h的第二分组。因此，在该示例中，8个列中的每个可以包括32比特分组(即，32比特单元分组) 以得到总共256个比特。然而，在每行的比特单元的总数不同(每行的比特单元的 数量更多或更少)的其他示例中，每个分组的比特单元的数量将不同，以便被均匀 地组织为8个列。
有利地，在图3中，一个或多个控制信号305(305a-305h)可以允许一次(即， 在一个读取周期中)“打开”(即，激活)32比特分组(例如，启用32比特分组 的读取操作(即，读取掩码特征))的功能。与之相对，在不具有这种读取掩码特 征的存储器设备中，例如将针对相同的周期读取集成电路300的(行的)所有256 个比特，并且因此，针对(行的)232个比特，功率将被“浪费”(处于无效使用)。 因此，本发明方面允许在信号操作周期中读取32个比特(或通过激活多个控制信号 而读取32个比特的倍数)的功能。通过这样做，如通过存储器动态功率消除 (breakdown)比较所实现的，这种读取掩码特征可以节省高达65％的时钟功率利用 率。另外，在存储器输出引脚功率和片上系统(SoC)缓存器和线路功率方面，可 以实现额外的功率节省。
在某些实施方式中，参照图3，8个核心阵列分组(320a-320h)中的每个可以 耦合到相应的输入/输出电路(I/O电路)330(330a-330h)。I/O电路330中的每个 可以包括读出放大器驱动器电路、预充电电路、列复用器以及输入和输出锁存器。 另外，读出放大器驱动器电路中的每个可以包括读出放大器电路和写入驱动器电路。
在某些方面，第一字线解码器块(电路)312和第二字线解码器块(电路)314 中的每个可以包括字线后解码器和驱动器电路。在特定情况下，字线解码器块(电 路)312、314可以被配置为基于由控制块310生成的一个或多个控制信号305(例 如，305a到305h)来选择耦合到一个或多个核心阵列320(320a、320b等)的字线。
参照图4A，示出了集成电路300的示例“层”。如图所示，提供示例层以描绘 层相对于彼此的总体定位，并且未按比例绘制或提供特定层的准确图形表示。对应 地，在图4A中，示例层包括布局配置层410(即，列复用器层)、第一金属层420 (例如，M2金属层)和第二金属层430(例如，M3金属层)。在某些实施方式中， 第一金属层420可以被耦合并且定位在布局配置层410上方，并且第二金属层430 可以被耦合并且定位在第一金属层420上方。
参照图4B，更详细地示出了图4A的集成电路300的三个层410、420、430中 的每个。如图所示，参照图3，可以提供示例层以总体描绘一个或多个控制信号(即， 读出放大器使能信号(NSAE))的可以被激活的特定一个或多个控制信号305(例 如，305a-305h)。在该实例中，在给定时间(在一个周期内)可以激活多达8个控 制信号(即，8个NSAE信号)305(305a-305h)，以控制相应的核心阵列320(320a-320h) (即，32比特模块(分组、段))(其中，例如，每个32比特模块包括32个比特 单元)。
在操作中，如参照图4B所示，最初，控制电路(CK)310可以发送控制信号 105(105a到105h)。控制信号105(105a-105h)将从布局配置层410上的控制块 110发送，“向上”通过第一金属层420，并且进一步“向上”：到达第二金属层 430。随后，控制信号105((105a-105h)将从第二金属层430“向下”发送，通过 第一金属层420，并且被接收到对应于待激活的特定比特单元分组(例如，320a-320h) 的特定I/O电路330(例如，330a-330h)。
如图4B所示，第一金属层420(例如，M2层)和第二金属层430可以各自从 控制电路310接收4个控制信号305(即305a-305d)(例如，NSAETOP[0]至NSAETOP [3]中的每个的两个实例)和4个控制信号305(即305e-305h)(例如，NSAEBOT[0] 至NSAEBOT[3]中的每个的两个实例)，这些控制信号要被发送相应的I/O电路330 (330a-330h)的相应的列复用器([0:15]、[16:31]、[32:47]、[16:31]、[48:63]、[64:79]、 [80:95]、[96：111]、[112：127]、[128：143]、[144：159]、[160：175]、[176：191]、 [192：207]、[208：223]、[224：239]和[240：255])。接下来，一个或多个激活的控 制信号305将从相应的I/O电路330访问相应的一个或多个核心阵列320(320a-320h) (即，相应的32比特模块)以进行读取操作。
参照图4C，示出了用于示例一个或多个控制信号305(即，读出放大器使能信 号(NSAE))(例如，针对“顶部”信号(例如，针对图3的“左”侧上的核心阵 列320a-320d)的305(a-h))的电路实施方式(电路490)。在某些情况下，电路 490(即，第一读取掩码电路原理图)可以被提供在控制块310中。如图所示，电路 490可以包括NAND门492，该NAND门492接收初始化输入信号(netsa)和用于 指定待激活的特定列分组的比特读取使能掩码(例如REN[3:0])。NAND门492的 输出将提供读出放大器信号(例如，sae[3:0])，该读出放大器信号可以通过反相器 494反相，以提供一个或多个控制信号305(即，305a-305d)(例如，nsae-top[3:0])。 类似地，针对一个或多个控制信号305(读出放大器使能信号(NSAE))(例如， 针对“底部”信号(例如，针对图3“右”侧上的核心阵列320e-320h)的305(e-h))， 在控制块310中将存在另一电路实施方式(未示出)。
参照图5和图6A-图6B，示出了集成电路500的示例部分(例如，Turse执行 引擎(EE)通用寄存器文件随机存取存储器(EE-GPRF-RAM)，可在片上系统(SoC) 上实现的“蝶形架构”)。如图5所示，集成电路500可以包括核心阵列结构，该 核心阵列结构包括：控制电路(即，中央块)(“CK”)510、第一字线解码器电 路512和第二字线解码器电路514、一个或多个核心阵列520(例如，520a至520d) 和相应的输入/输出电路(I/O电路)530(例如，530a至530d)。在某些实施方式 中，控制电路510可以耦合到第一字线解码器电路512和第二字线解码器电路514、 一个或多个核心阵列520和相应的输入/输出电路530。另外，根据在控制电路510 中生成的一个或多个控制信号(例如，读出放大器使能信号(NSAE))激活的一个或多个控制信号505(例如，505a-505d)(即，读出放大器驱动器信号、读取掩码 信号)可以被配置为选择一个或多个核心阵列520中的一个或多个对应的核心阵列 (例如，对应于第一核心阵列的520a(例如，针对上面的136个行和下面的136个 行二者)、对应于第二核心阵列的520b(例如，针对上面的136个行和下面的136 个行二者)等)(即，以提供对每个单独的核心阵列(例如，520a至520d)(例如， 核心分组)的独立控制)。
如图5所示，示例EE-GPRF-RAM存储器可以具有272个存储器字×每行256 个比特(比特单元)。例如，如所图示的，每行的示例256个比特可以被组织为4 个列，其中2个列位于第一侧(例如，如控制电路510的“左”侧所示)并且2个 列位于第二侧(例如，如控制电路510的“右”侧所示)。对应地，参照图5，一 个或多个核心阵列520(例如，520a(例如，针对上面的136个行和下面的136个行 两者)、520b(例如，针对上面的136个行和下面的136个行两者)等)可以被组 织为第一侧上的两个存储器列520a和520b的第一分组(即，存储器“块”、模块、 段、多个核心阵列)和第二侧上的两个存储器列520c和520d的第二分组。因此， 在该示例中，4个列中的每个可以包括64比特分组(即，64比特单元分组)，以得 到总共256个比特。然而，在每行的比特单元的总数不同(每行的比特单元的数量 更多或更少)的其他示例中，每个分组的比特单元的数量将不同，以便被均匀地组 织为4个列。
有利地，在图5中，一个或多个控制信号505(505a-505d)可以允许一次(即， 在一个读取周期中)“打开”(即，激活)64比特分组(例如，启用64比特分组 的读取操作(即，读取掩码特征))的功能。与之相对，在不具有这种读取掩码特 征的存储器设备中，例如将针对相同的周期读取集成电路500的(行的)所有256 个比特，并且因此，针对行的192个比特，功率将被“浪费”(处于无效使用)。 因此，本发明方面允许在信号操作周期中读取64个比特(或通过激活多个控制信号 而读取64个比特的倍数)的功能。通过这样做，如通过存储器动态功率分解比较所 实现的，这种读取掩码特征可以节省高达65％的时钟功率利用率。另外，在存储器 输出引脚功率和片上系统(SoC)缓存器和线路功率方面，可以实现额外的功率节 省。
在某些实施方式中，参照图5，4个核心阵列分组(520a-520d)中的每个可以 耦合到相应的输入/输出电路(I/O电路)530(530a-530d)。I/O电路530中的每个 可以包括读出放大器驱动器电路、预充电电路、列复用器以及输入和输出锁存器。 另外，读出放大器驱动器电路中的每个可以包括读出放大器电路和写入驱动器电路。
在某些方面，第一字线解码器块(电路)512和第二字线解码器块(电路)514 中的每个可以包括字线后解码器和驱动器电路。在特定情况下，字线解码器块(电 路)512、514可以被配置为基于由控制块510生成的一个或多个控制信号505(例 如，505a-505d)来选择耦合到一个或多个核心阵列520(520a至520d)的字线。
参照图6A，示出了集成电路500的示例“层”。如图所示，提供示例层以描绘 层相对于彼此的总体定位，并且未按比例绘制或提供特定层的准确图形表示。对应 地，在图6A中，示例层包括布局配置层610(即，列复用器层)、第一金属层620 (例如，M2金属层)和第二金属层630(例如，M3金属层)。在某些实施方式中， 第一金属层620可以被耦合并且定位在布局配置层610上方，并且第二金属层630 可以被耦合并且定位在第一金属层620上方。
参照图6B，更详细地示出了图6A的集成电路300的三个层610、620、630中 的每个。如图所示，参照图6B，可以提供示例层以总体描绘一个或多个控制信号(即， 读出放大器使能信号(NSAE))中的可以被激活的特定一个或多个控制信号505(例 如，505a-505d)。在该示例中，在给定时间(在一个周期内)可以激活多达4个控 制信号(即，4个NSAE信号)505(505a-505d)，以控制相应的核心阵列520(520a-520d) (即，64比特模块(分组、段))(其中，例如，每个64比特模块包括64个比特 单元)。
在操作中，如参照图6B所示，最初，控制电路(CK)610可以发送控制信号 605(605a至605d)。控制信号605(605a至605d)将从布局配置层610上的控制 块510发送，向上通过第一金属层620，并且进一步向上到第二金属层630。随后， 控制信号605(605a到605d)将从第二金属层630向下发送，通过第一金属层620， 并且被接收到对应于待激活的特定比特单元分组(例如，520a至520d)的特定I/O 电路530(例如，530a至530d)。
如图6B所示，第一金属层620(例如，M2层)和第二金属层630(例如，M3 层)可以各自从控制电路510接收2个控制信号505(即，505a-505d)(例如，NSAETOP [0]至NSAETOP[1]中的每个的两个实例和NSAEBOT[0]至NSAEBOT[1]中的每个 的两个实例)，这些控制信号要被发送给相应的I/O电路530(530a-530d)的相应 列复用器([0:15]、[16:31]、[32:47]、[16:31]、[48:63]、[64:79]、[80:95]、[96：111]、 [112：127]、[128：143]、[144：159]、[160：175]、[176：191]、[192：207]、[208： 223]、[224：239]和[240：255])。接下来，激活的一个或多个控制信号505将从相 应的I/O电路530访问相应的一个或多个核心阵列520(520a-520d)(即，相应的 64比特模块)以进行读取操作。
参照图6C，示出了用于示例一个或多个控制信号505(即，读出放大器使能信 号(NSAE))(例如，针对“顶部”信号(例如，针对图5的“左”侧上的核心阵 列520a-520b)的505a-505b)的电路实施方式(电路690)。在某些情况下，可以 在控制块510中提供电路690(即，第一读取掩码电路原理图)。如图所示，电路 690可以包括NAND门692，该NAND门692接收初始化输入信号(netsa)和用于 指定待激活的特定列分组的比特读取使能掩码(例如，REN[1:0])；NAND门692 的输出将提供读出放大器信号(例如，sae[1:0])，该读出放大器信号可以通过反相 器694被反相，以提供一个或多个控制信号505(例如，nsae-top[1:0])。类似地， 针对一个或多个控制信号505(读出放大器使能信号(NSAE))(例如，针对“底 部”信号(例如，针对图5的“右侧”上的核心阵列320c-320d)的505(c-d))， 在控制块510中将存在另一电路实施方式(未示出)。
参照图7，示出了电路700(即，第一备选第二读取掩码电路原理图)。电路 700可与电路290、490、690(如在示例控制块110、310和510内实现以生成并激 活控制信号105、305和505)同时或独立地实现。在某些实施方式中，参照图1、 图3和图5，电路700可以耦合在I/O电路(130、330、530)的每个列复用器内。 有利地，电路700可以允许用于将比特划分为可变数量的段的更灵活的用法。例如， 电路700允许对对应的激活的核心阵列内的一个或多个比特单元的特定选择。因此， 可以实现对特定核心阵列分组中的每个特定比特单元的独立控制。另外，电路700 的实施方式可以在无需对相应的读出放大器驱动器电路进行额外的改变的情况下由 电路设计者执行。
如图所示，电路700可以包括读取/写入使能(rwen)锁存器710、第一反相器 712和第二反相器714、NOR门720以及NAND门730。在一种操作中，可以将读 取-写入使能(rwen)比特(信号)输入到锁存器710中，该锁存器710的输出可以 被反相并与一个或多个控制信号(nsae)一起输入到NOR门720，以生成读出放大 器使能信号(sae)。另外，锁存器710的输出也将被反相，并与写入使能时钟(wclk) 一起输入到NAND门730，以生成写入驱动器信号(we_nwclkc)。对应地，可以 使用rwen比特(例如，rwen[n-1:0])来控制读出放大器使能(SAE)信号和写入驱 动器信号两者。例如，当写入使能为“低电平有效”时，数字“1”将在输入上，rwen 锁存器710将为“1”，并且因此，读出放大器将被“钳位”到“低”，并且写入时 钟将被钳位到“1”。因此，通过这样做可以禁止读取和写入操作。在特定方面，在 写入周期期间，电路700可以执行比特写入掩码，并且在读取周期期间，电路700 可以执行比特读取掩码。此外，比特写入掩码输入和锁存器也可以被重复使用。
在一个实例中，当电路700(或电路800，以及如以下段落中论述的电路900、 950的组合)可以在示例集成电路(例如，集成电路100、300、500)中与电路290 (或电路490、690)同时实现时，将根据控制块电路(例如，控制块电路110、310、 510)发生一个或多个控制信号的激活。在这种实例中，用于集成电路的控制逻辑将 与不具有电路700的控制逻辑相同，但是，激活的控制信号(即，NSAE控制信号) 的数量是不同的。
在另一实例中，当电路700(或电路800，以及如以下段落中论述的电路900、 950的组合)可以在示例集成电路(例如，集成电路100、300和500)的情况下并 且在没有控制块电路(例如，相应的控制块电路110、310和510)中的电路290(或 电路490、690)的情况下实现时，将存在将由每个I/O电路(例如，I/O电路130、 330、530)中的RWEN输入控制的单个激活信号(即，一个NSAE控制信号)。因 此，在这种实例中，I/O电路中的每个将针对集成电路单独地控制选择和读取操作。
参照图8，示出了电路800作为(图7的)第二读取掩码电路原理图的第二备 选方案。如图所示，电路800包括电路700的变体，其可以备选地与电路290、490、 690同时或独立地实现(如在示例控制块(例如，控制块110、310和510)内实现)， 以生成并激活一个或多个控制信号(例如，控制信号105、305和505)。在特定实 施方式中，参照图1、图3和图5，电路800可以耦合在I/O电路(130、330、530) 的每个列复用器内。有利地，电路800可以允许用于将比特划分为可变数量的段的 更灵活的用法。例如，电路800可以允许对对应的激活的核心阵列(120、320、520) 内的一个或多个比特单元的特定选择。因此，可以实现对特定核心阵列分组中的每 个特定比特单元的独立控制。此外，电路800的实施方式可以在无需对相应的读出 放大器驱动器电路进行额外的改变的情况下由电路设计者执行。
如图所示，类似于电路700，电路800可以包括读取/写入使能(rwen)锁存器 810、第一反相器812和第二反相器814、NOR门820和NAND门830。与之相对， 电路800可以额外包括输入到第三反相器842和第四反相器844中的写入时钟(wclk) 和读取使能时钟(ren_clk)，来自第三反相器842和第四反相器844的输出将被输 入到第二NAND门850。NAND门850的输出将被输入到rwen锁存器810。有利地， 电路800针对rwen锁存器810提供本地生成的时钟(rwen_clk)，这将改善内部竞 争容限。
参照图9A-图9B，示出了两个电路实施方式900、950作为(图7的)第二读 取掩码电路原理图的第三备选方案。有利地，电路900和950示出独立的读取比特 使能锁存器(900)和独立的写入使能锁存器(950)。类似于图7和图8，两个电 路实施方式900(在图9A中)和950(在图9B中)一起可以是电路700的变体， 其可以可替换地与(如在示例控制块(例如，控制块110、310和510)内实现的) 电路290、490、690同时或独立地实现，以生成和激活一个或多个控制信号(例如， 控制信号105、305和505)。在某些实施方式中，参照图1、图3和图5，电路900、 950可以以组合方式耦合在I/O电路(130、330、530)的每个列复用器内。有利地， 电路900、950可以以组合方式允许用于将比特划分为可变数量的段的更灵活的用法。 例如，电路900、950允许对对应的激活的核心阵列内的一个或多个比特单元的特定 选择。因此，可以实现对特定核心阵列分组中的每个特定比特单元的独立控制。另 外，电路900、950的实施方式可以在无需对相应的读出放大器驱动器电路进行额外 的改变的情况下由电路设计者执行。
电路900可以包括读取使能锁存器910、反相器912和NAND门920。在操作 中，在电路900中，可以根据读取使能比特、读取使能时钟和一个或多个控制信号 (NSAE)来生成感测使能信号(SAE)。电路950可以包括写入使能锁存器960、 反相器912及NAND门970。在操作中，在电路950中，可以根据写入使能比特(wen) 和写入使能时钟(wclk)来生成写入驱动器信号(we_nwclkc)。
在如图1-图9B中所描述的本发明方面的其它方案和技术中，还设想了其它电 路实施方式。另外，本发明方面可以使用该集成电路与各种标准宏的组合来降低功 率、性能、面积(PPA)约束。
根据本公开的一种实施方式，一种集成电路包括第一字线解码器电路和第二字线解码器电路；一个或多个核心阵列；相应的输入/输出(I/O)电路，用于一个或多 个核心阵列中的每个；以及控制电路，所述控制电路耦合到第一字线解码器电路和 第二字线解码器电路、一个或多个核心阵列以及相应的I/O电路。另外，根据在控 制电路中生成的一个或多个控制信号激活的一个或多个控制信号可以被配置为选择 一个或多个核心阵列中的对应一个或多个核心阵列。
根据本发明的一种实施方式，一种集成电路包括：第一字线解码器电路和第二 字线解码器电路；耦合到第一字线解码器电路和第二字线解码器电路中的每个的一 个或多个核心阵列；以及用于一个或多个核心阵列中的每个的相应的输入/输出(I/O) 电路。另外，在相应的I/O电路中的一个或多个中根据从控制块电路发送的激活信 号生成的一个或多个控制信号可以被配置为选择一个或多个核心阵列的一个或多个 比特单元。
在示例实施方式中，已经在图1-图9B中提供了某些电路元件，在本文的对类 似电路元件的相关描述中没有重复其冗余描述。明确包含的是，具有相同的符号和/ 或附图标记的相同的电路元件基于每个实施例的对应附图被包含在该实施例中。
尽管图1-图9B中的一个或多个可以示出根据本公开的教导的系统或装置，但 是本公开不限于这些示出的系统或装置。如本文所示或所述的图1到图9B中的任一 幅图的一个或多个功能或组件可以与图1到图9B中的另一幅图的一个或多个其它部 分组合。因此，本文所述的单个实施方式不应被解释为限制性的，并且本公开的实 施方式可以被适当地组合而不脱离本公开的教导。
附图中的框图示出了根据本公开的各种实施方式的系统和方法的可能的实施方式的架构、功能和操作。在这方面，框图中的每个框可以表示指令的模块、段或部 分，该指令包括用于实现指定的逻辑功能的一个或多个可执行指令。在一些备选实 施方式中，图中的框中标注的功能可不以图中标注的顺序发生。例如，根据所涉及 的功能，连续示出的两个框可以基本上同时执行，或者这些框有时可以以相反的顺 序执行。还将注意的是，框图的每个框以及框图中的框的组合可以由执行指定功能 或动作或执行专用硬件和计算机指令的组合的基于专用硬件的系统来实现。
在以下描述中，阐述了许多具体细节以提供对所公开的概念的透彻理解，这些 概念可以在没有这些细节中的一些或全部的情况下被实践。在其它情况下，已知设 备和/或过程的细节已被省略以避免不必要地模糊本公开。虽然将结合特定示例来描 述一些概念，但是将理解的是，这些示例不旨在是限制性的。
除非另有说明，否则术语“第一”、“第二”等在这里仅用作标记，并且不旨 在对这些术语所指的项目施加顺序、位置或层次要求。此外，例如对“第二”项目 的引用不要求或排除例如“第一”或较低编号的项目和/或例如“第三”或较高编号 的项目的存在。
本文对“一个示例”的引用意味着结合该示例描述的一个或多个特征、结构或 特性被包括在至少一种实施方式中。说明书中各处的短语“一个示例”可以指代或 者可以不指代相同的示例。
所属领域的技术人员将进一步理解的是，结合本文公开的实施方式描述的各种说明性逻辑块、配置、模块、电路和算法步骤可以被实现为电子硬件、由处理器执 行的计算机软件或两者的组合。上文已经总体上在其功能方面描述了各种说明性组 件、块、配置、模块、电路和步骤。将此功能实施为硬件还是处理器可执行指令取 决于特定应用和对整个系统施加的设计约束。所属领域的技术人员可以针对每个特 定应用以不同方式实现所描述的功能性，但此类实现决策不应被解释为导致脱离本 共公开的范围。
结合本文的公开内容使用的方法或算法的步骤可以直接在硬件中、在由处理器执行的软件模块中或在所述两者的组合中实现。软件模块可以驻留在随机存取存储 器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除 可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、 硬盘、可移动盘、光盘只读存储器(CD-ROM)或本领域已知的任何其它形式的非 暂时性存储介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读 取信息，以及向存储介质写入信息。在备选方案中，存储介质可以与处理器集成在 一起。处理器和存储介质可以驻留在专用集成电路(ASIC)中。ASIC可以驻留在 计算设备或用户终端中。在备选方案中，处理器和存储媒体可以作为分立组件驻留 在计算设备或用户终端中。
提供前述描述以使得所属领域的技术人员能够形成或使用所公开的实施方式。对这些实施方式的各种修改对于所属领域的技术人员将是显而易见的，并且本文定 义的原理可以应用于其它实施方式而不脱离本公开的范围。因此，本公开并不旨在 受限于本文所示的实施方式，而是应被赋予与如由所附的权利要求书定义的原理和 新颖特征一致的可能的最广范围。

Claims (20)

1.一种集成电路，包括：
第一字线解码器电路和第二字线解码器电路；
一个或多个核心阵列；
相应的输入/输出I/O电路，相应的I/O电路用于所述一个或多个核心阵列中的每个；以及
控制电路，所述控制电路耦合到所述第一字线解码器电路和所述第二字线解码器电路、所述一个或多个核心阵列和所述相应的I/O电路，其中根据在所述控制电路中生成的一个或多个控制信号激活的一个或多个控制信号被配置为选择所述一个或多个核心阵列中的对应一个或多个核心阵列。
2.根据权利要求1所述的集成电路，其中所述输入/输出电路中的每个包括：读出放大器电路、预充电电路、列复用器以及输入和输出锁存器。
3.根据权利要求2所述的集成电路，还包括：
列复用器层；
第一金属层；以及
第二金属层，其中所述第一金属层被耦合并且定位在所述列复用器层上方，并且其中所述第二金属层被耦合并且定位在所述第一金属层上方。
4.根据权利要求3所述的集成电路，其中所述第一金属层和所述第二金属层被配置为将所述一个或多个控制信号从控制块电路发送给所述输入/输出电路。
5.根据权利要求1所述的集成电路，其中所述一个或多个核心阵列包括十六个核心阵列，其中所述一个或多个控制信号包括十六个对应的控制信号，并且其中所述一个或多个核心阵列中的每个在每行包括十六个比特单元。
6.根据权利要求5所述的集成电路，其中所述一个或多个控制信号被配置为每执行周期在每行读取多达十六个比特单元。
7.根据权利要求5所述的集成电路，其中所述一个或多个控制信号被配置为控制所述十六个核心阵列中的相应一个或多个核心阵列。
8.根据权利要求1所述的集成电路，其中所述一个或多个核心阵列包括八个核心阵列，其中所述一个或多个控制信号包括八个对应的控制信号，并且其中所述一个或多个核心阵列中的每个在每行包括三十二个比特单元。
9.根据权利要求8所述的集成电路，其中所述一个或多个控制信号被配置为控制所述八个核心阵列中的相应一个或多个核心阵列。
10.根据权利要求8所述的集成电路，其中所述一个或多个控制信号被配置为在每个执行周期在每行读取多达三十二个比特单元。
11.根据权利要求1所述的集成电路，其中所述一个或多个核心阵列包括四个核心阵列，其中所述一个或多个控制信号包括四个对应的控制信号，并且其中所述一个或多个核心阵列中的每个在每行包括六十四个比特单元。
12.根据权利要求11所述的集成电路，其中所述一个或多个控制信号被配置为控制所述四个核心阵列中的一个或多个核心阵列。
13.根据权利要求11所述的集成电路，其中所述一个或多个控制信号被配置为在每执行周期在每行读取多达六十四个比特单元。
14.根据权利要求1所述的集成电路，其中所述相应的I/O电路中的每个包括第二控制电路，其中所述第二控制电路被配置为生成一个或多个第二控制信号，用于控制对所选的一个或多个核心阵列的一个或多个比特单元的选择。
15.根据权利要求14所述的集成电路，其中所述一个或多个比特单元是非连续的比特单元。
16.根据权利要求15所述的集成电路，其中所述第二控制电路包括读取/写入比特使能锁存器，其中所述读取/写入比特使能锁存器的输出信号被配置为控制所述相应的I/O电路以用于选择所述一个或多个比特单元。
17.根据权利要求15所述的集成电路，其中所述第二控制电路包括输入到读取/写入比特使能锁存器中的第一时钟信号和第二时钟信号，其中所述读取/写入比特使能锁存器的输出信号被配置为控制所述相应的I/O电路以用于选择所述一个或多个比特单元。
18.根据权利要求15所述的集成电路，其中所述第二控制电路包括第一锁存器和第二锁存器，其中所述第一锁存器是读取使能锁存器并且所述第二锁存器是写入使能锁存器，其中所述读取使能锁存器的输出信号被配置为控制所述相应的I/O电路来执行所述一个或多个比特单元的读取操作，并且其中所述写入使能锁存器的输出信号被配置为控制所述相应的I/O电路来执行所述一个或多个比特单元的写入操作。
19.一种集成电路，包括：
第一字线解码器电路和第二字线解码器电路；
一个或多个核心阵列，所述一个或多个核心阵列耦合到所述第一字线解码器电路和所述第二字线解码器电路中的每个；以及
相应的输入/输出I/O电路，相应的I/O电路用于所述一个或多个核心阵列中的每个，其中在所述相应的I/O电路中的一个或多个中根据从控制块电路发送的激活信号生成的一个或多个控制信号被配置为选择所述一个或多个核心阵列的一个或多个比特单元。
20.根据权利要求19所述的集成电路，其中所述相应的I/O电路被配置为单独地控制对所述一个或多个比特单元的选择，并且其中所述控制块电路与所述相应的I/O电路中的每个分开设置。
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