CN113191501A - 机器学习稀疏计算机制 - Google Patents
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Abstract
一种用于促进处理稀疏矩阵的设备被公开。所述设备包含多个处理单元，其各自包括一个或多个处理元件，所述一个或多个处理元件包含用于读取操作数的逻辑、用于将两个或更多操作数相乘的乘法单元、以及用于标识具有零值的操作数并在所述乘法单元阻止调度具有所述零值的所述操作数的调度器。
Description
技术领域
实施例一般涉及数据处理，并且更具体地涉及经由通用图形处理单元的数据处理。
背景技术
当前的并行图形数据处理包括被开发用于对图形数据执行特定操作的系统和方法，这些特定操作诸如例如线性内插、曲面细分、光栅化、纹理映射、深度测试等。传统上，图形处理器使用固定功能计算单元来处理图形数据；然而，最近，图形处理器的多个部分已变得可编程，从而使得此类处理器能够支持用于处理顶点和片段数据的更广泛种类的操作。
为进一步提高性能，图形处理器典型地实现处理技术（诸如，流水线化），所述处理技术试图贯穿图形流水线的不同部分来并行处理尽可能多的图形数据。具有单指令多线程（SIMT）架构的并行图形处理器被设计成最大化图形流水线中的并行处理量。在SIMT架构中，多组并行线程试图尽可能经常地一起同步执行程序指令，以提高处理效率。用于SIMT架构的软件和硬件的一般概述可以在Shane Cook的CUDA编程（CUDA Programming），第3章，第37-51页（2013年）中找到。
附图说明
为了以能够详细理解本实施例的以上记载的特征的方式，可以通过参考实施例来对以上简要概括的实施例进行更具体的描述，所述实施例中的一些在附图中被示出。然而，要注意，附图仅示出典型实施例，并因此不要被认为是对其范畴的限制。
图1是框图，其示出配置成实现本文描述的实施例的一个或多个方面的计算机系统；
图2A-2D示出了根据实施例的并行处理器部件；
图3A-3B是根据实施例的图形多处理器的框图；
图4A-4F示出了示例性架构，其中多个GPU通信地耦合至多个多核处理器；
图5示出了根据实施例的图形处理流水线；
图6示出了根据实施例的采用稀疏计算机制的计算装置；
图7A示出了示例性矩阵乘法；
图7B示出了处理具有稀疏调度器的元素的一个实施例；
图7C示出了稀疏跟踪器的一个实施例；
图7D&7E示出了图形处理器的实施例；
图8示出了根据实施例的机器学习软件栈；
图9示出了根据实施例的高度并行的通用图形处理单元；
图10示出了根据实施例的多GPU计算系统；
图11A-11B示出了示例性深度神经网络的层；
图12示出了示例性递归神经网络；
图13示出了深度神经网络的训练和部署；
图14是示出分布式学习的框图；
图15示出了适合于使用训练模型执行推断的示例性推断的芯片上系统（SOC）；
图16是根据实施例的处理系统的框图；
图17是根据实施例的处理器的框图；
图18是根据实施例的图形处理器的框图；
图19是依照一些实施例的图形处理器的图形处理引擎的框图；
图20是由附加实施例提供的图形处理器的框图；
图21示出了线程执行逻辑，所述线程执行逻辑包括在一些实施例中采用的处理元件阵列；
图22是示出了根据一些实施例的图形处理器指令格式的框图；
图23是根据另一个实施例的图形处理器的框图；
图24A-24B示出了根据一些实施例的图形处理器命令格式和命令序列；
图25示出了根据一些实施例的数据处理系统的示例性图形软件架构；
图26是示出了根据实施例的IP核开发系统的框图；
图27是示出了根据实施例的示例性芯片上系统集成电路的框图；
图28是示出了附加示例性图形处理器的框图；以及
图29是示出了根据实施例的芯片上系统集成电路的附加示例性图形处理器的框图。
具体实施方式
在实施例中，公开了用于执行稀疏矩阵处理机制的机制。在一些实施例中，处理机制包含处理元素，所述处理元素包含调度器，所述调度器用于标识具有零值的操作数并在乘法单元阻止调度具有零值的操作数。在其他实施例中，处理机制包含模式跟踪逻辑，所述模式跟踪逻辑用于检测数据的存储块中的一个或多个稀疏数据段并记录每个检测的稀疏数据段的地址位置。在仍有的其他实施例中，为了处理，处理机制压缩稀疏矩阵并将一个或多个频繁使用的稀疏矩阵存储在稀疏压缩缓冲器中以用于执行。在进一步实施例中，处理机制将多个执行单元（EU）分区，并将EU的每个分区分配到与神经网络层关联的执行线程。
在以下描述中，阐述了许多特定细节以提供更全面理解。然而，对本领域技术人员之一显而易见的是，在没有一个或多个这些特定细节的情况下也可实践本文描述的实施例。在其他实例中，尚未描述公知特征以避免使本实施例的细节难以理解。
系统概述
图1是框图，其示出配置成实现本文描述的实施例的一个或多个方面的计算系统。计算系统100包括处理子系统101，所述处理子系统101具有一个或多个处理器102和系统存储器104，所述一个或多个处理器102与所述系统存储器104经由可包括存储器中枢105的互连路径来通信。存储器中枢105可以是芯片组部件内的单独部件，或可以集成在所述一个或多个处理器102内。存储器集线器105经由通信链路106与I/O子系统111耦合。I/O子系统111包括I/O中枢107，所述I/O中枢107可以使得计算系统100能够从一个或多个输入装置108接收输入。另外，I/O中枢107可以使得显示器控制器能够将输出提供给一个或多个显示装置110A，所述显示器控制器可被包括在所述一个或多个处理器102中。在一个实施例中，与I/O中枢107耦合的所述一个或多个显示装置110A可以包括局部、内部或嵌入式显示装置。
在一个实施例中，处理子系统101包括一个或多个并行处理器112，所述并行处理器112经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是任何数量的基于标准的通信链路技术或协议之一（诸如但不限于，PCI快速），或可以是供应方特定的通信接口或通信结构。在一个实施例中，所述一个或多个并行处理器112形成计算上集中的并行或向量处理系统，所述系统包括大量处理核和/或处理集群（诸如，集成众核（MIC）处理器）。在一个实施例中，所述一个或多个并行处理器112形成图形处理子系统，所述图形处理子系统可以将像素输出到经由I/O中枢107耦合的所述一个或多个显示装置110A之一。所述一个或多个并行处理器112还可以包括显示器控制器和显示器接口（未示出）以能够实现到一个或多个显示装置110B的直接连接。
在I/O子系统111内，系统存储单元114可以连接到I/O中枢107以提供用于计算系统100的存储机制。I/O开关116可以用于提供接口机制以能够实现I/O中枢107与其他部件（诸如，可集成到平台中的网络适配器118和/或无线网络适配器119，以及可以经由一个或多个插入式装置120添加的各种其他装置）之间的连接。网络适配器118可以是以太网适配器或另一有线网络适配器。无线网络适配器119可以包括以下项中的一项或多项：Wi-Fi、蓝牙、近场通信（NFC）、或包括一个或多个无线无线电装置（wireless radio）的另一网络装置。
计算系统100可以包括未显式示出的其他部件，包括USB或其他端口连接件、光学存储驱动、视频捕获装置、和诸如此类，它们也可连接到I/O中枢107。使图1中的各种部件互连的通信路径可使用任何合适的协议来实现，诸如基于PCI（外围部件互连）的协议（例如，PCI快速）或任何其他总线或点对点通信接口和/或协议（诸如，NV-Link高速互连、或本领域中已知的互连协议）。
在一个实施例中，所述一个或多个并行处理器112合并针对图形和视频处理进行优化的电路（包括例如，视频输出电路），并且构成图形处理单元（GPU）。在另一个实施例中，所述一个或多个并行处理器112合并针对通用处理进行优化的电路，同时保持本文更详细地描述的底层计算架构。在又一个实施例中，计算系统100的部件可与一个或多个其他系统元件一起集成在单个集成电路上。例如，所述一个或多个并行处理器112、存储器中枢105、处理器102和I/O中枢107可以集成到芯片上系统（SoC）集成电路中。可替代地，计算系统100的部件可以集成到单个封装中以形成封装中系统（SIP）配置。在一个实施例中，计算系统100的部件的至少一部分可以集成到多芯片模块（MCM）中，所述MCM可以与其他多芯片模块一起互连到模块化计算系统中。
将认识到的是，本文示出的计算系统100是说明性的，并且变化和修改是有可能的。可如期望的来修改连接拓扑，包括桥的数量和布置、（一个或多个）处理器102的数量和（一个或多个）并行处理器112的数量。例如，在一些实施例中，系统存储器104直接而非通过桥而被连接到（一个或多个）处理器102，而其他装置经由存储器中枢105与（一个或多个）处理器102和系统存储器104通信。在其他替代性拓扑中，（一个或多个）并行处理器112连接到I/O中枢107或直接连接到所述一个或多个处理器102之一，而非连接到存储器中枢105。在其他实施例中，I/O中枢107和存储器中枢105可集成到单个芯片中。一些实施例可包括经由多个插口附连的两组或更多组处理器102，它们可以与（一个或多个）并行处理器112的两个或更多个实例耦合。
本文中示出的具体部件中的一些是可选的，并且可以不被包括在计算系统100的所有实现中。例如，可支持任何数量的插入式卡或外围装置，或可消除一些部件。此外，一些架构可对于与图1中示出的那些部件类似的部件使用不同的术语。例如，在一些架构中，存储器中枢105可称为北桥，而I/O中枢107可称为南桥。
图2A示出了根据实施例的并行处理器200。并行处理器200的各种部件可使用一个或多个集成电路装置（诸如可编程处理器、专用集成电路（ASIC）或现场可编程门阵列（FPGA））来实现。根据实施例，所示出的并行处理器200是图1中所示的一个或多个并行处理器112的变体。
在一个实施例中，并行处理器200包括并行处理单元202。所述并行处理单元包括I/O单元204，所述I/O单元204能够实现与其他装置（包括并行处理单元202的其他实例）的通信。I/O单元204可直接连接到其他装置。在一个实施例中，I/O单元204经由使用中枢或开关接口（诸如，存储器中枢105）来与其他装置连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关（memory crossbar）216连接，其中，主机接口206接收针对执行处理操作的命令，并且存储器交叉开关216接收针对执行存储器操作的命令。
当主机接口206经由I/O单元204接收命令缓冲器时，主机接口206可以将用于执行那些命令的工作操作导引至前端208。在一个实施例中，前端208与调度器210耦合，该调度器210配置成将命令或其他工作项分布至处理集群阵列212。在一个实施例中，调度器210确保在任务被分布至处理集群阵列212的处理集群之前，处理集群阵列212被适当地配置且处于有效状态。
处理集群阵列212可以包括多达“N”个处理集群（例如，集群214A、集群214B、直到集群214N）。处理集群阵列212的每一个集群214A-214N都可以执行大量的并发线程。调度器210可以使用各种调度和/或工作分布算法来将工作分配给处理集群阵列212的集群214A-214N，这可取决于针对每一种类型的程序或计算产生的工作负荷而变化。调度可以由调度器210动态地处置，或者可以在配置用于由处理集群阵列212执行的程序逻辑的编译期间部分地由编译器逻辑进行辅助。
在一个实施例中，可以将处理集群阵列212的不同集群214A-214N分配用于处理不同类型的程序，或用于执行不同类型的计算。
可以将处理集群阵列212配置成执行各种类型的并行处理操作。在一个实施例中，将处理集群阵列212配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务的逻辑，所述处理任务包括过滤视频和/或音频数据、和/或建模操作（包括物理操作）、以及执行数据变换。
在一个实施例中，处理集群阵列212配置成执行并行的图形处理操作。在其中并行处理器200配置成执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持执行此类图形处理操作的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑、以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以配置成执行图形处理相关着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204来转移来自系统存储器的数据以供处理。在处理期间，可以将所转移的数据在处理期间存储到芯片上存储器（例如，并行处理器存储器222），然后将其写回到系统存储器。
在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以配置成将处理工作负荷划分成近似相等大小的任务，以更好地使得能够将图形处理操作分布到处理集群阵列212中的多个集群214A-214N。在一些实施例中，处理集群阵列212的多个部分可以配置成执行不同类型的处理。例如，第一部分可配置成执行顶点着色和拓扑生成，第二部分可配置成执行曲面细分和几何着色，并且第三部分可配置成执行像素着色或其他屏幕空间操作，以产生供显示的渲染图像。由集群214A-214N中的一者或多者所产生的中间数据可存储在缓冲器中以允许在集群214A-214N之间传送所述中间数据以供进一步处理。
在操作期间，处理集群阵列212可以经由调度器210来接收待执行的处理任务，所述调度器从前端208接收定义处理任务的命令。针对图形处理操作，处理任务可以包括定义要如何处理数据（例如，要执行什么程序）的命令和状态参数以及待处理的数据（例如，表面（补丁（patch））数据、图元数据（primitive data）、顶点数据和/或像素数据）的索引。调度器210可配置成获取与任务相对应的索引，或可从前端208接收索引。前端208可以配置成确保在发起由进入的命令缓冲器（例如，分批缓冲器、推动缓冲器等）所指定的工作负荷之前处理集群阵列212配置成有效状态。
并行处理单元202的一个或多个实例中的每一个都可以与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，存储器交叉开关216可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元（例如，分区单元220A、分区单元220B、直到分区单元220N），其可以各自耦合至并行处理器存储器222的一部分（例如，存储器单元）。在一种实现中，将分区单元220A-220N的数量配置成等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，并且第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A-220N的数量可以不等于存储器装置的数量。
在各种实施例中，存储器单元224A-224N可以包括各种类型的存储器装置，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如，同步图形随机存取存储器（SGRAM），包括图形双数据速率（GDDR）存储器。在一个实施例中，存储器单元224A-224N还可包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。本领域技术人员将认识到，存储器单元224A-224N的特定实现可以变化，并且可以选自各种常规设计之一。渲染目标（诸如，帧缓冲器或纹理映射）可跨存储器单元224A-224N存储，从而允许分区单元220A-220N并行写入每个渲染目标的多个部分以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，可排除并行处理器存储器222的本地实例，以有利于连同本地高速缓存存储器来利用系统存储器的统一存储器设计。
在一个实施例中，处理集群阵列212的集群214A-214N中的任何一个都可以处理将被写入到并行处理器存储器222内的存储器单元224A-224N中的任何一个的数据。可以将存储器交叉开关216配置成将每一个集群214A-214N的输出转移到任何分区单元220A-220N或另一集群214A-214N，其可以对输出执行附加处理操作。每一个集群214A-214N都可以通过存储器交叉开关216与存储器接口218通信，以便从各种外部存储器装置读取或向各种外部存储器装置写入。在一个实施例中，存储器交叉开关216具有到存储器接口218的连接以与I/O单元204通信，以及到并行处理器存储器222的本地实例的连接，从而使不同处理集群214A-214N内的处理单元能够与系统存储器或不在并行处理单元202本地的其他存储器通信。在一个实施例中，存储器交叉开关216可以使用虚拟通道以分离集群214A-214N与分区单元220A-220N之间的业务流。
虽然在并行处理器200内示出了并行处理单元202的单个实例，但是可以包括并行处理单元202的任何数量的实例。例如，可以在单个插入式卡上提供并行处理单元202的多个实例，或可以将多个插入式卡互连。并行处理单元202的不同实例可以配置成即使所述不同实例具有不同数量的处理核、不同量的本地并行处理器存储器和/或其他配置差异也还互操作。例如且在一个实施例中，并行处理单元202的一些实例可以相对于其他实例包括更高精度浮点单元。合并并行处理单元202或并行处理器200的一个或多个实例的系统可以以多种配置和形状因子(form factor)来实现，包括但不限于桌上型、膝上型、或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。
图2B是根据实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A-220N之一的实例。如所示出，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226（光栅操作单元）。L2高速缓存221是读/写高速缓存，其配置成执行从存储器交叉开关216和ROP 226接收的加载和存储操作。由L2高速缓存221将读未命中（readmiss）和紧急回写请求输出到帧缓冲器接口225以供处理。也可以经由帧缓冲器接口225将脏更新发送到帧缓冲器以供机会处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元（诸如，图2的存储器单元224A-224N（例如，在并行处理器存储器222内））之一进行接口。
在图形应用中，ROP 226是执行诸如模板印刷（stencil）、z测试、混合、和诸如此类的光栅操作的处理单元。随后ROP 226输出存储在图形存储器中的处理的图形数据。在一些实施例中，ROP 226包括压缩逻辑，该压缩逻辑用于压缩写入到存储器的z或颜色数据，并且解压缩从存储器读取的z或颜色数据。在一些实施例中，ROP 226被包括在每个处理集群（例如，图2的集群214A-214N）内而非包括在分区单元220内。在此类实施例中，通过存储器交叉开关216来传送针对像素数据的读和写请求而非像素片段数据。
处理的图形数据可在显示装置（诸如，图1的所述一个或多个显示装置110之一）上显示、被路由以供由（一个或多个）处理器102进一步处理、或被路由以供由图2A的并行处理器200内的处理实体之一进一步处理。
图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2的处理集群214A-214N之一的实例。处理集群214可以配置成并行执行许多线程，其中，术语“线程”是指在具体一组输入数据上执行的具体程序的实例。在一些实施例中，在不提供多个独立指令单元的情况下，使用单指令多数据（SIMD）指令发布技术以支持对大量线程的并行执行。在其他实施例中，使用配置成将指令发布到处理集群中的每一者内的一组处理引擎的公共指令单元，使用单指令多线程（SIMT）技术以支持大量一般同步的线程的并行执行。不同于SIMD执行制度（其中，所有处理引擎通常执行相同的指令），SIMT执行允许不同线程更容易沿着发散式（divergent）执行路径而通过给定线程程序。本领域技术人员将理解，SIMD处理制度表示SIMT处理制度的功能子集。
可以经由流水线管理器232来控制处理集群214的操作，所述流水线管理器将处理任务分布到SIMT并行处理器。流水线管理器232从图2的调度器210接收指令，并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所示出的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关（data crossbar）240可以用于将处理的数据分布到多个可能目的地（包括其他着色器单元）之一。流水线管理器232可以通过指定要经由数据交叉开关240来分布的处理的数据的目的地来促进处理的数据的分布。
处理集群214内的每一个图形多处理器234都可以包括相同一组功能执行逻辑（例如，算术逻辑单元、加载-存储单元等）。能以流水线方式（pipelined manner）来配置功能执行逻辑，在流水线方式中，在先前的指令完成之前，可发布新指令。功能执行逻辑支持多种多样的操作，包括整数和浮点算术、比较操作、布尔操作、位移位（bit-shifting）和各种代数函数的计算。在一个实施例中，可以利用相同功能单元硬件来执行不同操作，并且可以存在功能单元的任何组合。
传送至处理集群214的指令构成线程。跨一组并行处理引擎而执行的一组线程是线程群组。线程群组对不同的输入数据执行相同程序。可以将线程群组内的每一个线程分配给图形多处理器234内的不同处理引擎。线程群组可包括比图形多处理器234内的处理引擎的数量更少的线程。当线程群组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个在线程群组正在被处理的循环期间可以是空闲的。线程群组也可包括比图形多处理器234内的处理引擎的数量更多的线程。当线程群组包括比图形多处理器234内的处理引擎的数量更多的线程时，处理可以在连续时钟循环上执行。在一个实施例中，可在图形多处理器234上并发地执行多个线程群组。
在一个实施例中，图形多处理器234包括用于执行加载和存储操作的内部高速缓存存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存，并且使用处理集群214内的高速缓存存储器（例如，L1高速缓存308）。每个图形多处理器234还有权访问在所有处理集群214中共享并且可用于在线程之间转移数据的分区单元（例如，图2的分区单元220A-220N）内的L2高速缓存。图形多处理器234还可访问芯片外全局存储器，所述芯片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一者或多者。可将在并行处理单元202外部的任何存储器用作全局存储器。实施例（其中处理集群214包括图形多处理器234的多个实例）可以共享公共指令和数据，所述公共指令和数据可存储在L1高速缓存308中。
每个处理集群214可包括MMU 245（存储器管理单元），所述MMU配置成将虚拟地址映射到物理地址中。在其他实施例中，MMU 245的一个或多个实例可驻留在图2的存储器接口218内。MMU 245包括：一组页表条目（PTE），用于将图块（更多地讨论分图块（tiling））的虚拟地址映射到物理地址；以及可选地高速缓存行索引。MMU 245可包括可驻留在图形多处理器234或L1高速缓存或处理集群214内的地址转换后备缓冲器（TLB）或高速缓存。物理地址经处理以分布表面数据访问局域性（locality），从而允许在分区单元中高效的请求交织。高速缓存行索引可用于确定针对高速缓存行的请求是命中还是未命中。
在图形和计算应用中，处理集群214可被配置使得每个图形多处理器234耦合至纹理单元236以用于执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。根据需要，从内部纹理L1高速缓存（未示出）或在一些实施例中从图形多处理器234内的L1高速缓存读取纹理数据，并且从L2高速缓存、本地并行处理器存储器或系统存储器获取所述纹理数据。每个图形多处理器234将处理的任务输出到数据交叉开关240以将处理的任务提供给另一个处理集群214，以供进一步处理或以经由存储器交叉开关216将处理的任务存储在L2高速缓存、本地并行处理器存储器或系统存储器中。preROP 242（例如，预光栅操作单元）配置成从图形多处理器234接收数据、将数据导引到ROP单元，所述ROP单元可与如本文描述的分区单元（例如，图2的分区单元220A-220N）位于一起。preROP 242单元可以执行针对颜色混合的优化、组织像素颜色数据和执行地址转换。
将认识到的是，本文描述的核架构是示出性的，并且变化和修改是有可能的。任何数量的处理单元（例如，图形多处理器234、纹理单元236、preROP 242等）可被包括在处理集群214内。此外，虽然仅示出了一个处理集群214，但是如本文描述的并行处理单元可以包括处理集群214的任何数量的实例。在一个实施例中，每个处理集群214可以配置成使用单独且截然不同的处理单元、L1高速缓存等独立于其他处理集群214来操作。
图2D示出了根据一个实施例的图形多处理器234。在此类实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，其包括但不限于：指令高速缓存252、指令单元254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单元（GPGPU）核262和一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266经由存储器和高速缓存互连268与高速缓存存储器272和共享存储器270耦合。
在一个实施例中，指令高速缓存252从流水线管理器232接收待执行的指令流。所述指令被高速缓存在指令高速缓存252中，并且由指令单元254分派以供执行。指令单元254可以将指令分派为线程群组（例如，线程束（warp）），其中线程群组的每个线程被指派给GPGPU核262内的一不同执行单元。指令可以通过指定统一地址空间内的地址来访问本地、共享或全局地址空间中的任一者。地址映射单元256可以用于将统一地址空间中的地址转换成可以由加载/存储单元266访问的截然不同的存储器地址。
寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接到图形多处理器324的功能单元（例如，GPGPU核262、加载/存储单元266）的数据路径的操作数提供临时存储。在一个实施例中，在所述功能单元中的每一者之间划分寄存器堆258，使得每个功能单元分配有寄存器堆258的专用部分。在一个实施例中，在由图形多处理器324执行的不同线程束之间划分寄存器堆258。
GPGPU核262可以各自包括浮点单元（FPU）和/或整数算术逻辑单元（ALU），所述FPU和整数ALU用于执行图形多处理器324的指令。根据实施例，GPGPU核262可以在架构上是类似的，或可以在架构上是不同的。例如且在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以针对浮点算术来实现IEEE 754-2008标准，或能够实现可变精度浮点算术。图形多处理器324可以另外包括一个或多个固定功能或特殊功能单元以执行特定功能（诸如，复制矩形或像素混合操作）。在一个实施例中，GPGPU核中的一者或多者也可以包括固定或特殊功能逻辑。
存储器和高速缓存互连268是互连网络，其将图形多处理器234的功能单元中的每一个连接到寄存器堆258并连接到共享存储器270。在一个实施例中，存储器和高速缓存互连268是交叉开关互连，其允许加载/存储单元266在共享存储器270与寄存器堆258之间实现加载和存储操作。寄存器堆258能与GPGPU核262以相同频率来操作，由此在GPGPU核262与寄存器堆258之间的数据转移是非常低等待时间的。共享存储器270可以用来启用在图形多处理器234内的功能单元上执行的线程之间的通信。高速缓存存储器272可以用作例如数据高速缓存，以便对功能单元与纹理单元236之间通信的纹理数据进行高速缓存。共享存储器270也可以用作程序管理的高速缓存。在GPGPU核262上执行的线程能以程序方式将除了存储在高速缓存存储器272内的经自动高速缓存的数据之外的数据存储在共享存储器内。
图3A-图3B示出了根据实施例的附加图形多处理器。所示出的图形多处理器325、350是图2C的图形多处理器234的变体。所示出的图形多处理器325、350可以被配置为能够同时执行大量执行线程的流传送多处理器（SM）。
图3A示出了根据附加实施例的图形多处理器325。图形多处理器325相对于图2D的图形多处理器234包括执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A-332B、寄存器堆334A-334B和纹理单元344A-344B的多个实例。图形多处理器325还包括多组图形或计算执行单元（例如，GPGPU核336A-336B、GPGPU核337A-337B、GPGPU核338A-338B）和多组加载/存储单元340A-340B。在一个实施例中，执行资源单元具有公共指令高速缓存330、纹理和/或数据高速缓存存储器342以及共享存储器346。各种部件可以经由互连结构327通信。在一个实施例中，互连结构327包括一个或多个交叉开关（crossbarswitch）以启用图形多处理器325的各种部件之间的通信。
图3B示出了根据附加实施例的图形多处理器350。图形处理器包括多组执行资源356A-356D，其中，每一组执行资源包括多个指令单元、寄存器堆、GPGPU核和加载存储单元，如图2D和图3A中所示出。执行资源356A-356D可以与纹理单元360A-360D一致地工作以用于纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A-356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓存存储器358A-358B的多个实例。各种部件可以经由类似于图3A的互连结构327的互连结构352来通信。
本领域技术人员将理解，图1、2A-2D以及3A-3B中所描述的架构就本实施例的范畴而言是描述性的而非限制性的。因此，在不背离本文描述的实施例的范畴的情况下，本文描述的技术可在任何正确配置的处理单元上实现，所述处理单元包括但不限于一个或多个移动应用处理器、一个或多个桌上型计算机或服务器中央处理单元（CPU）（包括多核CPU）、一个或多个并行处理单元（诸如，图2的并行处理单元202）以及一个或多个图形处理器或专用处理单元。
在一些实施例中，如本文描述的并行处理器或GPGPU通信地耦合至主机/处理器核以加速图形操作、机器学习操作、模式分析操作和各种通用GPU（GPGPU）功能。GPU可通过总线或另一互连（例如，诸如PCIe或NVLink的高速互连）通信地耦合至主机处理器/核。在其他实施例中，GPU可集成在与所述核相同的封装或芯片上，并且通过内部处理器总线/互连（即，在所述封装或芯片的内部）通信地耦合至所述核。不管连接GPU的方式，处理器核都可用工作描述符中所包含的命令/指令的序列的形式将工作分配给GPU。GPU然后使用专用的电路/逻辑来高效地处理这些命令/指令。
用于GPU至主机处理器互连的技术
图4A示出了示例性架构，其中多个GPU 410-413通过高速链路440-443（例如，总线、点对点互连等）通信地耦合至多个多核处理器405-406。在一个实施例中，取决于实现，高速链路440-443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量。可使用各种互连协议，包括但不限于PCIe 4.0或5.0以及NVLink2.0。然而，本发明的根本原理不限于任何具体通信协议或吞吐量。
另外，在一个实施例中，GPU 410-413中的两者或更多者通过高速链路444-445互连，所述高速链路可使用与用于高速链路440-443的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405-406中的两者或更多者可通过高速链路433相连接，所述高速链路433可以是以20GB/s、30GB/s、120GB/s或更高来操作的对称多处理器（SMP）总线。可替代地，图4A中所示的各种系统部件之间的所有通信可使用相同协议/链路（例如，通过公共互连结构）来取得。然而，如所提到，本发明的根本原理不限于任何具体类型的互连技术。
在一个实施例中，每个多核处理器405-406分别经由存储器互连430-431通信地耦合至处理器存储器401-402，并且每个GPU 410-413分别通过GPU存储器互连450-453通信地耦合至GPU存储器420-423。存储器互连430-431以及450-453可利用相同或不同的存储器访问技术。通过示例且非限制的方式，处理器存储器401-402和GPU存储器420-423可以是易失性存储器，诸如动态随机存取存储器（DRAM）（包括堆叠式DRAM）、图形DDR SDRAM（GDDR）（例如，GDDR5、GDDR6）或高带宽存储器（HBM），和/或可以是非易失性存储器，诸如3D XPoint或Nano-Ram。在一个实施例中，存储器的某一部分可以是易失性存储器，并且另一部分可以是非易失性存储器（例如，使用两级存储器（2LM）分层）。
如下文所描述，虽然各种处理器405-406和GPU 410-413可以分别物理地耦合至具体存储器401-402、420-423，但是可实现统一存储器架构，其中相同虚拟系统地址空间（也称为“有效地址”空间）被分布在所有各个物理存储器中。例如，处理器存储器401-402可各自包括64GB的系统存储器地址空间，并且GPU存储器420-423可各自包括32GB的系统存储器地址空间（在本示例中产生总共256GB的可寻址存储器）。
图4B示出了依照一个实施例的针对多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可包括集成在线卡上的一个或多个GPU芯片，所述线卡经由高速链路440耦合至处理器407。可替代地，图形加速模块446可集成在与处理器407相同的封装或芯片上。
所示出的处理器407包括多个核460A-460D，其各自具有转换后备缓冲器（translation lookaside buffer）461A-461D和一个或多个高速缓存462A-462D。所述核可包括用于执行指令和处理数据的各种其他部件（例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等），未示出所述其他部件以避免使本发明的根本原理难以理解。高速缓存462A-462D可包括1级（L1）和2级（L2）高速缓存。另外，一个或多个共享的高速缓存426可被包括在高速缓存分层中并且由多组核460A-460D共享。例如，处理器407的一个实施例包括24个核，其各自具有其自身的L1高速缓存、十二个共享的L2高速缓存和十二个共享的L3高速缓存。在本实施例中，L2和L3高速缓存中的一者由两个邻近的核共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器441可包括处理器存储器401-402。
通过一致性总线464经由核间通信来维持存储在各种高速缓存462A-462D、456和系统存储器441中的数据和指令的一致性。例如，每个高速缓存可具有与其相关联的高速缓存一致性逻辑/电路以响应于到具体高速缓存行的检测到的读或写来通过一致性总线464进行通信。在一个实现中，通过一致性总线464来实现高速缓存监听协议，以监听高速缓存访问。高速缓存监听/一致性技术是被本领域技术人员良好理解的，并且此处将不详细描述以避免使本发明的根本原理难以理解。
在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等物来参与高速缓存一致性协议。具体而言，接口435提供通过高速链路440（例如，PCIe总线、NVLink等）至代理电路425的连接性，并且接口437将图形加速模块446连接到链路440。
在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、N来提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、N可各自包括单独的图形处理单元（GPU）。可替代地，图形处理引擎431、432、N可包括GPU内不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎（例如，视频编码器/解码器）、采样器和块图转移（blit）引擎。换句话说，图形加速模块可以是具有多个图形处理引擎431-432、N的GPU，或图形处理引擎431-432、N可以是集成在公共封装、线卡或芯片上的个别GPU。
在一个实施例中，加速器集成电路436包括存储器管理单元（MMU）439以用于执行各种存储器管理功能，诸如虚拟至物理存储器转换（也称为有效至真实存储器转换）和用于访问系统存储器441的存储器访问协议。MMU 439还可包括转换后备缓冲器（TLB）（未示出）以用于高速缓存虚拟/有效至物理/真实地址转换。在一个实现中，高速缓存438存储命令和数据以供由图形处理引擎431-432、N进行高效访问。在一个实施例中，存储在高速缓存438和图形存储器433-434、N中的数据与核高速缓存462A-462D、456以及系统存储器411保持一致。如所提到，这可经由代理电路425来取得，所述代理电路425代表高速缓存438和存储器433-434、N来参与高速缓存一致性机制（例如，将与处理器高速缓存462A-462D、456上的高速缓存行的修改/访问有关的更新发送到高速缓存438，以及从高速缓存438接收更新）。
一组寄存器445存储用于由图形处理引擎431-432、N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可在上下文切换期间执行保存和恢复操作以保存和恢复各种线程的上下文（例如，其中，第一线程被保存并且第二线程被存储，使得可以由图形处理引擎来执行第二线程）。例如，在上下文切换时，上下文管理电路448可将当前寄存器值存储到存储器中指派的区域（例如，由上下文指针标识的）。然后，其可在返回到上下文时恢复所述寄存器值。在一个实施例中，中断管理电路447接收并处理从系统装置接收的中断。
在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转换成系统存储器411中的真实/物理地址。加速器集成电路436的一个实施例支持多个（例如，4、8、16个）图形加速器模块446和/或其他加速器装置。图形加速器模块446可专用于在处理器407上执行的单个应用，或可在多个应用之间共享。在一个实施例中，呈现虚拟化的图形执行环境，其中与多个应用或虚拟机（VM）共享图形处理引擎431-432、N的资源。所述资源可被再分成“切片”，其基于与不同的VM和/或应用相关联的处理要求和优先级来被分配给所述VM和/或应用。
因此，加速器集成电路充当到图形加速模块446的系统的桥，并且提供地址转换和系统存储器高速缓存服务。另外，加速器集成电路436可为主机处理器提供虚拟化设施，以管理图形处理引擎的虚拟化、中断和存储器管理。
由于图形处理引擎431-432、N的硬件资源被显式映射到由主机处理器407所见的真实地址空间，所以任何主机处理器都可以使用有效地址值来直接寻址这些资源。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431-432、N的物理分离，使得它们对系统呈现为独立单元。
如所提到，在所示出的实施例中，一个或多个图形存储器433-434、M分别耦合至图形处理引擎431-432、N中的每一者。图形存储器433-434、M存储正由图形处理引擎431-432、N中的每一者处理的指令和数据。图形存储器433-434、M可以是易失性存储器，诸如DRAM（包括堆叠式DRAM）、GDDR存储器（例如，GDDR5、GDDR6）或HBM，和/或可以是非易失性存储器，诸如3D XPoint或Nano-Ram。
在一个实施例中，为减少链路440上的数据业务，使用偏置技术以确保存储在图形存储器433-434、M中的数据是将被图形处理引擎431-432、N使用最频繁并且优选地不被核460A-460D使用（至少不是频繁地）的数据。类似地，偏置机制试图将由核（且优选地不是图形处理引擎431-432、N）所需的数据保存在系统存储器411和所述核的高速缓存462A-462D、456内。
图4C示出了另一个实施例，其中加速器集成电路436被集成在处理器407内。在本实施例中，图形处理引擎431-432、N经由接口437和接口435（再次，其可利用任何形式的总线或接口协议）通过高速链路440来直接通信到加速器集成电路436。加速器集成电路436可执行与关于图4B所描述的那些操作相同的操作，但考虑到其与一致性总线462和高速缓存462A-462D、426的紧密接近性而潜在地处于更高的吞吐量。
一个实施例支持不同的编程模型，包括专用进程编程模型（没有图形加速模块虚拟化）和共享的编程模型（有虚拟化）。后者可包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。
在专用进程模型的一个实施例中，图形处理引擎431-432、N在单一操作系统下专用于单个应用或进程。单个应用可以将另一应用请求汇集（funnel）到图形引擎431-432、N，从而在VM/分区内提供虚拟化。
在专用进程编程模型中，可由多个VM/应用分区来共享图形处理引擎431-432、N。共享的模型需要系统管理程序来虚拟化图形处理引擎431-432、N，以允许由每个操作系统进行访问。针对无管理程序的单一分区系统，图形处理引擎431-432、N由操作系统所拥有。在两种情况下，操作系统可以虚拟化图形处理引擎431-432、N以提供对每个进程或应用的访问。
针对共享的编程模型，图形加速模块446或各个图形处理引擎431-432、N使用进程句柄来选择进程元素（process element）。在一个实施例中，进程元素存储在系统存储器411中，并且使用本文描述的有效地址至真实地址转换技术是可寻址的。进程句柄可以是在向图形处理引擎431-432、N登记其上下文（即，调用系统软件以将进程元素添加到进程元素链表）时被提供给主机进程的实现特定的值。进程句柄的较低的16位可以是进程元素链表内的进程元素的偏移。
图4D示出了示例性加速器集成切片490。如本文所使用，“切片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程元素483。在一个实施例中，响应于来自处理器407上执行的应用480的GPU调用481来存储进程元素483。进程元素483包含对应的应用480的进程状态。包含在进程元素483中的工作描述符（WD）484可以是由应用请求的单个作业，或可包含指向作业队列的指针。在后一种情况下，WD 484是指向应用的地址空间482中的作业请求队列的指针。
图形加速模块446和/或个别图形处理引擎431-432、N可以由系统中的所有进程或进程子集共享。本发明的实施例包括用于设置进程状态并将WD 484发送到图形加速模块446以在虚拟化环境中开始作业的基础设施。
在一个实现中，专用进程编程模型是实现特定的。在这个模型中，单个进程拥有图形加速模块446或个别图形处理引擎431。由于图形加速模块446由单个进程所拥有，所以在指派图形加速模块446的时候，管理程序针对拥有的分区来初始化加速器集成电路436并且操作系统针对拥有的进程来初始化加速器集成电路436。
在操作中，加速器集成切片490中的WD获取单元491获取下一个WD 484，所述下一个WD 484包括待由图形加速模块446的图形处理引擎之一来完成的工作的指示。来自WD484的数据可存储在寄存器445中，并且由如所示出的MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU 439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/页行走电路（walk circuitry）。中断管理电路447可处理从图形加速模块446接收的中断事件492。当执行图形操作时，由MMU 439将由图形处理引擎431-432、N所生成的有效地址493转换为真实地址。
在一个实施例中，针对每个图形处理引擎431-432、N和/或图形加速模块446复制相同一组寄存器445，并且其可由管理程序或操作系统来初始化。这些复制的寄存器中的每一者可被包括在加速器集成切片490中。表1中示出了可由管理程序来初始化的示例性寄存器。
表1-管理程序初始化的寄存器
| 1 | 切片控制寄存器 |
| 2 | 真实地址（RA）调度的进程区域指针 |
| 3 | 权限掩蔽覆盖寄存器 |
| 4 | 中断向量表条目偏移 |
| 5 | 中断向量表条目限制 |
| 6 | 状态寄存器 |
| 7 | 逻辑分区ID |
| 8 | 真实地址（RA）管理程序加速器利用记录指针 |
| 9 | 存储描述寄存器 |
表2中示出了可由操作系统来初始化的示例性寄存器。
表2-操作系统初始化的寄存器
| 1 | 进程和线程标识 |
| 2 | 有效地址（EA）上下文保存/恢复指针 |
| 3 | 虚拟地址（VA）加速器利用记录指针 |
| 4 | 虚拟地址（VA）存储段表指针 |
| 5 | 权限掩蔽 |
| 6 | 工作描述符 |
在一个实施例中，每个WD 484是特定于具体图形加速模块446和/或图形处理引擎431-432、N的。它包含图形处理引擎431-432、N完成其工作所需的全部信息，或它可以是对其中应用已设立待完成的工作的命令队列的存储器位置的指针。
图4E示出了共享模型的一个实施例的附加细节。本实施例包括其中存储有进程元素列表499的管理程序真实地址空间498。管理程序真实地址空间498可经由管理程序496来访问，所述管理程序496虚拟化用于操作系统495的图形加速模块引擎。
共享的编程模型允许来自系统中所有分区或分区子集的所有进程或进程子集使用图形加速模块446。存在两个编程模型，其中，图形加速模块446由多个进程和分区共享：时间切片共享和图形定向共享（graphics directed shared）。
在这个模型中，系统管理程序496拥有图形加速模块446，并且使其功能可用于所有操作系统495。为使图形加速模块446支持由系统管理程序496进行的虚拟化，图形加速模块446可遵守以下要求：1) 应用的作业请求必须是自主的（即，无需在作业之间保持状态），或图形加速模块446必须提供上下文保存和恢复机制。2) 由图形加速模块446保证在指定时间量内完成应用的作业请求（包括任何转换故障），或图形加速模块446提供抢占作业的处理的能力。3) 当在定向共享编程模型中操作时，必须保证图形加速模块446在进程之间的公平性。
在一个实施例中，针对共享模型，需要应用480用图形加速模块446类型、工作描述符（WD）、权限掩蔽寄存器（AMR）值和上下文保存/恢复区域指针（CSRP）来进行操作系统495系统调用。图形加速模块446类型描述了用于系统调用的针对的加速函数。图形加速模块446类型可以是系统特定的值。WD专门针对图形加速模块446被格式化，并且可以呈图形加速模块446命令、对用户定义的结构的有效地址指针、对命令队列的有效地址指针或用于描述待由图形加速模块446完成的工作的任何其他数据结构的形式。在一个实施例中，AMR值是待用于当前进程的AMR状态。被传递到操作系统的值类似于设定AMR的应用。如果加速器集成电路436和图形加速模块446实现不支持用户权限掩蔽覆盖寄存器（UAMOR），那么操作系统可将当前UAMOR值应用于AMR值，之后在管理程序调用中传递AMR。可选地，管理程序496可应用当前权限掩蔽覆盖寄存器（AMOR）值，之后将AMR放到进程元素483中。在一个实施例中，CSRP是寄存器445之一，其包含应用的地址空间482中的区域的有效地址以用于使图形加速模块446保存和恢复上下文状态。如果不需要在作业之间保存状态或当作业被抢占时，这个指针是可选的。上下文保存/恢复区域可以是固定的（pinned）系统存储器。
在接收到系统调用时，操作系统495可验证应用480已注册并且已被给予使用图形加速模块446的权限。然后，操作系统495用表3中所示的信息来调用管理程序496。
表3–OS至管理程序调用参数
| 1 | 工作描述符（WD） |
| 2 | 权限掩蔽寄存器（AMR）值（潜在地被掩蔽） |
| 3 | 有效地址（EA）上下文保存/恢复区域指针（CSRP） |
| 4 | 进程ID（PID）和可选线程ID（TID） |
| 5 | 虚拟地址（VA）加速器利用记录指针（AURP） |
| 6 | 存储段表指针（SSTP）的虚拟地址 |
| 7 | 逻辑中断服务号（LISN） |
在接收到管理程序调用时，管理程序496验证操作系统495已注册并且已被给予使用图形加速模块446的权限。然后，管理程序496将进程元素483放入对应的图形加速模块446类型的进程元素链表中。进程元素可包括表4中所示的信息。
表4-进程元素信息
| 1 | 工作描述符（WD） |
| 2 | 权限掩蔽寄存器（AMR）值（潜在地被掩蔽） |
| 3 | 有效地址（EA）上下文保存/恢复区域指针（CSRP） |
| 4 | 进程ID（PID）和可选线程ID（TID） |
| 5 | 虚拟地址（VA）加速器利用记录指针（AURP） |
| 6 | 存储段表指针（SSTP）的虚拟地址 |
| 7 | 逻辑中断服务号（LISN） |
| 8 | 从管理程序调用参数导出的中断向量表 |
| 9 | 状态寄存器（SR）值 |
| 10 | 逻辑分区ID（LPID） |
| 11 | 真实地址（RA）管理程序加速器利用记录指针 |
| 12 | 存储描述符寄存器（SDR） |
在一个实施例中，管理程序初始化多个加速器集成切片490寄存器445。
如图4F中所示出，本发明的一个实施例采用经由公共虚拟存储器地址空间可寻址的统一存储器，所述公共虚拟存储器地址用于访问物理处理器存储器401-402和GPU存储器420-423。在这种实现中，在GPU 410-413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401-402且反之亦然，由此简化可编程性。在一个实施例中，虚拟/有效地址空间的第一部分被分配给处理器存储器401，第二部分被分配给第二处理器存储器402，第三部分被分配GPU存储器420，等等。由此跨处理器存储器401-402和GPU存储器420-423中的每一者来分布整个虚拟/有效存储器空间（有时称为有效地址空间），从而允许任何处理器或GPU来访问任一物理存储器（用被映射到该存储器的虚拟地址）。
在一个实施例中，在MMU 439A-439E中的一者或多者内的偏置/一致性管理电路494A-494E确保主机处理器（例如，405）与GPU 410-413的高速缓存之间的高速缓存一致性，以及指示其中应存储有某些类型的数据的物理存储器的偏置技术。虽然图4F中示出了偏置/一致性管理电路494A-494E的多个实例，但是可在一个或多个主机处理器405的MMU内和/或在加速器集成电路436内实现偏置/一致性电路。
一个实施例允许使用共享虚拟存储器（SVM）技术来访问GPU附连的存储器420-423并将其映射为系统存储器的一部分，而不用经受与完全系统高速缓存一致性相关联的典型性能缺陷。GPU附连的存储器420-423作为系统存储器来访问而无繁重的高速缓存一致性开销（overhead）的能力为GPU卸载提供了有益的操作环境。这种安排允许主机处理器405软件来设置操作数和访问计算结果，而没有传统I/O DMA数据拷贝的开销。此类传统拷贝涉及驱动器调用、中断和存储器映射I/O（MMIO）访问，其相对于简单的存储器访问来说全部都是低效的。同时，访问GPU附连的存储器420-423而无高速缓存一致性开销的能力对于卸载的计算的运行时间来说可以是关键的。在具有实质流传送写存储器业务的情况下，例如，高速缓存一致性开销可以显著减少由GPU 410-413所见的有效写带宽。操作数设置的效率、结果访问的效率和GPU计算的效率在确定GPU卸载的有效性中全部都起到一定的作用。
在一个实现中，由偏置跟踪器数据结构来驱动在GPU偏置与主机处理器偏置之间的选择。可使用偏置表，例如，其可以是每GPU附连的存储器页包括1或2位的页粒度结构（即，被控制在存储器页的粒度）。可以在一个或多个GPU附连的存储器420-423的被偷的（stolen）存储器范围中实现偏置表，其中在GPU 410-413中具有或不具有偏置高速缓存（例如，用于高速缓存偏置表的频繁/最近使用的条目）。可替代地，可将整个偏置表维持在GPU内。
在一个实现中，在实际访问GPU存储器之前访问与每一次访问GPU附连的存储器420-423相关联的偏置表条目，从而引起以下操作。首先，来自GPU 410-413的在主机偏置中寻找其页的本地请求被直接转发到对应的GPU存储器420-423。来自GPU的本地请求被转发到处理器405（例如，通过如上文所讨论的高速链路）。在一个实施例中，来自处理器405的请求（所述请求在主机处理器偏置中寻找请求的页）完成类似于正常存储器读取的请求。可替代地，可将针对GPU偏置的页的请求转发到GPU 410-413。然后，如果GPU当前未正使用该页，那么GPU可将该页转变到主机处理器偏置。
可以由基于软件的机制、硬件辅助的基于软件的机制抑或针对有限一组情况由纯粹基于硬件的机制来改变页的偏置状态。
用于改变偏置状态的一个机制采用API调用（例如，OpenCL），其进而调用GPU的装置驱动器，所述装置驱动器进而发送消息（或入队命令描述符）到GPU，从而指导其改变偏置状态并且针对一些转变在主机中执行高速缓存转储清除操作。高速缓存转储清除操作对于从主机处理器405偏置转变到GPU偏置来说是需要的，但对于反向转变来说是不需要的。
在一个实施例中，通过暂时渲染由主机处理器405不可高速缓存的GPU偏置页来维持高速缓存一致性。为了访问这些页，处理器405可请求来自GPU 410的访问，这取决于实现而可或可不立即授予访问权。因此，为减少处理器405与GPU 410之间的通信，确保GPU偏置页是被GPU所需但非被主机处理器405所需且反之亦然的那些页。
图形处理流水线
图5示出根据实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所示出的图形处理流水线500。所述图形处理器可以被包括在如本文描述的并行处理子系统（诸如图2的并行处理器200）内，在一个实施例中，其是图1的（一个或多个）并行处理器112的变体。各种并行处理系统可以经由如本文描述的并行处理单元（例如，图2的并行处理单元202）的一个或多个实例来实现图形处理流水线500。例如，着色器单元（例如，图3的图形多处理器234）可配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524中的一者或多者的功能。数据组装器502，图元组装器506、514、518，曲面细分单元510，光栅化器522和光栅操作单元526的功能也可由处理集群（例如，图3的处理集群214）内的其他处理引擎和对应的分区单元（例如，图2的分区单元220A-220N）来执行。还可使用用于一个或多个功能的专用处理单元来实现图形处理流水线500。在一个实施例中，可以由通用处理器（例如，CPU）内的并行处理逻辑来执行图形处理流水线500的一个或多个部分。在一个实施例中，图形处理流水线500的一个或多个部分可以经由存储器接口528来访问芯片上存储器（例如，如图2中的并行处理器存储器222），所述存储器接口528可以是图2的存储器接口218的实例。
在一个实施例中，数据组装器502是收集表面和图元的顶点数据的处理单元。数据组装器502随后将包括顶点属性的顶点数据输出至顶点处理单元504。顶点处理单元504是可编程执行单元，其执行顶点着色器程序，如由顶点着色器程序所指定那样来调亮（lighting）并变换顶点数据。顶点处理单元504读取存储在高速缓存、本地或系统存储器中的数据以供在处理顶点数据时使用，并且顶点处理单元504可被编程为将顶点数据从基于对象的坐标表示变换到世界空间坐标空间或归一化装置坐标空间。
图元组装器506的第一实例从顶点处理单元50接收顶点属性。图元组装器506按需读取存储的顶点属性，并且构建图形图元以用于由曲面细分控制处理单元508来处理。图形图元包括如由各种图形处理应用编程接口（API）所支持的三角形、线段、点、补片等等。
曲面细分控制处理单元508将输入顶点视为用于几何补片的控制点。控制点是从来自补片（例如，补片的基）的输入表示变换到适合于由曲面细分评估处理单元512在表面评估中使用的表示。曲面细分控制处理单元508也可以计算几何补片的边缘的曲面细分因数。曲面细分因数应用于单个边缘，并且对与该边缘相关联的依赖于视图的细节级别进行量化。将曲面细分单元510配置成接收补片的边缘的曲面细分因数，并且将补片曲面细分成诸如线、三角形或四边形图元的多个几何图元，其被传送到曲面细分评估处理单元512。曲面细分评估处理单元512对再分的补片的参数化坐标进行操作以生成与几何图元相关联的每一个顶点的表面表示和顶点属性。
图元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性，按需读取存储的顶点属性，并且构建图形图元以用于由几何处理单元516来处理。几何处理单元516是可编程执行单元，其执行几何着色器程序以按几何着色器程序所指定的来变换从图元组装器514所接收的图形图元。在一个实施例中，将几何处理单元516编程为将图形图元再分成一个或多个新图形图元，并且运算用于对新图形图元进行光栅化的参数。
在一些实施例中，几何处理单元516可在几何流中增加或删除元素。几何处理单元516将指定新图形图元的参数和顶点输出到图元组装器518。图元组装器518从几何处理单元516接收参数和顶点，并且构建图形图元以用于由视口缩放、拣选和剪辑单元520来处理。几何处理单元516读取存储在并行处理器存储器或系统存储器中的数据以供在处理几何数据时使用。视口缩放、拣选和剪辑单元520执行剪辑、拣选和视口缩放，并将处理的图形图元输出到光栅化器522。光栅化器522可以执行深度拣选和其他基于深度的优化。光栅化器522还对新图形图元执行扫描转换以生成片段，并且将那些片段和相关联的覆盖数据输出到片段/像素处理单元524。光栅化器522对新图形图元进行扫描转换，并且将片段和覆盖数据输出到片段/像素处理单元524。
片段/像素处理单元524是配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元524按由片段或像素着色器程序所指定的来变换从光栅化器522所接收的片段或像素。例如，可将片段/像素处理单元524编程为执行以下操作以产生输出到光栅操作单元526的着色的片段或像素，所述操作包括但不限于纹理映射、着色、混合、纹理校正和透视校正。片段/像素处理单元524可以读取存储在并行处理器存储器或系统存储器中的数据以供在处理片段数据时使用。可将片段或像素着色器程序配置成在样本、像素、图块或其他粒度（取决于为处理单元所配置的采样率）着色。
光栅操作单元526是处理单元，其执行包括但不限于模板印刷、z测试、混合和诸如此类的光栅操作，并将像素数据作为处理的图形数据输出，以存储在图形存储器（例如，如图1中的并行处理器存储器222）中，以显示在所述一个或多个显示装置110上，或者供由（一个或多个）并行处理器112或所述一个或多个处理器102中的一个来进一步处理。在一些实施例中，将光栅操作单元526配置成压缩被写入到存储器的z或颜色数据，并且解压缩从存储器读取的z或颜色数据。
图6示出了采用稀疏矩阵处理机制的计算装置600的一个实施例。计算装置600（例如，智能可穿戴装置、虚拟现实（VR）装置、头戴式显示器（HMD）、移动计算机、物联网（IoT）装置、膝上型计算机、桌上型计算机、服务器计算机等）可以与图1的数据处理系统100相同，并因此为了简洁、清楚和易于理解，以上参考图1-5所述的许多细节不在下文中作进一步讨论或重复。如所示，在一个实施例中，计算装置600被显示为主控（host）稀疏矩阵处理机制610。
如所示出的，在一个实施例中，稀疏矩阵处理机制610可以由GPU 614来主控。然而，在其他实施例中，稀疏矩阵处理机制610可以在图形驱动器616中被主控。在仍有的其他实施例中，稀疏矩阵处理机制610可以由中央处理单元（“CPU”或“应用处理器”）612的固件来主控，或者是中央处理单元（“CPU”或“应用处理器”）612的固件的一部分。为了简洁、清楚并易于理解，贯穿本文档的其余部分，稀疏矩阵处理机制610可以作为图形驱动器616的一部分而被讨论；然而，实施例不限于此。
在又一实施例中，稀疏矩阵处理机制610可作为软件或固件逻辑由操作系统606来主控.在又进一步的实施例中，稀疏矩阵处理机制610可以由计算装置600的多个部件（诸如图形驱动器616、GPU 614、GPU固件、CPU 612、CPU固件、操作系统606和/或诸如此类中的一个或多个）部分地且同时地主控。设想的是，稀疏矩阵处理机制610或其部件中的一个或多个可以被实现为硬件、软件和/或固件。
贯穿本文档，术语“用户”可以被可互换地称为“观看者”、“观察者”、“人”、“个人”、“终端用户”和/或诸如此类。要注意，贯穿本文档，类似“图形域”之类的术语可与“图形处理单元”、“图形处理器”可互换地引用，或简单来说与“GPU”互换地引用，并且类似地，“CPU域”或“主机域”可与“计算机处理单元”、“应用处理器”可互换地引用，或简单来说与“CPU”可互换地引用。
计算装置600可包括任何数量与类型的通信装置，诸如大型计算系统（诸如，服务器计算机、桌上型计算机等等），并可进一步包括机顶盒（例如，基于因特网的有线电视机顶盒等）、基于全球定位系统（GPS）的装置等。计算装置600可包括用作通信装置的移动计算装置，诸如包括智能手机的蜂窝电话、个人数字助理（PDA）、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴装置（诸如，眼镜、手表、手链、智能卡、首饰、服装制品等）、媒体播放器等。例如，在一个实施例中，计算装置600可包括采用对诸如芯片上系统（“SoC”或“SOC”）的集成电路（“IC”）进行主控的计算机平台的移动计算装置，在单个芯片上所述集成电路集成了计算装置600的各种硬件和/或软件部件。
如所示，在一个实施例中，计算装置600可以包括任何数量和类型的硬件和/或软件部件，诸如（但不限于）GPU 614、图形驱动器（也称为“GPU驱动器”、“图形驱动器逻辑”、“驱动器逻辑”、用户模式驱动器（UMD）、UMD、用户模式驱动器框架（UMDF）、UMDF，或简称为“驱动器”）616、CPU 612、存储器608、网络装置、驱动器等，以及诸如触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器等之类的输入/输出（I/O）源604。
计算装置600可包括操作系统（OS）606，其用作计算机装置600的硬件和/或物理资源与用户之间的接口。设想的是，CPU 612可包括一个或多个处理器，诸如图1的（一个或多个）处理器102，而GPU 614可包括一个或多个图形处理器（或多处理器）。
要注意的是，贯穿本文档，可以可互换地使用像“节点”、“计算节点”、“服务器”、“服务器装置”、“云计算机”、“云服务器”、“云服务器计算机”、“机器”、“主机机器”、“装置”、“计算装置”、“计算机”、“计算系统”和诸如此类的术语。要进一步注意的是，贯穿本文档，可以可互换地使用像“应用”、“软件应用”、“程序”、“软件程序”、“包”、“软件包”和诸如此类的术语。同样，贯穿本文档，可以可互换地使用像“作业”、“输入”、“请求”、“消息”和诸如此类的术语。
设想的并且如参考图1-5进一步描述的，如上描述的图形流水线的某些过程采用软件来实现，而其余则采用硬件来实现。可在图形协处理器设计中实现图形流水线，其中，CPU 612被设计成与可被包括在CPU 612中或与CPU 612共置（co-located）的GPU 614一起工作。在一个实施例中，GPU 614可采用用于执行与图形渲染相关的常规功能的任何数量与类型的常规软件与硬件逻辑，以及用于执行任何数量与类型的指令的新颖软件与硬件逻辑。
如前文提及的，存储器608可包括包含应用数据库的随机存取存储器（RAM），该应用数据库具有对象信息。存储器控制器中枢（诸如，图1的存储器中枢105）可访问RAM中的数据并将其转发到GPU 614以用于图形流水线处理。RAM可包括双数据速率RAM（DDR RAM）、扩展数据输出RAM（EDO RAM）等。CPU 612与硬件图形流水线交互以共享图形流水线功能性。
经处理的数据被存储在硬件图形流水线中的缓冲器中，且状态信息被存储在存储器608中。所得的图像随后被转移到I/O源604，诸如，用于显示图像的显示部件。设想的是，显示装置可以是各种类型的，诸如，阴极射线管（CRT）、薄膜晶体管（TFT）、液晶显示器（LCD）、有机发光二极管（OLED）阵列等，以向用户显示信息。
存储器608包括预分配的缓冲器（例如，帧缓冲器）区域；然而，本领域普通技术人员应当理解，实施例不限于此，且可以使用对于较低图形流水线是可访问的任何存储器。计算装置600可进一步包括如在图1中所引用的输入/输出（I/O）控制中枢（ICH）107以作为一个或多个I/O源604等。
CPU 612可包括用于执行指令的一个或多个处理器，以便执行计算系统所实现的无论什么软件例程。指令频繁涉及对数据执行的某类操作。数据与指令两者都可被存储在系统存储器608以及任何相关联的高速缓存中。高速缓存典型设计成具有比系统存储器608更短的等待时间；例如，高速缓存可能被集成到与（一个或多个）处理器相同的（一个或多个）硅芯片上，和/或用较快的静态RAM（SRAM）单元来构造，同时系统存储器608可用较慢的动态RAM（DRAM）单元来构造。通过趋向于在高速缓存中而不是在系统存储器608中存储更频繁使用的指令和数据，改善了计算装置600的整体性能效率。设想的是，在一些实施例中，GPU 614可作为CPU 612的一部分（诸如，物理CPU封装的一部分）而存在，在此情况下，存储器608可由CPU 612与GPU 614共享或保持分离。
可使系统存储器608对于计算装置600内的其他部件可用。例如，在软件程序的实现中，从对计算装置600的各种接口（例如，键盘与鼠标、打印机端口、局域网（LAN）端口、调制解调器端口等）接收的任何数据（例如，输入图形数据）或从计算机装置600的内部存储元件（例如，硬盘驱动）检索到的任何数据，在被一个或多个处理器操作之前经常被临时地排队到系统存储器608中。类似地，软件程序确定应当通过计算系统接口之一从计算装置600发送到外部实体或应当存储到内部存储元件中的数据，在其被发送或存储之前，经常在系统存储器608中被临时地排队。
进一步地，例如，ICH可用于确保此类数据在系统存储器608与其适当的对应计算系统接口（以及内部存储装置，如果计算系统是如此设计的话）之间恰当地传递，并可在其自身与所观测到的I/O源/装置604之间具有双向点到点链路。类似地，MCH可用于管理CPU612与GPU 614、接口与内部存储元件之间对于系统存储器608访问的各种争用请求，这些请求可能在时间上彼此紧接地出现。
I/O源604可包括一个或多个I/O装置，所述I/O装置被实现用于将数据转移去往/来自计算装置600（例如，网络适配器）；或者，对于大规模非易失性存储装置而言，在计算装置600内（例如硬盘驱动）转移数据。包括字母数字及其他键的用户输入装置可用于将信息和命令选择传递到GPU 614。另一类型的用户输入装置是光标控件（诸如鼠标、跟踪球、触摸屏、触板或光标方向键），用于将方向信息和命令选择传递到GPU 614，并用于控制显示装置上的光标移动。计算机装置600的摄像机和麦克风阵列可用于观测姿势，记录音频和视频以及引用接收和传输视觉和音频命令。
计算装置600可进一步包括用于提供对诸如LAN、广域网（WAN）、城域网（MAN）、个域网（PAN）、蓝牙、云网络、移动网络（例如，第三代（3G）、第四代（4G）等）、内联网、因特网等的网络的访问的（一个或多个）网络接口。（一个或多个）网络接口可包括例如具有天线（其可表示一个或多个天线）的无线网络接口。（一个或多个）网络接口还可包括例如用于经由网络线缆与远程装置进行通信的有线网络接口，该网络线缆可以是例如以太网线缆、同轴线缆、光纤线缆、串行线缆或并行线缆。
（一个或多个）网络接口可以例如通过符合IEEE 802.11b和/或IEEE 802.11g标准来提供对LAN的访问，和/或无线网络接口可以例如通过符合蓝牙标准来提供对个域网的访问。还可以支持其他无线网络接口和/或协议，包括先前和后续版本的标准。除经由无线LAN标准的通信之外，或代替经由无线LAN标准的通信，（一个或多个）网络接口还可以使用例如时分多接入（TDMA）协议、全球移动通信系统（GSM）协议、码分多接入（CDMA）协议和/或任何其他类型的无线通信协议来提供无线通信。
（一个或多个）网络接口可包括一个或多个通信接口，诸如，调制解调器、网络接口卡，或其他公知的接口装置，诸如，那些用于耦合到以太网、令牌环网或旨在例如提供引用支持LAN或WAN的通信链路的其他类型的物理有线或无线附件。以此方式，可还经由常规网络架构（包括例如，内联网或因特网）将计算机系统耦合到多个外围装置、客户端、控制表面、控制台或服务器。
要领会的是，对于某些实现，比上文所描述的示例而更少或更多配备的系统可以是优选的。因此，取决于诸如价格约束、性能要求、技术改进或其他情况的众多因素，计算装置600的配置在各实现之间可有所不同。电子装置或计算机系统600的示例可包括（不限于），移动装置、个人数字助理、移动计算装置、智能电话、蜂窝电话、手持装置、单向寻呼机、双向寻呼机、消息收发装置、计算机、个人计算机（PC）、桌上型计算机、膝上型计算机、笔记本计算机、手持式计算机、平板计算机、服务器、服务器阵列或服务器场（server farm）、web服务器、网络服务器、因特网服务器、工作站、小型计算机、主框架计算机(main framecomputer)、超级计算机、网络家电（appliance）、web家电、分布式计算系统、多处理器系统、基于处理器的系统、消费电子产品、可编程消费电子产品、电视机、数字电视、机顶盒、无线接入点、基站、订户站、移动订户中心、无线电网络控制器、路由器、集线器、网关、桥接器、交换机、机器或其组合。
实施例可以被实现为下列各项中的任何一项或其组合：使用母板来互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器装置存储并由微处理器执行的软件、固件、专用集成电路（ASIC）和/或现场可编程门阵列（FPGA）。术语“逻辑”通过示例的方式可以包括软件或硬件和/或软件和硬件的组合。
可提供例如作为计算机程序产品的实施例，该计算机程序产品可以包括具有存储于其上的机器可执行指令的一种或多种机器可读介质，当由诸如计算机、计算机的网络，或其他电子装置的一个或多个机器执行这些机器可执行指令时，这些指令可导致一个或多个机器实行依照本文中所描述的实施例的操作。机器可读介质可包括但不限于，软盘、光盘、CD-ROM（紧致盘-只读存储器），以及磁光盘、ROM、RAM、EPROM（可擦除可编程只读存储器）、EEPROM（电可擦可编程只读存储器）、磁或光卡，闪速存储器，或适合于存储机器可执行指令的其他类型的介质/机器可读介质。
此外，实施例可以作为计算机程序产品而被下载，其中，经由通信链路（例如，调制解调器和/或网络连接），通过被实施在载波或其他传播介质中和/或由载波或其他传播介质所调制的一个或多个数据信号，可将程序从远程计算机（例如，服务器）转移到请求方计算机（例如，客户端）。
稀疏矩阵乘法操作在包含神经网络的各种应用中都是重要的。稀疏矩阵是其中多数元素是零（或某一其他数学上不相关的值）的矩阵。稀疏矩阵经常是指示图像包含无用的信息的接收的图像数据的结果。矩阵乘典型使用分块的方法来执行，如图7A中所示。因此，传统GPU采取两个输入矩阵框作为输入，并产生输出矩阵框。然而，当对稀疏矩阵进行操作时，这些输入框多数包含零值，这对在输出矩阵的累计结果没有贡献（例如，针对零的乘产生零）。根据一个实施例，稀疏矩阵处理机制610包含调度器613，其动态标识在正处理的矩阵中具有零值的操作数。
图7B示出包含在GPU处理元件700内的此类调度器613的一个实施例。如图7B中所示，处理元件700包含逻辑701，其用于读取包含在接收的指令中的操作数。还包含计算单元702和写入结果逻辑703。在一个实施例中，调度器613检测并标识具有零值的操作数的存储器位置。在此类实施例中，当在GPU 614接收指令时，调度器613从存储器（或高速缓存）中检索存储的操作数值。
一旦检索到，做出关于操作数值是否是零的确定。一确定操作数值是零，则调度器613在乘法单元702阻止那些操作数的乘法调度。因此，在计算单元702仅调度并处理非零操作数，而零值由调度器703针对零操作数写入到写入结果逻辑703。尽管示出为常驻于逻辑701内，但其他实施例可以常驻于逻辑701外部的调度器703为特征。
在进一步实施例中，稀疏矩阵处理机制610进一步包含稀疏模式跟踪器615，其用于检测存储的数据块内的一个或多个稀疏数据段（例如，稀疏性模式），并使用所述模式将潜在密集矩阵计算转换成稀疏计算。在一个实施例中，稀疏模式跟踪器615检测存储在存储器/高速缓存中的数据（例如，图像数据）中的稀疏性模式。
未来的深度学习系统被期望于存储要处理的数十亿记的图像。典型地，图像可以被分解成描绘有用对不重要信息的段。例如，如果一半图像是空的，则可能在存储器级别（例如，经由存储器控制器）、在页级别（在OS中）、或在高速缓存层级级别跟踪此信息。此信息在应用的执行期间是有用的，以便消除执行对于不重要（或稀疏）的空段的计算操作。
图7C示出稀疏模式跟踪器615的一个实施例，其包含模式识别逻辑708和稀疏段（或段逻辑）709。根据一个实施例，模式识别逻辑708通过翻阅（paging through）存储在存储器中的图像数据而对数据块执行包围盒操作（bounding box operation），以确定数据块内各种段的相似性。具有相同值的包围盒内的数据段可认为是稀疏数据。
在一个实施例中，模式识别逻辑708协调于存储器控制器以跟踪存储在存储器装置的数据。在其他实施例中，模式识别逻辑708跟踪在高速缓存层级级别的信息。在仍有的其他实施例中，模式识别逻辑708经由OS 606跟踪在页表级别的信息。在进一步实施例中，模式识别逻辑708可被实现以解析大量密集数据来确定可作为稀疏操作来处理的段。作为结果，段逻辑709记录由模式识别逻辑708标识的稀疏段的地址位置。在一个实施例中，稀疏段709包括对稀疏段部件的指针。如以上所讨论的，稀疏操作的矩阵乘法可以被旁路，从而减少在GPU 614的处理负载。
在仍有的进一步实施例中，稀疏矩阵处理机制610包含压缩逻辑617，其用于压缩稀疏矩阵。在此类实施例中，基于稀疏指数（例如，由矩阵中非零条目的%所定义）来动态生成压缩的稀疏矩阵表示。在此实施例中，可以采用由行和列指数指向的非零值来表示稀疏矩阵的压缩格式。
根据一个实施例，压缩逻辑617接收由模式识别逻辑708定义的稀疏段，并确定数据是否满足认为是稀疏的预确定阈值。例如，当确定MxN矩阵内Y数量的条目是零值时，所述矩阵可认为是稀疏的。压缩逻辑617压缩确定是稀疏的矩阵，并将压缩矩阵存储在稀疏压缩缓冲器中以用于在GPU 614执行。
图7D示出GPU 614的一个实施例，其包含稀疏压缩缓冲器712和多个执行单元（EU）710。在一个实施例中，稀疏压缩缓冲器712包含由EU 710处理的压缩的稀疏矩阵存储条目712（0）-712（n）。在此类实施例中，压缩逻辑717存储频繁使用的稀疏矩阵。先于由EU 710处理，压缩逻辑617将压缩的矩阵解压缩回成其原始格式。在一个实施例中，相同的压缩的矩阵可由所有EU 710来用于要执行的线程。然而，在其他实施例中，每个EU 710可使用独特稀疏矩阵以用于计算。因此，频繁访问的稀疏矩阵被本地地存储并读取以避免将数据经由长互连从高速缓存传送。
GPU 614可被实现以执行其他深度学习操作。例如，GPU 614可执行神经网络的层处理。几乎所有深度神经网络中频繁执行的模式是卷积（C）层在偏置（B）层之后，继之以修正线性单元（ReLu（R））层，后面是池化（P）层。如今多数系统一个接另一个地执行这些层（例如，在GPU上，C、B、R、和P被映射为各个内核），或作为两个分离内核而被映射为熔合CBR继之以P。
在两个情景中，需要多于一个的内核调用；因此招致附加数据转移开销。根据一个实施例，GPU 614被配置使得EU被分区并分配以执行某些功能，并且使中间结果在其之间转发以取得高吞吐量。图7E示出具有分区的EU 720的GPU 614的一个实施例。
如图7E中所示，EU 720（1）-720（10）被分配以执行卷积层线程，而EU 720（11）-720（13）、EU 720（14）-720（16）和EU 720（17）-720（19）分别执行偏置、ReLu和池化层线程执行。进一步地，转发层EU 720之间的数据。例如，通过设立流水线，来自C的数据可在其完成时就被推送到B的高速缓存层级。
根据一个实施例，EU 720的分区和分配可基于域知识而被提前建立。在此类实施例中，计算机制EU 720可被静态分区，使得EU分配在特定应用的生命期期间保持相同。在其他实施例中，EU 720可被优化地分区以用于GPU 614执行的每个调用。在仍有的其他实施例中，配置可以是动态的，使得在分派期间其按线程群组来改变。在仍有的进一步实施例中，通过确定公共模式并设立流水线，可实现分区以执行其他类型的神经网络层（除C、B、R、和P层以外）的处理，以在GPU上更快执行它们而非各自执行它们。
机器学习概述
机器学习算法是可以基于一组数据来学习的算法。机器学习算法的实施例可以被设计成对数据集内的高级抽象进行建模。例如，图像识别算法可以用于确定给定的输入属于若干种类别中的哪一个；回归算法可以在给定输入的情况下输出数值；并且模式识别算法可以用于生成翻译文本或执行文本至语音和/或语音识别。
一个示例类型的机器学习算法是神经网络。存在许多类型的神经网络；一个简单类型的神经网络是前馈网络。可将前馈网络实现为非循环图，其中节点被布置在层中。通常，前馈网络拓扑包括输入层和输出层，所述输入层和输出层通过至少一个隐藏层而分离。隐藏层将由输入层接收到的输入变换成对在输出层中生成输出有用的表示。网络节点经由边而全连接至相邻层中的节点，但每个层内的节点之间不存在边。在前馈网络的输入层的节点处接收的数据经由激活函数被传播（即，“前馈”）至输出层的节点，所述激活函数基于系数（“权重”）来计算网络中的每个连续层的节点的状态，所述系数分别与连接所述层的边中的每个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以采取各种形式。
在可以使用机器学习算法对特定问题进行建模之前，使用训练数据集来训练该算法。训练神经网络涉及选择网络拓扑、使用表示通过网络建模的问题的一组训练数据，以及调整权重直到网络模型针对训练数据集的所有实例表现具有最小误差。例如，在用于神经网络的监督学习训练过程期间，将由网络响应于输入表示训练数据集中的实例而产生的输出与该实例的“正确的”经标记的输出相比较，计算表示输出与经标记的输出之间的差异的误差信号，并且当将误差信号向后传播穿过网络的层时，调整与连接相关联的权重以使误差最小化。当根据训练数据集的实例所生成的每个输出的误差被最小化时，网络被认为是“经训练的”。
机器学习算法的准确度可能被用于训练该算法的数据集的质量显著影响。训练过程可以是计算密集的，并且在常规通用处理器上可能需要大量时间。因此，使用并行处理硬件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调整神经网络中的系数时执行的计算本身自然地有助于并行实现。具体地，许多机器学习算法和软件应用已被适配成在通用图形处理装置内使用并行处理硬件。
图8是机器学习软件栈800的广义图。机器学习应用802可以被配置成使用训练数据集来训练神经网络或被配置成使用经训练的深度神经网络来实现机器智能。机器学习应用802可以包括可以被用于在部署之前训练神经网络的专门软件和/或神经网络的训练和推断功能。机器学习应用802可以实现任何类型的机器智能，包括但不限于图像识别、映射和定位、自主导航、语音合成、医学成像或语言翻译。
可以经由机器学习框架804使得能实现针对机器学习应用802的硬件加速。机器学习框架804可以提供机器学习图元库。机器学习图元是机器学习算法通常执行的基本操作。在没有机器学习框架804的情况下，将要求机器学习算法的开发者创建和优化与机器学习算法相关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化该计算逻辑。相反，机器学习应用可以被配置成使用由机器学习框架804提供的图元来执行必要的计算。示例性图元包括张量卷积、激活函数以及池化，它们是在训练卷积神经网络（CNN）时执行的计算操作。机器学习框架804还可以提供图元以实现由许多机器学习算法执行的基本线性代数子程序，诸如矩阵和向量运算。
机器学习框架804可以处理从机器学习应用802接收的输入数据，并生成至计算框架806的适当输入。计算框架806可以使提供给GPGPU驱动器808的基本指令抽象化，以使得机器学习框架804能够经由GPGPU硬件810来利用硬件加速而不要求机器学习框架804非常熟悉GPGPU硬件810的架构。另外，计算框架806可以使得能实现跨多种类型和各代GPGPU硬件810的针对机器学习框架804的硬件加速。
GPGPU机器学习加速
图9图示了根据实施例的高度并行通用图形处理单元900。在一个实施例中，通用处理单元（GPGPU）900可以被配置成在处理与训练深度神经网络相关联的类型的计算工作负荷时特别高效。另外，GPGPU 900可以直接链接至GPGPU的其他实例以创建多GPU集群，以改进特别深的神经网络的训练速度。
GPGPU 900包括用于使得能实现与主机处理器的连接的主机接口902。在一个实施例中，主机接口902是PCI Express接口。然而，主机接口还可以是供应方特定的通信接口或通信结构。GPGPU 900从主机处理器接收命令，并使用全局调度器904将与那些命令相关联的执行线程分发给一组计算集群906A-H。计算集群906A-H共享高速缓存存储器908。高速缓存存储器908可以充当计算集群906A-H内的高速缓存存储器中的高级高速缓存。
GPGPU 900包括存储器914A-B，所述存储器914A-B经由一组存储器控制器912A-B与计算集群906A-H耦合。在各种实施例中，存储器914A-B可以包括各种类型的存储器装置，包括动态随机存取存储器（DRAM）或图形随机存取存储器，诸如同步图形随机存取存储器（SGRAM），包括图形双数据速率（GDDR）存储器。在一个实施例中，存储器单元224A-224N还可包括3D堆叠式存储器，包括但不限于高带宽存储器（HBM）。
在一个实施例中，每个计算集群GPLAB06A-H包括一组图形多处理器，诸如图4A的图形多处理器400。计算集群的图形多处理器包括多个类型的整数和浮点逻辑单元，所述单元可以在一系列精度（包括适合于机器学习计算的精度）下执行计算操作。例如且在一个实施例中，计算集群906A-H中的每个中的浮点单元的至少一个子集可以被配置成执行16位或32位浮点运算，而浮点单元的不同子集可以被配置成执行64位浮点运算。
GPGPU 900的多个实例可以被配置成作为计算集群进行操作。由计算集群用于同步和数据交换的通信机制跨实施例变化。在一个实施例中，GPGPU 900的多个实例通过主机接口902来通信。在一个实施例中，GPGPU 900包括使GPGPU 900与GPU链路910耦合的I/O中枢909，所述GPU链路910使得能实现至GPGPU的其他实例的直接连接。在一个实施例中，GPU链路910耦合至专用GPU至GPU桥，所述桥使得能实现GPGPU 900的多个实例之间的通信和同步。在一个实施例中，GPU链路910与高速互连相耦合，以将数据传输至其他GPGPU或并行处理器和接收数据。在一个实施例中，GPGPU 900的多个实例位于单独的数据处理系统中并且经由网络装置进行通信，所述网络装置可经由主机接口902来访问。在一个实施例中，除主机接口902之外或作为对主机接口902的替代，GPU链路910可以被配置成使得能实现至主机处理器的连接。
虽然GPGPU 900的所图示配置可以被配置成训练神经网络，但是一个实施例提供了GPGPU 900的替代配置，其可以被配置成用于部署在高性能或低功率推断平台内。在推断配置中，GPGPU 900包括相对于训练配置更少的计算集群906A-H。另外，与存储器914A-B相关联的存储器技术可能在推断配置与训练配置之间不同。在一个实施例中，GPGPU 900的推断配置可以支持推断特定的指令。例如，推断配置可以提供对一个或多个8位整数点积指令的支持，所述指令通常用在针对已部署的神经网络的推断操作期间。
图10图示了根据实施例的多GPU计算系统1000。多GPU计算系统1000可以包括处理器1002，所述处理器1002经由主机接口开关1004耦合至多个GPGPU 1006A-D。在一个实施例中，主机接口开关1004是将处理器1002耦合至PCI express总线的PCI express开关装置，处理器1002可以通过所述PCI express总线与该组GPGPU 1006A-D通信。所述多个GPGPU1006A-D中的每个可以是图9的GPGPU 900的实例。GPGPU 1006A-D可以经由一组高速点对点GPU至GPU链路1016互连。高速GPU至GPU链路可以经由专用GPU链路（诸如如图9中的GPU链路910）连接至GPGPU 1006A-D中的每个。P2P GPU链路1016使得能实现GPGPU 1006A-D中的每个之间的直接通信，而不要求通过处理器1002连接至的主机接口总线的通信。在GPU至GPU业务涉及P2P GPU链路的情况下，主机接口总线仍然可用于系统存储器访问或例如经由一个或多个网络装置与多GPU计算系统1000的其他实例通信。虽然在所图示的实施例中GPGPU1006A-D经由主机接口开关1004连接至处理器1002，但是在一个实施例中处理器1002包括对P2P GPU链路1016的直接支持并且可以直接连接至GPGPU 1006A-D。
机器学习神经网络实现
由本文中所描述的实施例提供的计算架构可以被配置成执行特别适合于训练和部署用于机器学习的神经网络的类型的并行处理。可以将神经网络概括为具有图表关系的功能的网络。如本领域中公知的，存在机器学习中所使用的多种类型的神经网络实现。一个示例性类型的神经网络是如先前描述的前馈网络。
第二个示例性类型的神经网络是卷积神经网络（CNN）。CNN是用于处理具有已知的网格状拓扑的数据（诸如图像数据）的专门前馈神经网络。因此，CNN通常用于计算视觉和图像识别应用，但它们也可用于其他类型的模式识别，诸如语音和语言处理。CNN输入层中的节点被组织成一组“滤波器”（由视网膜中发现的感受域激发的特征检测器），并且每一组滤波器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学运算应用于每个滤波器以产生该滤波器的输出。卷积是由两个函数执行以产生第三个函数的专门种类的数学运算，所述第三个函数是两个原始函数中的一个的修改版本。在卷积网络术语中，卷积的第一个函数可以被称为输入，而第二个函数可以被称为卷积核。输出可被称为特征映射。例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。卷积核可以是多维参数阵列，其中通过针对神经网络的训练过程来适配所述参数。
递归神经网络（RNN）是一类包括层之间的反馈连接的前馈神经网络。RNN使得能实现通过跨神经网络的不同部分共享参数数据对序列数据进行建模。RNN的架构包括循环。循环表示变量的目前值在未来的时间对它自己的值的影响，因为来自RNN的输出数据的至少一部分被用作用于处理序列中的后续输入的反馈。由于语言数据可以包括的可变本质，该特征使RNN对语言处理特别有用。
以下描述的图呈现了示例性前馈、CNN和RNN网络，并且描述了用于分别训练和部署那些类型的网络中的每个的一般过程。将理解，这些描述就本文中所描述的任何特定实施例而论是示例性且非限制性的，并且一般而言可以将所图示的概念一般地应用于深度神经网络和机器学习技术。
以上描述的示例性神经网络可以用于执行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。训练更深的神经网络一般是更加计算密集的。然而，网络的附加隐藏层使得能实现多步模式识别，所述多步模式识别相对于浅层机器学习技术导致减少的输出误差。
深度学习中使用的深度神经网络通常包括前端网络以执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供给该模型的特征表示来执行操作（例如，对象分类、语音识别等）。深度学习使得能够执行机器学习，而不要求针对模型执行手工制作的特征工程。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特征可以被提供给数学模型，所述数学模型可以将所检测的特征映射成输出。网络使用的数学模型一般专门用于要执行的特定任务，并且不同的模型将用于执行不同的任务。
一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成执行特定任务。学习模型描述如何调整模型内的权重以减少网络的输出误差。误差的反向传播是一个用于训练神经网络的常用方法。向网络呈现输入向量以用于进行处理。使用损失函数将网络的输出与期望的输出相比较，并且针对输出层中的每个神经元计算误差值。然后，向后传播误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的关联误差值。网络然后可以使用诸如诸如随机梯度下降算法之类的算法从那些误差中学习，以更新神经网络的权重。
图11A-B图示了示例性卷积神经网络。图11A图示CNN内的各种层。如图11A中所示，用于对图像处理进行建模的示例性CNN可以接收输入1102，所述输入1102描述输入图像的红、绿和蓝（RGB）分量。输入1102可以由多个卷积层（例如，卷积层1104、卷积层1106）处理。来自所述多个卷积层的输出可以可选地由一组全连接层1108处理。全连接层中的神经元具有至前一层中的所有激活函数的全连接，如先前针对前馈网络所描述的。来自全连接层1108的输出可以用于从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层1108内的激活。并非所有的CNN实现都使用全连接层1108。例如，在一些实现中，卷积层1106可以生成CNN的输出。
卷积层被稀疏地连接，这不同于全连接层1108中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元交互。然而，卷积层被稀疏地连接，因为域的卷积的输出（而非域中的每个节点的相应状态值）被输入至后续层的节点，如所图示的。与卷积层相关联的核执行卷积运算，所述卷积运算的输出被发送至下一层。在卷积层内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。
图11B图示在CNN的卷积层内的示例性计算阶段。可以在卷积层1114的三个阶段中处理至CNN的卷积层的输入1112。这三个阶段可以包括卷积阶段1116、检测器阶段1118和池化阶段1120。卷积层1114然后可以将数据输出至连续的卷积层。网络的最后的卷积层可以生成输出特征映射数据或提供至全连接层的输入，例如以生成用于至CNN的输入的分类值。
在卷积阶段1116中并行执行若干个卷积，以产生一组线性激活。卷积阶段1116可以包括仿射变换，所述仿射变换是可以被指定为线性变换加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。卷积阶段计算连接至输入中的特定区域的函数（例如，神经元）的输出，所述特定区域可以被确定为与神经元相关联的局部区域。神经元计算神经元的权重与神经元连接至的局部输入中的区域之间的点积。来自卷积阶段1116的输出定义由卷积层1114的连续阶段处理的一组线性激活。
线性激活可以由检测器阶段1118处理。在检测器阶段1118中，每个线性激活由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受域。可使用若干类型的非线性激活函数。一个特定类型是修正线性单元（ReLU），其使用被定义为f(x)=max(0,x)的激活函数，使得激活被在零处阈值化。
池化阶段1120使用池化函数，所述池化函数用附近的输出的概括统计来代替卷积层1106的输出。池化函数可以用于将平移不变性引入到神经网络中，使得对输入的小平移不改变池化输出。局部平移的不变性在其中输入数据中的特征的存在比该特征的精确位置更加重要的场景中可以是有用的。可以在池化阶段1120期间使用各种类型的池化函数，包括最大池化、平均池化和l2-范数池化。另外，一些CNN实现不包括池化阶段。相反，此类实现代替并且附加的卷积阶段相对于先前的卷积阶段具有增加的步幅。
来自卷积层1114的输出然后可以由下一层1122处理。下一层1122可以是附加的卷积层或是全连接层1108中的一个。例如，图11A的第一卷积层1104可以输出至第二卷积层1106，而第二卷积层可以输出至全连接层1108中的第一层。
图12图示了示例性递归神经网络1200。在递归神经网络（RNN）中，网络的先前状态影响网络的当前状态的输出。可以使用多种函数以多种方式来建立RNN。RNN的使用一般围绕着使用数学模型以基于先前的输入序列来预测未来。例如，RNN可用于执行统计语言建模以在给定先前的字序列的情况下预测即将到来的字。可以将所图示的RNN 1200描述为具有接收输入向量的输入层1202、用于实现递归函数的隐藏层1204、用于使得能实现先前状态的‘存储器’的反馈机制1205，以及用于输出结果的输出层1206。RNN 1200基于时间步长进行操作。经由反馈机制1205基于先前的时间步长来影响RNN在给定的时间步长处的状态。针对给定的时间步长，由先前状态和在当前时间步长处的输入来定义隐藏层1204的状态。在第一时间步长处的初始输入(x1)可以由隐藏层1204处理。第二输入(x2)可以由隐藏层1204使用在处理初始输入(x1)期间所确定的状态信息来处理。可以将给定的状态计算为s t = f (Ux t + Ws t-1 )，其中U和W是参数矩阵。函数f一般为非线性，诸如双曲正切函数（Tanh）或修正函数f(x) = max(0,x)的变体。然而，隐藏层1204中使用的特定数学函数可以根据RNN1200的特定实现细节而变化。
除所描述的基本CNN和RNN网络之外，还可使得能实现那些网络的变化。一个示例RNN变体是长短期记忆（LSTM）RNN。LSTM RNN能够学习对于处理较长的语言序列来说可能必要的长期依赖。CNN的变体是卷积深度信念网络，其具有类似于CNN的结构并且以类似于深度信念网络的方式受训练。深度信念网络（DBN）是由随机（随机的）变量的多个层组成的生成式神经网络。可以使用贪婪的无监督学习来逐层训练DBN。DBN的学习到的权重然后可以用于通过为神经网络确定一组最佳初始权重来提供预训练神经网络。
图13图示了深度神经网络的训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集1302来训练神经网络。已开发出各种训练框架以使得能实现训练过程的硬件加速。例如，图8的机器学习框架804可被配置为训练框架1304。训练框架1304可以与未经训练的神经网络1306挂钩，并且使得能够使用本文中所描述的并行处理资源来训练未经训练的神经网以生成经训练的神经网1308。
为了开始训练过程，可随机地或通过使用深度信念网络进行预训练来选取初始权重。然后以监督或无监督的方式来执行训练循环。
监督学习是一种学习方法，其中诸如当训练数据集1302包括与输入的期望输出成对的该输入时，或者在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分级的情况下，将训练作为调停操作来执行。网络处理输入并且将所产生的输出与一组预期或期望的输出相比较。然后通过系统来反向传播误差。训练框架1304可以进行调整，以调整控制未经训练的神经网络1306的权重。训练框架1304可以提供工具来监视未经训练的神经网络1306多么好地朝着适合于基于已知的输入数据生成正确的答案的模型收敛。当调整网络的权重以改善由神经网络生成的输出时，训练过程反复地发生。训练过程可以继续，直到神经网络达到与经训练的神经网1308相关联的统计上期望的准确度。然后可以部署经训练的神经网络1308以实现任何数量的机器学习操作。
无监督学习是一种学习方法，其中网络试图使用未标记的数据来训练其本身。因此，针对无监督学习，训练数据集1302将包括输入数据而不具有任何关联的输出数据。未经训练的神经网络1306可以学习未标记的输入内的分组，并且可以确定个体输入如何与整体数据集相关。无监督训练可以用于生成自组织映射，所述自组织映射是一个类型的经训练的神经网络1307，其能够执行在降低数据维度中有用的操作。无监督训练还可以用于执行异常检测，所述异常检测允许标识输入数据集中偏离正常数据模式的数据点。
还可采用监督和无监督训练的变化。半监督学习是其中训练数据集1302包括相同分布的经标记数据和未标记数据的混合的技术。增量学习是监督学习的变体，其中连续地使用输入数据以进一步训练模型。增量学习使得经训练的神经网络1308能够适应于新数据1312，而不忘记在初始训练期间灌输在网络内的知识。
不管是监督的还是无监督的，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来加速训练过程。
图14是图示分布式学习的框图。分布式学习是使用多个分布式计算节点来执行神经网络的监督或无监督训练的训练模型。分布式计算节点可以每个包括一个或多个主机处理器以及通用处理节点中的一个或多个，诸如如图900中的高度并行的通用图形处理单元900。如所图示的，分布式学习可以执行模型并行化（parallelism）1402、数据并行化1404或模型和数据并行化1404的组合。
在模型并行化1402中，分布式系统中的不同计算节点可以针对单个网络的不同部分执行训练计算。例如，可以由分布式系统的不同处理节点来训练神经网络的每层。模型并行化的益处包括缩放到特别大的模型的能力。分裂与神经网络的不同层相关联的计算使得能够训练非常大的神经网络，其中所有层的权重将不被装配到单个计算节点的存储器中。在一些实例中，模型并行化在执行大型神经网络的无监督训练中可以是特别有用的。
在数据并行化1404中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后组合来自不同节点的结果。虽然用于数据并行化的不同方法是有可能的，但是数据并行化训练方法都要求组合结果并使模型参数在每个节点之间同步的技术。用于组合数据的示例性方法包括参数求平均和基于更新的数据并行化。参数求平均关于训练数据的子集上来训练每个节点，并且将全局参数（例如，权重、偏置）设置成来自每个节点的参数的平均值。参数求平均使用维持参数数据的中心参数服务器。基于更新的数据并行化类似于参数求平均，除了传送对模型的更新而非将来自节点的参数传送到参数服务器。另外，可以以分散的方式执行基于更新的数据并行化，其中更新被压缩并且在节点之间传送。
例如，可以在其中每个计算节点包括多个GPU的分布式系统中实现经组合的模型和数据并行化1406。每个节点可以具有模型的完整实例，其中每个节点内的单独的GPU用于训练模型的不同部分。
分布式训练相对于单个机器上的训练具有增加的开销。然而，本文中所描述的并行处理器和GPGPU可以各自实现用于减少分布式训练的开销的各种技术，包括用于使得能实现高带宽GPU至GPU数据传送和加速的远程数据同步的技术。
示例性机器学习应用
可以应用机器学习来解决多种技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域中的一个。计算机视觉的应用范围为从重现人类视觉能力（诸如识别脸）到创建新类别的视觉能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中感生的振动来识别声波。并行处理器加速的机器学习使得能够使用比先前可行的训练数据集显著更大的训练数据集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断系统。
并行处理器加速的机器学习具有自主驾驶应用，包括车道和道路标志识别、障碍避开、导航和驾驶控制。加速的机器学习技术可以用于基于数据集来训练驱动模型，所述数据集定义对特定训练输入的适当响应。本文中所描述的并行处理器可以使得能够快速训练用于自主驾驶解决方案的日益复杂的神经网络，并且使得能够将低功率推断处理器部署在适合于集成到自主运载工具中的移动平台中。
并行处理器加速的深度神经网络已使得能实现用于自动语音识别（ASR）的机器学习方法。ASR包括创建在给定输入声序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速的机器学习已使得能够代替先前用于ASR的隐马尔可夫模型（HMM）和高斯混合模型（GMM）。
并行处理器加速的机器学习还可以用于加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于错误的或不熟悉的输入而言鲁棒的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。
可以将用于机器学习的并行处理平台分成训练平台和部署平台。训练平台一般是高度并行的，并且包括优化以加速多GPU单节点训练和多节点多GPU训练。适合于训练的示例性并行处理器包括图900的高度并行的通用图形处理单元900和图1000的多GPU计算系统1000。相反，部署的机器学习平台一般包括适合于在诸如相机、自主机器人和自主运载工具之类的产品中使用的低功率并行处理器。
图15图示了适合于使用经训练的模型来执行推断的示例性推断芯片上系统（SOC）1500。SOC 1500可以对处理部件进行集成，所述处理部件包括媒体处理器1502、视觉处理器1504、GPGPU 1506和多核处理器1508。SOC 1500可以另外包括芯片上存储器1505，所述芯片上存储器1505可以使得能实现可由处理部件中的每个访问的共享芯片上数据池。可以针对低功率操作来优化处理部件，以使得能够部署至多种机器学习平台，包括自主运载工具和自主机器人。例如，可以将SOC 1500的一个实现用作用于自主运载工具的主控制系统的一部分。在SOC 1500被配置成供自主运载工具中使用的情况下，SOC被设计和配置成用于符合部署管辖权的相关功能安全标准。
在操作期间，媒体处理器1502和视觉处理器1504可以一致地工作以加速计算机视觉操作。媒体处理器1502可以使得能实现对多个高分辨率（例如，4K、8K）视频流的低等待时间解码。可以将已解码的视频流写入到芯片上存储器1505中的缓冲器。视觉处理器1504然后可以在使用经训练的图像识别模型来处理已解码的视频的帧的准备中解析已解码的视频并且对已解码的视频的帧执行初步处理操作。例如，视觉处理器1504可以加速用来对高分辨率视频数据执行图像识别的用于CNN的卷积运算，而后端模型计算由GPGPU 1506执行。
多核处理器1508可以包括控制逻辑，以帮助由媒体处理器1502和视觉处理器1504执行的共享存储器操作以及数据传送的定序和同步。多核处理器1508还可以充当应用处理器，以执行可以使用GPGPU 1506的推断计算能力的软件应用。例如，可以以在多核处理器1508上执行的软件中实现导航和驾驶逻辑的至少一部分。此类软件可以直接向GPGPU 1506发布计算工作负荷，或可以将计算工作负荷发布给多核处理器1508，所述多核处理器1508可以将那些操作的至少一部分卸载到GPGPU 1506。
GPGPU 1506可以包括计算集群，诸如高度并行的通用图形处理单元900内的计算集群906A-906H的低功率配置。GPGPU 1506内的计算集群可以支持被特别优化以对经训练的神经网络执行推断计算的指令。例如，GPGPU 1506可以支持用于执行低精度计算（诸如8位和4位整数向量运算）的指令。
附加示例性图形处理系统
上文描述的实施例的细节可以被结合于下文描述的图形处理系统和装置内。图16-29的图形处理系统和装置图示了可以实现上文描述的技术中的任一项和全部的替代性系统和图形处理硬件。
附加示例性图形处理系统概述
图16是根据实施例的处理系统1600的框图。在各种实施例中，系统1600包括一个或多个处理器1602和一个或多个图形处理器1608，并且可以是具有大数量的处理器1602或处理器核1607的服务器系统、单处理器桌上型系统或多处理器工作站系统。在一个实施例中，系统1600是合并在芯片上系统（SoC）集成电路内以供在移动、手持式或嵌入式装置中使用的处理平台。
系统1600的实施例可以包括以下各项或可以合并在以下各项内：基于服务器的游戏平台、游戏控制台（包括游戏和媒体控制台、移动游戏控制台、手持式游戏控制台或在线游戏控制台）。在一些实施例中，系统1600是移动电话、智能电话、平板计算装置或移动互联网装置。数据处理系统1600还可以包括以下各项、与以下各项耦合或被集成在以下各项内：可穿戴式装置，诸如智能手表可穿戴式装置、智能眼部穿戴式（eyewear）装置、增强现实装置或虚拟现实装置。在一些实施例中，数据处理系统1600是电视或机顶盒装置，其具有一个或多个处理器1602和由一个或多个图形处理器1608产生的图形界面。
在一些实施例中，所述一个或多个处理器1602各自包括用于处理指令的一个或多个处理器核1607，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，所述一个或多个处理器核1607中的每个配置成处理特定指令集1609。在一些实施例中，指令集1609可以促进复杂指令集计算（CISC）、精简指令集计算（RISC）、或经由超长指令字（VLIW）的计算。多个处理器核1607可以各自处理不同的指令集1609，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核1607还可包括其他处理装置，诸如数字信号处理器（DSP）。
在一些实施例中，处理器1602包括高速缓存存储器1604。取决于架构，处理器1602可以具有单个内部高速缓存或多个级别的内部高速缓存。在一些实施例中，在处理器1602的各种部件中共享高速缓存存储器。在一些实施例中，处理器1602还使用外部高速缓存（例如，3级（L3）高速缓存或末级高速缓存（LLC））（未示出），其可使用已知的高速缓存一致性技术在处理器核1607中被共享。寄存器堆1606被另外包括在处理器1602中，所述寄存器堆可包括用于存储不同类型的数据的不同类型的寄存器（例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器）。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器1602的设计。
在一些实施例中，处理器1602耦合于用于在处理器1602与系统1600中的其他部件之间传送通信信号（诸如，地址、数据或控制信号）的处理器总线1610部件。在一个实施例中，系统1600使用示例性‘中枢’系统架构，包括存储器控制器中枢1616和输入输出（I/O）控制器中枢1630。存储器控制器中枢1616促进存储器装置与系统1600的其他部件之间的通信，而I/O控制器中枢（ICH）1630提供经由本地I/O总线到I/O装置的连接。在一个实施例中，存储器控制器中枢1616的逻辑被集成在处理器内。
存储器装置1620可以是动态随机存取存储器（DRAM）装置、静态随机存取存储器（SRAM）装置、闪速存储器装置、相变存储器装置或具有合适的性能以充当进程存储器的某一其他存储器装置。在一个实施例中，存储器装置1620可以作为系统1600的系统存储器来操作，以存储数据1622和指令1621，以供当所述一个或多个处理器1602执行应用或进程时使用。存储器控制器中枢1616也与可选的外部图形处理器1612耦合，所述外部图形处理器1612可与处理器1602中的一个或多个图形处理器1608通信，以执行图形和媒体操作。
在一些实施例中，ICH 1630使外围装置能够经由高速I/O总线连接到存储器装置1620和处理器1602。I/O外围装置包含但不限于：音频控制器1646、固件接口1628、无线收发器1626（例如，Wi-Fi、蓝牙）、数据存储装置1624（例如，硬盘驱动、闪速存储器等）和用于将传统（例如，个人系统2（PS/2））装置耦合至系统的传统I/O控制器1640。一个或多个通用串行总线（USB）控制器1642连接输入装置（诸如，键盘和鼠标1644组合）。网络控制器1634还可以耦合于ICH 1630。在一些实施例中，高性能网络控制器（未示出）耦合于处理器总线1610。将认识到的是，所示出的系统1600是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢1630可以集成在所述一个或多个处理器1602内，或者存储器控制器中枢1616和I/O控制器中枢1630可以集成到谨慎（discreet）外部图形处理器（诸如外部图形处理器1612）中。
图17是处理器1700的实施例的框图，所述处理器1700具有一个或多个处理器核1702A-1702N、集成式存储器控制器1714和集成式图形处理器1708。图17中具有与本文任何其他图的元件相同的参考数字（或名称）的那些元件可以以与本文别处描述的方式类似的任何方式来操作或运作，但并不限于此。处理器1700可包括多达且包括由虚线框表示的附加核1702N的附加核。处理器核1702A-1702N中的每个都包含一个或多个内部高速缓存单元1704A-1704N。在一些实施例中，每个处理器核还能够访问一个或多个共享高速缓存单元1706。
内部高速缓存单元1704A-1704N和共享高速缓存单元1706表示处理器1700内的高速缓存存储器分层。高速缓存存储器分层可包括每个处理器核内的指令和数据高速缓存的至少一个级别以及共享中间级高速缓存的一个或多个级别（诸如，2级（L2）、3级（L3）、4级（L4）或高速缓存的其他级别），其中，在外部存储器前面的最高级别高速缓存被归类为LLC。在一些实施例中，高速缓存一致性逻辑保持各种高速缓存单元1706和1704A-1704N之间的一致性。
在一些实施例中，处理器1700还可包括一组一个或多个总线控制器单元1716以及系统代理核1710。所述一个或多个总线控制器单元1716管理一组外围总线，诸如一个或多个外围部件互连总线（例如，PCI、PCI快速）。系统代理核1710提供对各种处理器部件的管理功能性。在一些实施例中，系统代理核1710包括一个或多个集成式存储器控制器1714以管理对各种外部存储器装置（未示出）的访问。
在一些实施例中，处理器核1702A-1702N中的一个或多个包括对同时多线程的支持。在此类实施例中，系统代理核1710包括用于在多线程处理期间协调和操作核1702A-1702N的部件。系统代理核1710可另外包括功率控制单元（PCU），所述PCU包括用于调节处理器核1702A-1702N和图形处理器1708的功率状态的逻辑和部件。
在一些实施例中，处理器1700另外包括用于执行图形处理操作的图形处理器1708。在一些实施例中，图形处理器1708与一组共享高速缓存单元1706和系统代理核1710（包括所述一个或多个集成式存储器控制器1714）耦合。在一些实施例中，显示器控制器1711与图形处理器1708耦合以将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示器控制器1711可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器1708或系统代理核1710内。
在一些实施例中，使用基于环的互连单元1712来耦合处理器1700的内部部件。然而，可以使用备选互连单元，诸如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器1708经由I/O链路1713与环形互连1712耦合。
示例性I/O链路1713表示多种I/O互连中的至少一种，包括促进各种处理器部件与高性能嵌入式存储器模块1718（诸如eDRAM模块）之间的通信的封装上（on package）I/O互连。在一些实施例中，处理器核1702A-1702N中的每个和图形处理器1708将嵌入式存储器模块1718用作共享末级高速缓存。
在一些实施例中，处理器核1702A-1702N是执行相同的指令集架构的同质核。在另一个实施例中，处理器核1702A-1702N在指令集架构(ISA)方面是异质的，其中，处理器核1702A-1702N中的一个或多个执行第一指令集，而另一些核中的至少一个执行第一指令集的子集或不同指令集。在一个实施例中，处理器核1702A-1702N在微架构方面是异质的，其中，具有相对更高功率耗用的一个或多个核与具有更低功率耗用的一个或多个功率核耦合。另外，处理器1700可以被实现在一个或多个芯片上或者被实现为具有除其他部件之外的所示出的部件的SoC集成电路。
图18是图形处理器1800的框图，所述图形处理器1800可以是分立式图形处理单元，或可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的存储器映射的I/O接口并且用被放置到处理器存储器中的命令进行通信。在一些实施例中，图形处理器1800包括用于访问存储器的存储器接口1814。存储器接口1814可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。
在一些实施例中，图形处理器1800还包括用于将显示器输出数据驱动到显示装置1820的显示器控制器1802。显示器控制器1802包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器1800包括用于向、从一个或多个媒体编码格式或在所述格式之间对媒体进行编码、解码、或者转码的视频编解码器引擎1806，所述格式包括但不限于：移动图像专家组（MPEG）格式（诸如MPEG-2）、高级视频译码（AVC）格式（诸如H.264/MPEG-4 AVC）、以及运动图像&电视工程师协会（SMPTE）421M/VC-1、和联合图像专家组（JPEG）格式（诸如JPEG、以及运动JPEG（MJPEG）格式）。
在一些实施例中，图形处理器1800包括用于执行二维（2D）光栅化器操作的块图转移（BLIT）引擎1804，所述2D光栅化器操作包括（例如）位边界块转移。然而，在一个实施例中，使用图形处理引擎（GPE）1810的一个或多个部件来执行2D图形操作。在一些实施例中，GPE 1810是用于执行图形操作的计算引擎，所述图形操作包括三维（3D）图形操作和媒体操作。
在一些实施例中，GPE 1810包括用于执行3D操作的3D流水线1812，诸如使用作用于3D图元图元形状（例如矩形、三角形等）的处理功能来渲染三维图像和场景。3D流水线1812包含可编程和固定功能元件，所述元件执行元件内的各种任务和/或对3D/媒体子系统1815生成执行线程。虽然3D流水线1812可以用于执行媒体操作，但是GPE 1810的实施例还包括媒体流水线1816，所述媒体流水线1816特定地用于执行媒体操作，诸如视频后处理（video post-processing）和图像提高。
在一些实施例中，媒体流水线1816包括用于代替或代表视频编解码器引擎1806执行一个或多个专门的媒体操作（诸如视频解码加速、视频去交织和视频编码加速）的固定功能或可编程逻辑单元。在一些实施例中，媒体流水线1816另外包括线程生成单元以便生成用于在3D/媒体子系统1815上执行的线程。所生成的线程在3D/媒体子系统1815中所包括的一个或多个图形执行单元上执行对媒体操作的计算。
在一些实施例中，3D/媒体子系统1815包括用于执行由3D流水线1812和媒体流水线1816生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统1815发送线程执行请求，所述3D/媒体子系统1815包括用于仲裁并分派对可用的线程执行资源的各种请求的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子系统1815包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器（包括寄存器和可寻址存储器），以在线程之间共享数据并存储输出数据。
图形处理引擎
图19是依照一些实施例的图形处理器的图形处理引擎1910的框图。在一个实施例中，图形处理引擎（GPE）1910是图18中示出的GPE 1810的一个版本。图19的具有与本文中的任何其他图的元件相同的参考号（或名称）的元件可以以与在本文中的其他地方描述的方式类似的任何方式进行操作或起作用，但不限于这样。例如，图示了图18的3D流水线1812和媒体流水线1816。媒体流水线1816在GPE 1910的一些实施例中是可选的，并且可能没有显式地包括在GPE 1910内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 1910。
在一些实施例中，GPE 1910与命令流传送器1903耦合或包括命令流传送器1903，所述命令流传送器1903向3D流水线1812和/或媒体流水线1816提供命令流。在一些实施例中，命令流传送器1903与存储器耦合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流传送器1903从存储器接收命令并将命令发送至3D流水线1812和/或媒体流水线1816。所述命令是从存储用于3D流水线1812和媒体流水线1816的命令的环形缓冲器获取的指示。在一个实施例中，环形缓冲器另外可以包括存储多个命令的批次的批命令缓冲器。用于3D流水线1812的命令还可以包括对存储器中存储的数据的引用，所述数据诸如但不限于用于3D流水线1812的顶点和几何数据和/或用于媒体流水线1816的图像数据和存储器对象。3D流水线1812和媒体流水线1816通过经由相应流水线内的逻辑来执行操作或者通过将一个或多个执行线程分派至图形核阵列1914而处理命令和数据。
在各种实施例中，3D流水线1812可以通过处理指令并将执行线程分派给图形核阵列1914来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列1914提供统一的执行资源块。图形核阵列1914内的多用途执行逻辑（例如，执行单元）包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时的执行线程。
在一些实施例中，图形核阵列1914还包括用于执行诸如视频和/或图像处理之类的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元另外包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图16的（多个）处理器核1607或如图17中的处理器核1702A-1702N内的通用逻辑并行地或结合地执行处理操作。
由在图形核阵列1914上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器（URB）1918中的存储器。URB 1918可以为多个线程存储数据。在一些实施例中，URB1918可以用于在图形核阵列1914上执行的不同线程之间发送数据。在一些实施例中，URB1918可以另外用于共享功能逻辑1920内的固定功能逻辑与图形核阵列上的线程之间的同步。
在一些实施例中，图形核阵列1914是可缩放的，使得所述阵列包括可变数量的图形核，每个具有基于GPE 1910的目标功率和性能级别的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，使得可以根据需要来启用或禁用执行资源。
图形核阵列1914与共享功能逻辑1920耦合，所述共享功能逻辑1920包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑1920内的共享功能是向图形核阵列1914提供专门的补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑1920包括但不限于采样器1921、数学1922和线程间通信（ITC）1923逻辑。另外，一些实施例实现共享功能逻辑1920内的一个或多个高速缓存1925。在针对给定的专门的功能的需求不足以包含在图形核阵列1914内的情况下实现共享功能。替代地，该专门的功能的单个例示被实现为共享功能逻辑1920中的独立实体并且在图形核阵列1914内的执行资源之间共享。在图形核阵列1914之间共享并被包括在图形核阵列1914内的一组精确的功能在实施例之间变化。
执行单元
图20是图形处理器2000的另一实施例的框图。图20中具有与本文任何其他图的元件相同的参考数字（或名称）的元件可以以与本文别处描述的方式类似的任何方式来操作或运作，但并不限于此。
在一些实施例中，图形处理器2000包括环形互连2002、流水线前端2004、媒体引擎2037和图形核2080A-2080N。在一些实施例中，环形互连2002将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的许多处理器之一。
在一些实施例中，图形处理器2000经由环形互连2002接收多批命令。由流水线前端2004中的命令流传送器2003解译进入的命令。在一些实施例中，图形处理器2000包括用于经由图形核2080A-2080N来执行3D几何处理和媒体处理的可缩放执行逻辑。针对3D几何处理命令，命令流传送器2003将命令供应给几何流水线2036。针对至少一些媒体处理命令，命令流传送器2003将命令供应给视频前端2034，所述视频前端2034与媒体引擎2037耦合。在一些实施例中，媒体引擎2037包括用于视频和图像后处理的视频质量引擎（VQE）2030以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码（MFX）2033引擎。在一些实施例中，几何流水线2036和媒体引擎2037各自生成对于由至少一个图形核2080A所提供的线程执行资源的执行线程。
在一些实施例中，图形处理器2000包括以模块化核2080A-2080N（有时称为核切片）为特征的可缩放线程执行资源，每个模块化核具有多个子核2050A-550N、2060A-2060N（有时称为核子切片）。在一些实施例中，图形处理器2000可以具有任意数量的图形核2080A至2080N。在一些实施例中，图形处理器2000包括图形核2080A，所述图形核2080A至少具有第一子核2050A和第二子核2060A。在其他实施例中，图形处理器是具有单个子核（例如，2050A）的低功率处理器。在一些实施例中，图形处理器2000包括多个图形核2080A-2080N，每个图形核包括一组第一子核2050A-2050N和一组第二子核2060A-2060N。该组第一子核2050A-2050N中的每个子核至少包括第一组执行单元2052A-2052N和媒体/纹理采样器2054A-2054N。该组第二子核2060A-2060N中的每个子核至少包括第二组执行单元2062A-2062N和采样器2064A-2064N。在一些实施例中，每个子核2050A-2050N、2060A-2060N共享一组共享资源2070A-2070N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可被包括在图形处理器的各种实施例中。
图21示出了线程执行逻辑2100，包括在GPE的一些实施例中所采用的处理元件的阵列。图21中具有与本文任何其他图的元件相同的参考数字（或名称）的那些元件可以以与本文别处描述的方式类似的任何方式来操作或运作，但并不限于此。
在一些实施例中，线程执行逻辑2100包括着色器处理器2102、线程分派器2104、指令高速缓存2106、可缩放执行单元阵列（包括多个执行单元2108A-2108N）、采样器2110、数据高速缓存2112和数据端口2114。在一个实施例中，可缩放执行单元阵列可以通过基于工作负载的计算要求而启用或禁用一个或多个执行单元（例如，执行单元2108A、2108B、2108C、2108D、直到2108N-1和2108N中的任一个）来动态缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到所述部件中的每个。在一些实施例中，通过指令高速缓存2106、数据端口2114、采样器2110和执行单元2108A-2108N中的一个或多个，线程执行逻辑2100包括到存储器（诸如，系统存储器或高速缓存存储器）的一个或多个连接。在一些实施例中，每个执行单元（例如，2108A）是独立可编程通用计算单元，其能够执行多个同时的硬件线程，同时针对每个线程来并行处理多个数据元素。在各种实施例中，执行单元阵列2108A-2108N是可缩放的以包括任何数量的单独执行单元。
在一些实施例中，执行单元2108A-2108N主要用于执行着色器程序。着色器处理器2102可以处理各种着色器程序并且经由线程分派器2104分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在执行单元2108A-2108N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何流水线（例如，图20的2036）可以将顶点、曲面细分或几何着色器分派至线程执行逻辑2100（图21）以用于处理。在一些实施例中，线程分派器2104还可处理来自执行着色器程序的运行时线程大量产生请求。
在一些实施例中，执行单元2108A-2108N支持包括对许多标准3D图形着色器指令的本机支持的指令集，使得以最小的转换来执行来自图形库（例如，Direct 3D和OpenGL）的着色器程序。执行单元支持顶点和几何处理（例如，顶点程序、几何程序、顶点着色器）、像素处理（例如，像素着色器、片段着色器）以及通用处理（例如，计算和媒体着色器）。执行单元2108A-2108N中的每个都有多发布单指令多数据（SIMD）执行的能力，并且多线程操作使得在面对较高等待时间的存储器访问时能实现高效执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和关联的独立线程状态。对于有整数、单和双精度浮点运算、SIMD分支能力、逻辑运算、超越运算和其他杂项运算能力的流水线，执行是每一时钟的多发布。在等待来自存储器或共享功能中的一个的数据时，执行单元2108A-2108N内的依赖逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会被专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一类型的着色器程序的操作。
执行单元2108A-2108N中的每个执行单元对数据元素的阵列进行操作。数据元素的数量是“执行大小”或用于指令的通道的数量。执行通道是用于指令内的流控制、数据元素访问、和掩蔽的执行的逻辑单元。通道的数量可以独立于具体图形处理器的物理算术逻辑单元（ALU）或浮点单元（FPU）的数量。在一些实施例中，执行单元2108A-2108N支持整数和浮点数据类型。
执行单元指令集包括SIMD指令。可以将各种数据元素作为紧缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位紧缩数据元素（四倍字长（QW）大小的数据元素）、八个单独32位紧缩数据元素（双倍字长（DW）大小的数据元素）、十六个单独16位紧缩数据元素（字长（W）大小的数据元素）、或三十二个单独8位数据元素（字节（B）大小的数据元素）在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。
一个或多个内部指令高速缓存（例如，2106）被包括在线程执行逻辑2100中，以高速缓存执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存（例如，2112）被包括以高速缓存在线程执行期间的线程数据。在一些实施例中，采样器2110被包括以为了3D操作提供纹理采样并且为了媒体操作提供媒体采样。在一些实施例中，采样器2110包括专门的纹理或媒体采样功能性，以在向执行单元提供所采样的数据之前在采样过程期间处理纹理或媒体数据。
在执行期间，图形和媒体流水线经由线程生成和分派逻辑将线程发起请求发送给线程执行逻辑2100。一旦几何对象的群组已被处理并被光栅化到像素数据中，调用着色器处理器2102内的像素处理器逻辑（例如，像素着色器逻辑、片段着色器逻辑等）以进一步计算输出信息并促使结果被写到输出表面（例如，颜色缓冲器、深度缓冲器、模板印刷缓冲器等）。在一些实施例中，像素着色器或片段着色器运算要跨栅格化的对象被内插的各种顶点属性的值。在一些实施例中，着色器处理器2102内的像素处理器逻辑然后执行应用编程接口（API）供应的像素或片段着色器程序。为了执行所述着色器程序，着色器处理器2102经由线程分派器2104将线程分派给执行单元（例如，2108A）。在一些实施例中，像素着色器2102使用采样器2110中的纹理采样逻辑来访问存储器中所存储的纹理映射中的纹理数据。对纹理数据和输入几何数据进行的算术操作运算针对每个几何片段的像素颜色数据，或从进一步处理中丢弃一个或多个像素。
在一些实施例中，数据端口2114为了线程执行逻辑2100将处理的数据输出到存储器以便在图形处理器输出流水线上处理而提供存储器访问机制。在一些实施例中，数据端口2114包括或耦合至一个或多个高速缓存存储器（例如，数据高速缓存2112）以经由数据端口高速缓存用于存储器访问的数据。图22是根据一些实施例图示了图形处理器指令格式2200的框图。在一个或多个实施例中，图形处理器执行单元支持具有采用多个格式的指令的指令集。实线框示出通常包括在执行单元指令中的分量，而虚线包括可选的或仅包括在指令的子集中的分量。在一些实施例中，所描述和示出的指令格式2200是宏指令，因为它们是供应至执行单元的指令，这与从指令解码得出的微操作相反（一旦所述指令被处理）。
在一些实施例中，图形处理器执行单元原生支持采用128位指令格式2210的指令。64位紧凑指令格式2230对于基于所选的指令、指令选项和操作数的数量的一些指令是可用的。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作被限定于64位格式2230中。在64位格式2230中可用的原生指令随实施例而变化。在一些实施例中，使用索引字段2213中的一组索引值将指令部分地紧凑。执行单元硬件引用基于所述索引值的一组紧凑表，并且使用紧凑表输出来以128位指令格式2210重构原生指令。
对每个格式，指令操作码2212定义执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行执行每个指令。例如，响应于加法指令，执行单元跨表示纹理元素或图片元素的每个颜色通道来执行同时加法运算。默认情况下，执行单元跨操作数的所有数据通道执行每个指令。在一些实施例中，指令控制字段2214能够实现对某些执行选项（诸如通道选择（例如，预测）以及数据通道排序（例如，搅和）的控制。针对128位指令格式2210中的指令，执行大小字段2216限制将被并行执行的数据通道的数量。在一些实施例中，执行大小字段2216对于在64位紧凑指令格式2230中使用是不可用的。
一些执行单元指令具有多达三个操作数，包括两个源操作数src0 2220、src12222和一个目的地2218。在一些实施例中，执行单元支持双目的地指令，其中，所述目的地之一是隐式的。数据操纵指令可以具有第三源操作数（例如，SRC2 2224），其中，指令操作码2212确定源操作数的数量。指令的最后一个源操作数可以是通过所述指令传递的立即（例如，硬编码的）值。
在一些实施例中，128位指令格式2210包括访问/寻址模式信息2226，所述访问/寻址模式字段2226指定（例如）使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接通过指令中的位来提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式2210包括访问/寻址模式字段2226，所述访问/寻址模式字段2226指定针对所述指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于定义针对所述指令的数据访问对齐。一些实施例支持包括16字节对齐的访问模式和1字节对齐的访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式中时，指令可针对源和目的地操作数使用字节对齐的寻址，并且当处于第二模式中时，指令可针对所有的源和目的地操作数使用16字节对齐的寻址。
在一个实施例中，访问/寻址模式字段2226的寻址模式部分确定指令将使用直接还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可基于所述指令中的地址立即字段和地址寄存器值来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码2212位字段对指令进行分组，以简化操作码解码2240。针对8位操作码，位4、5和6允许执行单元确定操作码的类型。所示出的精确操作码分组仅仅是示例。在一些实施例中，移动和逻辑操作码群组2242包括数据移动和逻辑指令（例如，移动（mov）、比较（cmp））。在一些实施例中，移动和逻辑群组2242共享五个最高有效位（MSB），其中，移动（mov）指令采用0000xxxxb的形式，以及逻辑指令采用0001xxxxb的形式。流控制指令群组2244（例如，调用、跳（jmp））包括采用0010xxxxb形式（例如，0x20）的指令。混杂指令群组2246包括指令的混合，其包括采用0011xxxxb形式（例如，0x30）的同步指令（例如，等待、发送）。并行数学指令群组2248包括采用0100xxxxb形式（例如，0x40）的分量式算术指令（例如，加、乘（mul））。并行数学群组2248跨数据通道并行执行算术操作。向量数学群组2250包括采用0101xxxxb形式（例如，0x50）的算术指令（例如，dp4）。向量数学群组执行诸如对向量操作数的点积运算的算术。
图形流水线
图23是图形处理器2300的另一实施例的框图。图23中具有与本文任何其他图的元件相同的参考数字（或名称）的元件可以以与本文别处描述的方式类似的任何方式来操作或运作，但并不限于此。
在一些实施例中，图形处理器2300包括图形流水线2320、媒体流水线2330、显示器引擎2340、线程执行逻辑2350和渲染输出流水线2370。在一些实施例中，图形处理器2300是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器由到一个或多个控制寄存器（未示出）的寄存器写入控制或者经由借助环形互连2302发布至图形处理器2300的命令控制。在一些实施例中，环形互连2302将图形处理器2300耦合至其他处理部件，诸如其他图形处理器或通用处理器。来自环形互连2302的命令由命令流传送器2303解译，所述命令流传送器2303将指令供应给图形流水线2320或媒体流水线2330的单独部件。
在一些实施例中，命令流传送器2303指导顶点获取器2305的操作，所述顶点获取器2305从存储器读取顶点数据并执行由命令流传送器2303提供的顶点处理命令。在一些实施例中，顶点获取器2305将顶点数据提供给顶点着色器2307，所述顶点着色器2307对每个顶点执行坐标空间变换和调亮操作。在一些实施例中，顶点获取器2305和顶点着色器2307通过经由线程分派器2331将执行线程分派给执行单元2352A-2352B来执行顶点处理指令。
在一些实施例中，执行单元2352A-2352B是具有用于执行图形和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元2352A-2352B具有特定用于每个阵列或在阵列之间共享的附连的L1高速缓存2351。所述高速缓存可以被配置为数据高速缓存、指令高速缓存或单个高速缓存，其被分区以将数据和指令包含在不同的分区中。
在一些实施例中，图形流水线2320包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程的域着色器817提供曲面细分输出的后端评估。曲面细分器2313在外壳着色器2311的方向进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成一组详细的几何对象，所述粗糙几何模型作为输入被提供至图形流水线2320。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件（例如，外壳着色器2311、曲面细分器2313、和域着色器2317）进行旁路。
在一些实施例中，完整的几何对象可以由几何着色器2319经由被分派给执行单元2352A-2352B的一个或多个线程来处理，或可以直接继续进行至剪辑器2329。在一些实施例中，几何着色器在整个几何对象（而非如图形流水线的先前阶段中的顶点的补片或者顶点）上进行操作。如果曲面细分被禁用，则几何着色器2319从顶点着色器2307接收输入。在一些实施例中，如果曲面细分单元被禁用，则几何着色器2319可由几何着色器程序编程以执行几何曲面细分。
在光栅化之前，剪辑器2329处理顶点数据。剪辑器2329可以是具有剪辑和几何着色器功能的可编程剪辑器或者固定功能剪辑器。在一些实施例中，渲染输出流水线2370中的光栅化器和深度测试部件2373分派像素着色器以将几何对象转化成它们的按像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑2350中。在一些实施例中，应用可以对光栅化器和深度测试部件2373进行旁路，并且经由流出单元（stream out unit）2323来访问未光栅化的顶点数据。
图形处理器2300具有互连总线、互连结构或某种其他互连机制，其允许在处理器的主要部件中传递数据和消息。在一些实施例中，执行单元2352A-2352B和（一个或多个）关联的高速缓存2351、纹理和媒体采样器2354以及纹理/采样器高速缓存2358经由数据端口2356互连，以执行存储器访问并与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器2354、高速缓存2351、2358以及执行单元2352A-2352B各自具有单独的存储器访问路径。
在一些实施例中，渲染输出流水线2370包含光栅化器和深度测试部件2373，所述光栅化器2373将基于顶点的对象转化成关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器（windower）/掩蔽器单元。相关联的渲染高速缓存2378和深度高速缓存2379在一些实施例中也是可用的。像素操作部件2377对数据执行基于像素的操作，虽然在一些示例中，与2D操作相关联的像素操作（例如，位块图采用混合来转移）由2D引擎2341执行，或在显示时间由显示器控制器2343使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存2375可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线2330包括媒体引擎2337和视频前端2334。在一些实施例中，视频前端2334从命令流传送器2303接收流水线命令。在一些实施例中，媒体流水线2330包括单独的命令流传送器。在一些实施例中，视频前端2334在将媒体命令发送给媒体引擎2337之前处理所述命令。在一些实施例中，媒体引擎2337包括用于生成线程以用于经由线程分派器2331分派给线程执行逻辑2350的线程生成功能性。
在一些实施例中，图形处理器2300包括显示器引擎2340。在一些实施例中，显示器引擎2340在处理器2300外部并且经由环形互连2302、或某个其他互连总线或结构与图形处理器耦合。在一些实施例中，显示器引擎2340包括2D引擎2341和显示器控制器2343。在一些实施例中，显示器引擎2340包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示器控制器2343与显示装置（未示出）耦合，所述显示装置可以是系统集成式显示装置（如在膝上型计算机中），或可以是经由显示装置连接器所附连的外部显示装置。
在一些实施例中，图形流水线2320和媒体流水线2330可配置成基于多个图形和媒体编程接口来执行操作，并且不特定于任何一个应用编程接口（API）。在一些实施例中，用于图形处理器的驱动器软件将特定于具体图形或媒体库的API调用转换成可由图形处理器来处理的命令。在一些实施例中，为都来自Khronos Group的开放图形库（OpenGL）、开放计算语言（OpenCL）、和/或Vulkan图形和计算API提供支持。在一些实施例中，还可为来自Microsoft Corporation的Direct3D库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库（OpenCV）提供支持。如果可以进行从未来API的流水线至图形处理器的流水线的映射，则还将支持具有可兼容3D流水线的未来API。
图形流水线编程
图24A是根据一些实施例的图形处理器命令格式2400的框图。图24B是根据实施例的图形处理器命令序列2410的框图。图24A中的实线框示出一般被包括在图形命令中的分量，而虚线包括可选的或仅包括在图形命令的子集中的分量。图24A的示例性图形处理器命令格式2400包括用于标识命令的目标客户端2402、命令操作代码（操作码）2404和用于命令的相关数据2406的数据字段。在一些命令中还包括子操作码2405和命令大小2408。
在一些实施例中，客户端2402指定处理命令数据的图形装置的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有处理命令的对应的处理流水线。一旦命令被客户端单元接收，则客户端单元读取操作码2404以及（如果存在）子操作码2405以确定要执行的操作。客户端单元使用数据字段2406中的信息来执行命令。针对一些命令，期待显式命令大小2408以指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。
图24B中的流程图示出了示例性图形处理器命令序列2410。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的一个版本来设立、执行并终止图形操作的集合。仅出于示例目的示出并描述了样本命令序列，因为实施例不限于这些特定命令或者此命令序列。此外，所述命令可以作为一批命令在命令序列中被发布，使得图形处理器将至少部分同时处理命令的序列。
在一些实施例中，图形处理器命令序列2410可以以流水线转储清除命令2412开始，以促使任何活动的图形流水线完成所述流水线的当前未决命令。在一些实施例中，3D流水线2422和媒体流水线2424不同时进行操作。执行流水线转储清除以促使活动的图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活动的绘图引擎完成未决操作且相关的读取高速缓存无效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器。在一些实施例中，可以针对流水线同步或在将图形处理器置于低功率状态中之前使用流水线转储清除命令2412。
在一些实施例中，当命令序列要求图形处理器在流水线之间进行显式切换时，使用流水线选择命令2413。在一些实施例中，在发布流水线命令之前在执行上下文内仅要求一次流水线选择命令2413，除非所述上下文要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令2413的流水线切换之前立即要求流水线转储清除命令2412。
在一些实施例中，流水线控制命令2414配置用于操作的图形流水线，并用于对3D流水线2422和媒体流水线2424编程。在一些实施例中，流水线控制命令2414配置针对活动流水线的流水线状态。在一个实施例中，流水线控制命令2414被用于流水线同步，以及用于在处理一批命令之前将数据从活动的流水线内的一个或多个高速缓存存储器中清除。
在一些实施例中，使用返回缓冲器状态命令2416来配置用于使相应的流水线写入数据的一组返回缓冲器。一些流水线操作要求分配、选择或配置一个或多个返回缓冲器，所述操作在处理期间将中间数据写入到所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以存储输出数据并且执行横跨线程通信。在一些实施例中，返回缓冲器状态2416包括选择返回缓冲器的大小和数量以用于流水线操作的集合。
命令序列中的剩余命令基于用于操作的活动流水线而不同。基于流水线确定2420，针对3D流水线2422或媒体流水线2424来定制命令序列，所述3D流水线2422以3D流水线状态2430开始，所述媒体流水线2424始于媒体流水线状态2440。
用于配置3D流水线状态2430的命令包括用于以下各项的3D状态设置命令：顶点缓冲器状态、顶点元素状态、恒定颜色状态、深度缓冲器状态和将在处理3D图元图元命令之前配置的其他状态变量。至少部分地基于使用中的具体3D API来确定这些命令的值。在一些实施例中，3D流水线状态2430命令还能够选择性地禁用或旁路某些流水线元件（如果将不使用那些元件）。
在一些实施例中，3D图元图元2432命令用于提交要由3D流水线处理的3D图元图元。经由3D图元图元2432传递到图形处理器的命令和关联的参数被转发到图形流水线中的顶点获取功能。顶点获取功能使用3D图元图元2432命令数据来产生顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元图元2432命令用于经由顶点着色器对3D图元图元执行顶点操作。为了处理顶点着色器，3D流水线2422将着色器执行线程分派给图形处理器执行单元。
在一些实施例中，经由执行2434命令或事件来触发3D流水线2422。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘走（go）’或‘踢（kick）’命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行，以通过图形流水线来转储清除命令序列。3D流水线将执行针对3D图元图元的几何处理。一旦操作完成，对所得几何对象进行光栅化，并且像素引擎给所得像素上色。针对那些操作还可包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列2410沿媒体流水线2424路径。一般地，针对媒体流水线2424的编程的特定使用和方式取决于要执行的媒体或计算操作。在媒体解码期间，可将特定的媒体解码操作卸载到媒体流水线。在一些实施例中，还可以对媒体流水线进行旁路并且可以整体地或部分地执行媒体解码（使用由一个或多个通用处理核提供的资源）。在一个实施例中，媒体流水线还包括用于通用图形处理器单元（GPGPU）操作的元件，其中，图形处理器用于使用计算着色器程序来执行SIMD向量操作，所述计算着色器程序不显式涉及图形图元图元的渲染。
在一些实施例中，以与3D流水线2422类似的方式配置媒体流水线2424。在媒体对象命令2442之前将一组用于配置媒体流水线状态2440的命令分派到或放置到命令队列中。在一些实施例中，媒体流水线状态命令2440包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于配置媒体流水线内的视频解码和视频编码逻辑的数据（诸如编码或解码格式）。在一些实施例中，媒体流水线状态命令2440还支持使用对包含一批状态设置的“间接”状态元件的一个或多个指针。
在一些实施例中，媒体对象命令2442将指针供应给用于由媒体流水线处理的媒体对象。媒体对象包括包含要处理的视频数据的存储器缓冲器。在一些实施例中，在发布媒体对象命令2442之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令2442被排队，则经由执行命令2444或等效的执行事件（例如，寄存器写入）来触发媒体流水线2424。然后可以通过由3D流水线2422或媒体流水线2424提供的操作对来自媒体流水线2424的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。
图形软件架构
图25示出根据一些实施例的用于数据处理系统2500的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2510、操作系统2520、以及至少一个处理器2530。在一些实施例中，处理器2530包括图形处理器2532以及一个或多个通用处理器核2534。图形应用2510和操作系统2520各自在数据处理系统的系统存储器2550中执行。
在一些实施例中，3D图形应用2510包含一个或多个着色器程序，所述着色器程序包括着色器指令2512。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言（HLSL）或OpenGL着色器语言（GLSL）。所述应用还包括采用适合于由通用处理器核2534执行的机器语言的可执行指令2514。所述应用还包括由顶点数据定义的图形对象2516。
在一些实施例中，操作系统2520是来自Microsoft Corporation的Microsoft®Windows®操作系统、专有类UNIX操作系统或开源类UNIX操作系统（使用Linux内核的变形）。操作系统2520可以支持图形API 2522，诸如Direct3D API、OpenGL API、或VulkanAPI。当Direct3D API在使用时，操作系统2520使用前端着色器编译器2524以将采用HLSL的任何着色器指令2512编译成较低级着色器语言。所述编译可以是即时制（JIT）编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用2510进行编译期间，将高级着色器编译成低级着色器。在一些实施例中，着色器指令2512以中间形式来提供，诸如由Vulkan API使用的标准便携式中间表示版本。
在一些实施例中，用户模式图形驱动器2526包含后端着色器编译器2527，所述后端着色器编译器2527用于将着色器指令2512转化成硬件特定表示。当OpenGL API在使用中时，采用GLSL高级语言的着色器指令2512被传递到用户模式图形驱动器2526以用于编译。在一些实施例中，用户模式图形驱动器2526使用操作系统内核模式功能2528来与内核模式图形驱动器2529进行通信。在一些实施例中，内核模式图形驱动器2529与图形处理器2532进行通信以分派命令和指令。
IP核实现
至少一个实施例的一个或多个方面可由存储在机器可读介质上的表示性代码来实现，所述机器可读介质表示和/或定义诸如处理器的集成电路内的逻辑。例如，机器可读介质可以包括表示处理器内的各种逻辑的指令。当由机器读取时，所述指令可以促使所述机器制作用于执行本文描述的技术的逻辑。此类表示（称为“IP核”）是用于集成电路的逻辑的可重复使用单元，其可以作为描述集成电路的结构的硬件模型而存储在有形的机器可读介质上。可以将硬件模型供应至各种消费者或制造设施，其在制造所述集成电路的制作机器上加载硬件模型。可以制作所述集成电路，使得所述电路执行与本文描述的任何实施例相关联地描述的操作。
图26是根据实施例的示出IP核开发系统2600的框图，所述IP核开发系统2600可用于制造集成电路以执行操作。IP核开发系统2600可以用于生成可合并到更大的设计中或用于构建整个集成电路（例如，SOC集成电路）的模块化、可重复使用设计。设计设施2630可采用高级编程语言（例如，C/C++）生成IP核设计的软件仿真2610。软件仿真2610可用于使用仿真模型2612来设计、测试并验证IP核的行为。仿真模型2612可包含功能、行为、和/或定时仿真。然后可从仿真模型2612创建或合成寄存器转移级别（RTL）设计2615。RTL设计2615是对硬件寄存器之间的数字信号的流进行建模的集成电路（包括使用建模的数字信号来执行的相关联逻辑）的行为的提取（abstraction）。除了RTL设计2615之外，还可以创建、设计或合成在逻辑级别或晶体管级别的较低级设计。因此，初始设计和仿真的具体细节可以变化。
可由设计设施进一步将RTL设计2615或等效物合成到硬件模型2620中，所述硬件模型2620可以采用硬件描述语言（HDL）或物理设计数据的某一其他表示。可以进一步仿真或测试HDL以验证IP核设计。可以使用非易失性存储器2640（例如，硬盘、闪速存储器或任何非易失性存储介质）来存储IP核设计以便递送到第3方制作设施2665。备选地，可以通过有线连接2650或无线连接2660来传送（例如，经由互联网）IP核设计。制作设施2665然后可以制作至少部分地基于IP核设计的集成电路。所制作的集成电路可被配置成执行依照本文描述的至少一个实施例的操作。
示例性芯片上系统集成电路
图27-29示出了根据本文所述的各种实施例的可以使用一个或多个IP核来制作的示例性集成电路和相关图形处理器。除了所示出的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
图27是根据实施例的示出示例性芯片上系统集成电路2700的框图，可使用一个或多个IP核来制作所述芯片上系统集成电路2700。示例性集成电路2700包括一个或多个应用处理器2705（例如，CPU）、至少一个图形处理器2710，并且可以另外包括图像处理器2715和/或视频处理器2720，其中的任何可以是来自相同或多个不同设计设施的模块化IP核。集成电路2700包括外围或总线逻辑，其包括USB控制器2725、UART控制器2730、SPI/SDIO控制器2735、I2S/I2C控制器2740。另外，集成电路可以包括显示装置2745，所述显示装置2745耦合至高清晰度多媒体接口（HDMI）控制器2750和移动行业处理器接口（MIPI）显示器接口2755中一个或多个。可以由闪速存储器子系统2760（包括闪速存储器和闪速存储器控制器）来提供存储。可经由存储器控制器2765来提供存储器接口以用于访问SDRAM或SRAM存储器装置。一些集成电路另外包括嵌入式安全引擎2770。
图28是图示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器2810的框图。图形处理器2810可以是图27的图形处理器2710的变体。图形处理器2810包括顶点处理器2805和一个或多个片段处理器2815A-2815N（例如，2815A、2815B、2815C、2815D至2815N-1和2815N）。图形处理器2810可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器2805被优化以执行用于顶点着色器程序的操作，而所述一个或多个片段处理器2815A-2815N执行用于片段或像素着色器程序的片段（例如，像素）着色操作。顶点处理器2805执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。（多个）片段处理器2815A-2815N使用由顶点处理器2805生成的图元和顶点数据来产生显示在显示装置上的帧缓冲器。在一个实施例中，（多个）片段处理器2815A-2815N被优化以执行如在OpenGL API中提供的片段着色器程序，所述片段着色器程序可以用于执行与如在Direct 3D API中提供的像素着色器程序类似的操作。
图形处理器2810另外包括一个或多个存储器管理单元（MMU）2820A-2820B、（多个）高速缓存2825A-2825B和（多个）电路互连2830A-2830B。所述一个或多个MMU 2820A-2820B为图像处理器2810，包括为顶点处理器2805和/或（多个）片段处理器2815A-2815N，提供虚拟到物理地址映射，所述虚拟到物理地址映射除了存储在所述一个或多个高速缓存2825A-2825B中的顶点或图像/纹理数据之外还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，所述一个或多个MMU 2820A-2820B可以与系统内的其他MMU同步，所述其他MMU包括与图27的所述一个或多个应用处理器2705、图像处理器2715和/或视频处理器2720相关联的一个或多个MMU，使得每个处理器2705-2720可以参与共享或统一的虚拟存储器系统。根据实施例，所述一个或多个电路互连2830A-2830B使得图形处理器2810能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核对接。
图29是图示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器2910的框图。图形处理器2910可以是图27的图形处理器2710的变体。图形处理器2910包括图28的集成电路2800的所述一个或多个MMU 2820A-2820B、（多个）高速缓存2825A-2825B和（多个）电路互连2830A-2830B。
图形处理器2910包括一个或多个着色器核2915A-2915N（例如，2915A、2915B、2915C、2915D、2915E、2915F至2915N-1和2915N），它们提供统一的着色器核架构，其中单个核或类型或核可以执行所有类型的可编程着色器代码，所述可编程着色器代码包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核的确切数量可以在实施例和实现之中变化。另外，图形处理器2910包括核间任务管理器2905，所述核间任务管理器2905充当用于将执行线程分派给一个或多个着色器核2915A-2915N的线程分派器，以及用于使分图块操作加速以用于进行基于图块的渲染的分图块单元2918，其中针对场景的渲染操作在图像空间中被细分，例如用于利用场景内的局部空间相干性或用于优化对内部高速缓存的使用。
本公开/申请提供了如下的技术方案：
1. 一种用于促进处理稀疏矩阵的设备，包括：
图形处理单元，包含：
多个处理单元，各自包括一个或多个处理元件，所述一个或多个处理元件包含：
逻辑，用于读取操作数；
乘法单元，用于将两个或更多操作数相乘；以及
调度器，用于标识具有零值的操作数并在所述乘法单元阻止调度具有所述零值的所述操作数。
2. 如技术方案1所述的设备，其中所述调度器在所述乘法单元调度非零值操作数。
3. 如技术方案2所述的设备，其中当所述操作数在用于读取操作数的所述逻辑处被接收时，所述调度器检索存储的操作数值。
4. 如技术方案3所述的设备，进一步包括写入结果逻辑，所述写入结果逻辑用于写入在所述乘法单元的所述两个或更多操作数的乘积的结果，其中所述调度器针对具有零值的操作数将零值写入到所述写入结果逻辑。
5. 如技术方案1所述的设备，进一步包括模式跟踪逻辑，所述模式跟踪逻辑用于检测存储的数据块中的一个或多个稀疏数据段。
6. 如技术方案5所述的设备，其中所述模式跟踪逻辑进一步包括模式识别逻辑，所述模式识别逻辑用于对所述数据块执行包围盒操作以确定所述数据的相似性。
7. 如技术方案6所述的设备，其中所述模式识别逻辑跟踪在存储器装置存储的数据。
8. 如技术方案6所述的设备，其中所述模式识别逻辑跟踪在高速缓存存储器装置存储的数据。
9. 如技术方案6所述的设备，其中所述模式识别逻辑跟踪在页表存储的数据。
10. 如技术方案5所述的设备，其中所述模式跟踪逻辑进一步包括用于记录每个检测的稀疏数据段的地址位置。
11. 如技术方案1所述的设备，进一步包括：
用于检测压缩稀疏矩阵的逻辑；以及
用于存储所压缩的稀疏矩阵的稀疏压缩缓冲器。
12. 如技术方案11所述的设备，其中基于稀疏指数来动态生成所压缩的稀疏矩阵。
13. 如技术方案12所述的设备，其中所压缩的稀疏矩阵包括在所述一个或多个处理单元频繁处理的稀疏矩阵。
14. 一种设备，包括：
图形处理器，包含：
多个执行单元（EU）；以及
逻辑，用于分区所述多个EU并分配EU的每个分区以执行与神经网络层关联的线程。
15. 如技术方案14所述的设备，其中EU的所述分区包括：
分配以执行卷积层线程的第一分区；
分配以执行偏置层线程的第二分区；
分配以执行修正线性单元层线程的第三分区；以及
分配以执行池化层线程的第四分区。
16. 如技术方案14所述的设备，其中用于分区所述多个EU的逻辑在每个神经网络层之间分享执行结果。
17. 一种用于促进处理稀疏矩阵的方法，包括：
在处理元件接收操作数；
确定所述操作数中的一个或更多是否具有零值；以及
当确定所述操作数具有零值时阻止在乘法单元调度操作数。
18. 如技术方案17所述的方法，进一步包括当确定操作数具有非零值时，在所述乘法单元调度包含所述操作数的乘法。
19. 如技术方案17所述的方法，进一步包括检测存储的数据块中的一个或更多稀疏数据段。
20. 如技术方案19所述的方法，其中检测所述存储的数据块中的所述一个或更多稀疏数据段包括对所述数据块执行包围盒操作以确定所述数据的相似性。
21. 如技术方案19所述的方法，进一步包括记录每个检测的稀疏数据段的地址位置。
一些实施例涉及示例1，其包含一种用于促进处理稀疏矩阵的设备，所述设备包含各自包括一个或多个处理元件的多个处理单元，所述一个或多个处理元件包含用于读取操作数的逻辑、用于将两个或更多操作数相乘的乘法单元、以及用于标识具有零值的操作数并在所述乘法单元阻止调度具有所述零值的所述操作数的调度器。
示例2包含示例1所述的主题，其中所述调度器在所述乘法单元调度非零值操作数
示例3包含示例1和2所述的主题，其中当所述操作数在用于读取操作数的所述逻辑处被接收时，所述调度器检索存储的操作数值。
示例4包含示例1-3所述的主题，进一步包括写入结果逻辑，所述写入结果逻辑用于写入在所述乘法单元的所述两个或更多操作数的乘积的结果，其中所述调度器针对具有零值的操作数将零值写入到所述写入结果逻辑。
示例5包含示例1-4所述的主题，进一步包括模式跟踪逻辑，所述模式跟踪逻辑用于检测存储的数据块中的一个或多个稀疏数据段。
示例6包含示例1-5所述的主题，其中所述模式跟踪逻辑进一步包括模式识别逻辑，所述模式识别逻辑用于对所述数据块执行包围盒操作以确定所述数据的相似性。
示例7包含示例1-6所述的主题，其中所述模式识别逻辑跟踪在存储器装置存储的数据。
示例8包含示例1-7所述的主题，其中所述模式识别逻辑跟踪在高速缓存存储器装置存储的数据。
示例9包含示例1-8所述的主题，其中所述模式识别逻辑跟踪在页表存储的数据。
示例10包含示例1-9所述的主题，其中所述模式跟踪逻辑进一步包括用于记录每个检测的稀疏数据段的地址位置。
示例11包含示例1-10所述的主题，进一步包括用于检测压缩稀疏矩阵的逻辑，以及用于存储所压缩的稀疏矩阵的稀疏压缩缓冲器。
示例12包含示例1-11所述的主题，其中基于稀疏指数来动态生成所压缩的稀疏矩阵。
示例13包含示例1-12所述的主题，其中所压缩的稀疏矩阵包括在所述一个或多个处理单元频繁处理的稀疏矩阵。
一些实施例涉及示例14，其包含一种设备，所述设备包括图形处理器，所述图形处理器包含多个执行单元（EU）、和用于分区所述多个EU并分配EU的每个分区以执行与神经网络层关联的线程的逻辑。
示例15包含示例14所述的主题，其中EU的所述分区包括分配以执行卷积层线程的第一分区、分配以执行偏置层线程的第二分区、分配以执行修正线性单元层线程的第三分区和分配以执行池化层线程的第四分区。
示例16包含示例14和15所述的主题，其中用于分区所述多个EU的逻辑在每个神经网络层之间分享执行结果。
一些实施例涉及示例17，其包含一种用于促进处理稀疏矩阵的方法，所述方法包括在处理元件接收操作数，确定所述操作数中的一个或更多是否具有零值，并当确定所述操作数具有零值时阻止在乘法单元调度操作数。
示例18包含示例17所述的主题，进一步包括当确定操作数具有非零值时，在所述乘法单元调度包含所述操作数的乘法。
示例19包含示例17和18所述的主题，进一步包括检测存储的数据块中的一个或更多稀疏数据段。
示例20包含示例17-19所述的主题，其中检测所述存储的数据块中的所述一个或更多稀疏数据段包括对所述数据块执行包围盒操作以确定所述数据的相似性。
示例21包含示例17-20所述的主题，进一步包括记录每个检测的稀疏数据段的地址位置。
前述描述和附图要被认为是说明性的而不是限制性意义的。本领域技术人员将理解，在不背离如随附权利要求中所阐述的本发明的更宽泛精神和范畴的情况下，可对本文中所描述的实施例作出各种修改和改变。
Claims (19)
1.一种包括指令的非暂态机器可读介质，所述指令在由一个或多个处理器执行时使所述一个或多个处理器执行与矩阵乘法框架关联的操作，所述矩阵乘法框架用于促进稀疏矩阵乘法，所述操作包括：
将矩阵的元素加载到所述一个或多个处理器的图形处理器的第一存储器中，其中所述第一存储器是所述图形处理器的全局存储器；
将所述矩阵的元素的子集从所述第一存储器转移到所述图形处理器的第二存储器中，所述第二存储器对于所述图形处理器的处理资源的集合是本地的；以及
触发所述图形处理器上的计算内核的执行，其中所述计算内核对所述矩阵的元素的所述子集执行稀疏矩阵乘法操作，并且所述矩阵乘法框架使得所述计算内核能够指定一个或多个逐元素操作以在所述稀疏矩阵乘法的输出被转移到所述第一存储器之前对所述输出执行，所述一个或多个逐元素操作包括将激活函数应用于所述输出，并且所述矩阵乘法框架将提供图元以使得所述计算内核能够指定所述一个或多个逐元素操作以对所述稀疏矩阵乘法操作的所述输出执行。
2.如权利要求1中所述的非暂态机器可读介质，其中在所述稀疏矩阵乘法被完成之后并且在所述输出被存储在所述第二存储器中时执行所述一个或多个逐元素操作。
3.如权利要求2中所述的非暂态机器可读介质，其中所述激活函数是修正线性单元函数。
4.如权利要求2中所述的非暂态机器可读介质，其中所述一个或多个逐元素操作另外包括在执行所述激活函数之前执行偏置操作。
5.如权利要求1中所述的非暂态机器可读介质，其中所述计算内核将经由一个或多个图元对所述矩阵的元素的所述子集执行所述矩阵乘法操作，所述一个或多个图元经由所述矩阵乘法框架提供。
6.如权利要求5中所述的非暂态机器可读介质，其中所述矩阵乘法框架将提供图元以执行8位整数点积。
7.一种数据处理系统，包括
存储器装置；以及
一个或多个处理器，所述一个或多个处理器配置成执行存储在所述存储器装置中的指令，其中所述指令在由一个或多个处理器执行时使所述一个或多个处理器执行与矩阵乘法框架关联的操作，所述矩阵乘法框架用于促进稀疏矩阵乘法，其中所述一个或多个处理器包括图像处理器，并且所述指令使所述一个或多个处理器：
将矩阵的元素加载到所述图形处理器的第一存储器中，其中所述第一存储器是所述图形处理器的全局存储器；
将所述矩阵的元素的子集从所述第一存储器转移到所述图形处理器的第二存储器中，所述第二存储器对于所述图形处理器的处理资源的集合是本地的；以及
触发所述图形处理器上的计算内核的执行，其中所述计算内核对所述矩阵的元素的所述子集执行稀疏矩阵乘法操作，并且所述矩阵乘法框架使得所述计算内核能够指定一个或多个逐元素操作以在所述稀疏矩阵乘法的输出被转移到所述第一存储器之前对所述输出执行，所述一个或多个逐元素操作包括将激活函数应用于所述输出，并且所述矩阵乘法框架将提供图元以使得所述计算内核能够指定所述一个或多个逐元素操作以对所述稀疏矩阵乘法操作的所述输出执行。
8.如权利要求7中所述的数据处理系统，将在所述稀疏矩阵乘法被完成之后并且在所述输出被存储在所述第二存储器中时执行所述一个或多个逐元素操作。
9.如权利要求8中所述的数据处理系统，其中所述激活函数是修正线性单元函数。
10.如权利要求8中所述的数据处理系统，其中所述一个或多个逐元素操作另外包括在执行所述激活函数之前执行偏置操作。
11.如权利要求9中所述的数据处理系统，其中所述计算内核将经由一个或多个图元对所述矩阵的元素的所述子集执行所述矩阵乘法操作，所述一个或多个图元经由所述矩阵乘法框架提供。
12.如权利要求11中所述的数据处理系统，其中所述矩阵乘法框架将提供图元以执行8位整数点积。
13.一种方法，包括：
将矩阵的元素加载到数据处理系统的一个或多个处理器的图形处理器的第一存储器中，其中所述第一存储器是所述图形处理器的全局存储器；
将所述矩阵的元素的子集从所述第一存储器转移到所述图形处理器的第二存储器中，所述第二存储器对于所述图形处理器的处理资源的集合是本地的；以及
触发所述图形处理器上的计算内核的执行，其中所述计算内核对所述矩阵的元素的所述子集执行稀疏矩阵乘法操作，并且所述矩阵乘法框架使得所述计算内核能够指定一个或多个逐元素操作以在所述稀疏矩阵乘法的输出被转移到所述第一存储器之前对所述输出执行，所述一个或多个逐元素操作包括将激活函数应用于所述输出，并且所述矩阵乘法框架将提供图元以使得所述计算内核能够指定所述一个或多个逐元素操作以对所述稀疏矩阵乘法操作的所述输出执行。
14.如权利要求13中所述的方法，其中在所述稀疏矩阵乘法被完成之后并且在所述输出被存储在所述第二存储器中时执行所述一个或多个逐元素操作。
15.如权利要求14中所述的方法，其中所述激活函数是修正线性单元函数。
16.如权利要求14中所述的方法，其中所述一个或多个逐元素操作另外包括在执行所述激活函数之前执行偏置操作。
17.如权利要求13中所述的方法，其中所述计算内核将经由一个或多个图元对所述矩阵的元素的所述子集执行所述矩阵乘法操作，所述一个或多个图元经由所述矩阵乘法框架提供。
18.如权利要求17中所述的方法，其中所述矩阵乘法框架将提供图元以执行8位整数点积。
19.一种系统，包括用于执行权利要求13至18的任一方法的部件。
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