CN113178482A - 一种fet器件及制造方法 - Google Patents

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Abstract

一种在衬底上形成的晶体管，包括：源区域；漏区；在源极区和漏极区之间延伸的沟道区；将源极区，漏极区和金属栅极耦合到多层金属互连结构上接触；和分子簇薄膜，其与金属栅极的导电金属部分接触，该分子簇薄膜包括纳米级分子簇，所述纳米级分子簇包括至少两个不同的键合原子，所述纳米级分子簇具有确定原子结构的电特性的选定原子结构；晶体管的分子簇薄膜位于金属栅极的导电金属部分和沟道区之间；所述分子簇薄膜包括单体，二聚体，三聚体和四聚体中的一种或多种；所述分子簇薄膜是所述金属栅极区域内的功函数金属膜，并且电特性是激活所述晶体管的阈值电压。

Description

一种FET器件及制造方法
技术领域
本发明涉及纳米级集成电路FET(场效应晶体管)器件的制造，并且尤其涉及通过结合选择的分子团簇来调节FET的性能的方法。
背景技术
随着晶体管的技术节点规模缩小到10nm以下，保持对体半导体器件中各种电特性的控制变得越来越具有挑战性。这样的电特性包括例如晶体管阈值电压和接触电阻。晶体管的阈值电压从根本上控制着从状态到“导通”状态的转变，因此决定了晶体管的开关速度和“关断”状态的漏电流。通过调整晶体管的阈值电压，集成电路设计人员可以通过平衡对快速开关速度的需求和对低功耗的需求来优化晶体管的性能。例如，电路设计人员可以选择放置快速但泄漏的低阈值电压(LVT)晶体管，特别是在具有最大延迟的关键电路路径中。然后，可以在非关键路径中使用在截止状态下具有低泄漏电流的较慢的高阈值电压晶体管，以使功耗保持较低。因此，能够在同一集成电路芯片上提供具有一定范围的阈值电压的晶体管是有利的。晶体管的源极和漏极端子与互连结构之间的界面处的接触电阻是影响晶体管性能的另一个重要因素。保持较低的接触电阻可提高信号传输速度，同时降低功耗。
集成晶体管器件的阈值电压和接触电阻与用于形成源区，漏区和沟道区的固态材料的原子，分子和晶体特性有关。因此，调节晶体管的性能通常涉及调节源极和漏极区域以及沟道区域的材料特性。形成源区和漏区的常规方法集中于在衬底中注入掺杂剂离子并对注入损伤进行退火以使掺杂区再结晶。源极和漏极区域的掺杂轮廓可以这种方式制作，以影响晶体管阈值电压。栅极氧化物的厚度和材料特性也已得到优化，以改善对阈值电压的控制。最近，已经开发了通过向通道施加拉应力或压应力来增加电荷在载流子区域内的迁移率的方法。施加沟道应力的一种方法是改变栅叠层。在沟道中引入应力的另一种方式是在沟道内形成外延生长的凸起的源极和漏极区域或外延生长的层。随着半导体技术节点不断缩小尺寸以缩小器件尺寸，满足针对不同器件实现不同阈值电压(V)的要求变得极具挑战性，尤其是在栅极长度低于10nm的情况下。
诸如阈值电压和接触电阻之类的晶体管性能参数基本上取决于器件内p型和n型材料之间的材料界面处的能带结构的形状。这样的界面形成在源极区和沟道的接合处，在漏极区和沟道的接合处以及在与源极和漏极区的金属接触处。界面两侧的每种半导体材料都有一个特征能隙，该能隙代表了将电子从原子中释放出来所需的能量输入，从而使电荷可用于传导电流。通过施加等于或大于阈值电压的偏置电压，可以克服界面处的电势差。
发明内容
本发明的目的是，通过控制薄膜沉积过程中簇的大小和极性来调整包含分子簇的薄膜的能带。使用原子层沉积(ALD)，在纳米级晶体管的栅极区域中形成离子簇膜以调节阈值电压(Vt)，在源极和漏极区域中形成中性簇膜以调节接触电阻。沉积功函半导体材料，例如溴化银(AgBr)或氧化镧(LaOx)，以便包括由分离的单体形成的不同尺寸的簇，例如二聚体，三聚体和四聚体。不同的分子簇具有不同的相关能带隙，这取决于组成原子的原子轨道相互作用。
本发明的技术方案是，一种在衬底上形成的晶体管(即场效应晶体管)，该晶体管包括：源区域；漏区；在源极区和漏极区之间延伸的沟道区；金属栅极区域包括金属栅极，该金属栅极包括导电金属部分；将源极区，漏极区和金属栅极耦合到多层金属互连结构上接触；和分子簇薄膜，其与金属栅极的导电金属部分接触，该分子簇薄膜包括纳米级分子簇，所述纳米级分子簇包括至少两个不同的键合原子，所述纳米级分子簇具有确定原子结构的电特性；
晶体管的分子簇薄膜位于金属栅极的导电金属部分和沟道区之间；
所述分子簇薄膜包括单体，二聚体，三聚体和四聚体中的一种或多种；
所述分子簇薄膜是所述金属栅极区域内的功函数金属膜，并且所述电特性是激活所述晶体管的阈值电压；
其中所述触点包括到所述源极区和所述漏极区的金属-绝缘体-半导体触点，所述金属-绝缘体-半导体触点包括所述分子簇薄膜，并且其中所述电特性是接触电阻。
本发明还公开了一种原子层沉积(ALD)系统，以及一种用于在半导体晶片上沉积某些分子簇以形成具有选定能隙的薄膜结的方法。在一个实施例中，离子源产生包含不同离子簇的离子束，然后通过使离子束通过电荷过滤器和尺寸过滤器来选择该离子束进行沉积。电荷滤波器使用磁场。大小过滤器具有不同的孔径以选择簇群集大小和方向。还公开了增强高自旋团簇的产生的方法，以及控制在源头产生的团簇的尺寸的方法。可以通过改变支撑目标晶片的晶片传输机构的速度来实现所需的簇状膜的厚度和均匀性。
有益效果：本发明通过控制薄膜沉积过程中簇的大小和极性来调整包含分子簇的薄膜的能带阈值电压和接触电阻之类的晶体管性能参数，器件内p型和n型材料之间的材料界面处的能带结构的形状。这样的界面形成在源极区和沟道的接合处，在漏极区和沟道的接合处以及在与源极和漏极区的金属接触处。界面两侧的每种半导体材料都有一个特征能隙，该能隙代表了将电子从原子中释放出来所需的能量输入，从而使电荷可用于传导电流。通过施加等于或大于阈值电压的偏置电压，可以克服界面处的电势差。用于改善晶体管性能参数的性能。
附图说明
在附图中，相同的附图标记表示相似的元件。
附图中元件的尺寸和相对位置不必按比例绘制。
图1A是具有银原子和溴原子的单体的分子图。
图1B是通过组合如图1所示的两种单体制得的二聚体的分子图。
图1C是示出从图1所示的单体构建三聚体的一对分子图。图1A所示的二聚体和图2所示的二聚物。
图1D是一对分子图，其说明了由如图1所示的两个单体构建四聚体。图1A所示的二聚体和图2所示的二聚物。
图2是分子簇至多100A的能量和簇大小之间的预测关系的理论图。
图3是图2所示的图的扩展。
图4A是示出了金属-半导体触点的界面的能带图。
图4B是示出了金属-绝缘体-半导体触点的界面的能带图。
图5是根据本文描述的实施例的用于基于簇的电荷和大小/质量来生成离子簇并将所选的离子簇沉积在半导体晶片上的系统的示意图。
图6是图5所示系统内的孔的放大图。
图7是图6所示孔的一个实施例的侧视图。
图8是在源极/漏极接触界面处包括分子簇的NFET器件的截面图。
图9A是已经用源/漏量子点制造的NFET和PFET器件的俯视图。
图9B是图8中所示的装置的截面图。图9A是沿切割线A-A'截取的图。
图9C是图8中所示的装置的截面图。图9A是沿切割线B-B’截取的图。
具体实施方式
将理解的是，尽管这里出于说明的目的描述了本发明公开的特定实施例，但是可以在不脱离本发明的精神和范围的情况下进行各种修改。因此，除了由所附权利要求书外，本发明内容不受限制。在该描述中，阐述了某些特定细节以便提供对所公开主题的各个方面的透彻理解。然而，可以在没有这些具体细节的情况下实践所公开的主题。在一些情况下，没有详细描述包括本文公开的主题的实施方式的半导体处理的众所周知的结构和方法，以避免使本公开的其他方面的描述不清楚。
在整个说明书中，对“一个实施例”或“一个实施例”的引用是指结合该实施例描述的特定特征，结构或特性包括在至少一个实施例中。在整个说明书中的各个地方的“或”在一个实施例中”不一定都指同一方面。此外，在本公开的一个或多个方面中，可以以任何合适的方式组合特定的特征，结构或特性。
图1A-1D示出了在薄膜沉积过程中分子簇的形成。簇可以是中性分子簇，或者它们可以是具有净电荷或净电荷分布的离子分子簇。如本文先前所引用的，本发明人先前已经研究了由分离的单体形成分子簇的方法。通过将孤立的单体连接到分子上，或通过将单体积累到分子簇中来形成簇，如图1A-1D所示。单体是基本分子单元，例如两个键合的原子或以三角形单元连接的三个原子。如图1A示出了具有大溴原子178b和小银原子178c的两原子AgBr单体178a的实例。如图1B所示，两个这样的单体178a可以结合在一起以形成具有四个原子的二聚体178d。二聚体178d沿着轴线178e包含三个化学键。随后，另一分离的单体178a可以连接至二聚体178d以形成包含六个原子，三个Ag和三个Br的三聚体178f，如图1C所示。如图1D所示，两个分离的单体178a可以连接至二聚体178d以形成具有八个原子的四聚体178g。依此类推。图1和2中所示的所有集群都包括在内。图1A-1D是中性分子簇，因为对于每个Ag原子，该簇还包括一个对应的Br原子。当Ag和Br原子的数目不相等时，该簇是离子簇。
如图2示出了对于各种AgBr分子簇，能带隙与簇大小的函数的曲线图180。参考如Zhang等人所述，从AgBr团簇的紫外吸收光谱计算出能隙和团簇尺寸之间显示的预测关系。因此，当将AgBr金属膜沉积到硅衬底上时，硅-金属界面处的能带隙根据AgBr簇的大小而改变。对于在约20-100A范围内的簇尺寸，AgBr膜的相关能带隙182从约3.1eV单调减小。但是，存在一个过渡区179，低于该过渡区的AgBr簇与更大和更宽范围的能带隙184相关联。该过渡区179发生在大约20A。在分子簇尺寸小于20A时，能带隙184是HOMO(最高占据分子轨道)和LUMO(最低未占据分子轨道)能量，称为HOMO-LUMO间隙。HOMO-LUMO间隙在质量上类似于以大尺度(例如20-100A)表征晶体的半导体能带隙。特别是，小于约10A的AgBr团簇的HOMO-LUMO间隙在约3.5eV至5.5eV的范围内，该值类似于与nFET和pFET频带边缘相关的能带隙的值。
已知对于其他分子簇，例如氧化硫，存在类似的关系。类似地，预计LaO2团簇会表现出相似的行为。因此，在膜沉积期间控制团簇形成过程可以实现期望的能隙和相应的阈值电压。尽管这里以AgBr团簇为例，但是具有与硅的能隙接近的相关HOMO-LUMO间隙的其他团簇也可以用于调整硅晶体管的特性。例如，取决于期望的电性能，铜或金与元素周期表的第7族或第6族的元素之一结合。或者，可以将铝、镓或铟与第1族或第7族元素结合以形成分子簇。
如图3示出了图2所示的能带隙184的放大图。对于10A以下的簇尺寸，请参见图2，以及相关簇的分子模型图。离子簇和中性簇均在图1中示出。例如，单体178a，二聚体178d，三聚体178f和四聚体178g，它们都是中性簇，在它们相关的能隙值旁边示出。具有三个原子的离子簇188a和188b具有五个原子的每个具有比溴原子更多的银原子，因此带有净电荷。可以从图2所示的图表中选择所需的群集。例如，如果需要具有约4.5eV的能隙的薄膜，则可以将离子簇188a结合到薄膜中。
如图4A示出了典型的MS能带190，其表征具有带隙的金属-半导体界面，即MS192。这种界面例如存在于与诸如铜接触的金属材料的源极和漏极区域的电接触处。图4B示出了MIS能带194，其表征了具有带隙的金属-绝缘体-半导体-半导体界面，即MIS196。在金属层和半导体层之间插入中性簇膜形式的绝缘体197会改变触点的能带结构，从而与对应于M-S器件的带隙192相比，将导电势垒降低了约30％。相应地，M-I-S设备界面处的接触电阻比M-S设备低30％。
类似地，可以通过调节在金属栅极和栅极电介质之间的界面上的能隙，将离子簇膜结合到栅极堆叠中以改变晶体管的阈值电压。例如，可以通过将原子氧化物掺入到栅极电介质中来改变由与功函数为4.9eV的金属栅极相邻形成的由氧化亚铪(HfO2)制成的栅极电介质。例如，通过掺入氧化钽(TaO2)，栅极的有效功函数从4.9eV降低到4.3eV，从而将阈值电压降低了0.6V。在常规器件中，可以获得所需的功函数通过将多个金属层堆叠到栅极上。然而，多层栅极堆叠需要针对栅极堆叠中的每个组成膜的金属图案化步骤。然而，通过结合离子簇改变金属-电介质界面处的能隙并不需要使用额外的掩模图案化步骤。
如图5示出了根据一个示例性实施例的用于将离子簇或中性簇膜选择性地沉积到目标晶片231上的示例性分子簇膜沉积系统230。在一实施例中，分子簇膜沉积系统230是改进的原子层沉积(ALD)系统。分子簇膜沉积系统230包括前体源232，束聚焦元件234，磁体236，具有孔239的过滤器238和晶片传输装置240。如图所示的簇膜沉积系统230是在真空室内实现。前体源232使用例如电离细丝244从气体流入242中产生离子，例如Ag+Br或离子簇，例如(AgBr)+。电离细丝244施加电流以电离该气体离子。这样产生的离子可以通过离子排斥器248，电子阱249，离子加速器250和束聚焦元件234形成离子束246。离子排斥器248防止离子积聚在前驱体源232内部。离子阱249从离子源提取自由电子，以便不中和离子。离子加速器250施加电场以从前驱物源232提取离子，并将离子导向束聚焦元件234，束聚焦元件234将离子的轨迹聚焦到离子束246中。然后，离子束246指向磁体236。其使整个离子束路径偏转一个角度，显示为90度。类似于离子束质谱仪的操作方式，离子束246中不同的离子簇会根据它们的荷质比而偏转略微不同的角度。然后，离子束246中的离子簇朝着目标晶片231前进。当期望的分子簇是中性簇时，可以通过在目标晶片的表面上沉积到极性相反的掺杂膜上来中和离子束246中的离子簇。在着陆到目标晶片231上之前，离子簇穿过过滤器238。过滤器238可以具有单个孔239，该孔239允许一定尺寸，电荷或取向的簇穿过而其他簇被阻挡。替代地，过滤器238可以包括多个小孔，这些小孔充当掩模，当离子簇接近目标晶片231时离子簇穿过该掩模。
参照图5和图6，在分子簇膜沉积系统230中可以实施至少三种不同的技术，以将离子簇放置在目标晶片231上的期望位置。根据第一技术，晶片传输装置240是晶片被编程为相对于离子束246内的离子轨迹将目标晶片231移动到期望的位置。在该实施例中，晶片被定位在期望的位置。根据第二替代实施例，当离子簇接近目标晶片231时离子簇通过的过滤器238也可以被移动到期望的位置。可以通过适当的步进电机和掩模调节机构将过滤器238物理地移动到不同位置，该类型的掩模调节机构通常是在对半导体晶片成像时用于调节掩模版的类型，以将过滤器238放置在期望的位置以便将期望的离子簇引导至目标晶片231。在这样的实施例中，可以将簇掩模放置在目标晶片231上，要向其输送相同离子簇的期望位置上。包含离子簇的离子束246被施加到整个过滤器，并且离子簇根据它们的大小和/或取向而穿过多个孔，以便基本在多个地点同时地被传递到目标晶片231。因此，这种技术允许在晶片上的多个位置，例如所有源，全部漏极或其子集可选择性地接收离子簇，以实现所需的电气性能，如本文所述。
图6和图7更详细地示出了第二技术，其中过滤器238根据分子簇的取向选择分子簇。例如，具有平行于射束方向的对称轴262b的离子簇188a比具有垂直于射束方向的对称轴262a的类似离子簇188a宽。因此，过滤器238内的一个或多个孔239的尺寸可以足够窄，以通过具有轴线262a的横向簇，同时阻挡具有轴线262b的平行簇。可替代地，可以使用具有尺寸可控的孔264的过滤器238，例如图1所示的过滤器。7，并在'289出版物中进行了描述。在一个实施例中，尺寸可控制的孔264包括一个或多个压电膜，该压电膜可以通过施加电偏压266而可调节地变形。因此，可以使孔的尺寸从初始直径d1增大到更大的直径d2，该直径d2为初始值d1。将通过具有轴262b的平行簇。基于分子簇的方向过滤分子簇可用于离子簇和中性簇。
第三种可接受的技术是使用操纵机构将离子束246操纵向目标晶片231上的特定位置。如图5所示，磁体236可用于将离子束246转向期望的路径并到达期望的位置。附加地或替代地，目标晶片231可以被充电，以在离子簇接近晶片表面时影响离子簇的轨迹。束转向可用于提供微调调整，以将期望的离子簇引导至目标晶片231上的选定位置。这些仅仅是用于确保将离子簇或中性簇递送至晶圆上的所需位置的三种技术。也可以使用其他技术。
可以根据所需的电特性，基于时间，运动或它们的组合，有选择地实现所得簇状膜的厚度和均匀性，以及在特定晶片位置的分子簇的密度。例如，在施加分子簇的过程中，目标晶片231和/或过滤器238可以稍微移动，以提供更薄的层-移动越快，层越薄，并且离子簇的间隔越大。彼此。类似地，目标晶片231和/或过滤器238可以保持静止，以便在特定选择的位置处建立大量的分子簇。附加地或替代地，目标晶片231的表面可以带负电以吸引Ag离子簇或带正电以吸引Br离子簇。
注意，除了如上所述的分子簇膜沉积系统230之外的沉积系统可以用于沉积本文公开的分子簇膜。例如，替代的输送系统可以采用喷射载气或旋涂玻璃沉积工艺。本文提出的装置和方法不依赖于所示的沉积系统，该沉积系统是可以使用的许多设备中的一组。此外，具有一个或多个孔239或配备有尺寸可控制的孔264的过滤器239也可以是这种替代性输送系统的特征。
如图8示出了根据第一实施例的包括分子簇ALD沉积膜的NFET晶体管302和PFET晶体管304的截面300。示例性晶体管302和304是在硅衬底303上形成的完全耗尽的绝缘体上硅(FD-SOI)型器件。然而，本文所述的分子簇膜也适用于其他类型的CMOS器件，例如，晶体管设计和制造领域的技术人员已知的诸如超薄体埋入氧化物(UTBB)晶体管或UTBB/FD-SOI组合器件。示例性晶体管302和304分别包括外延凸起的源极区306和漏极区308，其向下延伸到衬底303中至掩埋氧化物(BOX)层310。隔离沟槽305电填充有绝缘体，例如SiO2。将NFET晶体管302与PFET晶体管304隔离。隔离沟槽305可以包括由例如SiN制成的衬垫307。
NFET晶体管302包括沟道区域312，低k栅极电介质314，多层金属栅极316，间隔物317和绝缘层325例如层间电介质。沟道区312可以是高迁移率应变硅沟道，其中锗层形成在硅上方并扩散以产生具有张应力的SiGe层。在分别与源极区306和漏极区308的源极和漏极接触318的金属-半导体界面处，可以插入绝缘分子簇膜320以形成具有减小的接触电阻的M-S界面。分子簇膜320例如由AgBr或TiO2制成。如图所示的分子簇323是中性簇。
PFET晶体管304包括沟道区322，低k栅电介质324，多层金属栅326和间隔物327。沟道区322可以是其中锗层为高迁移率的应变硅沟道。在硅下形成并扩散以产生具有压应力的SiGe层。在多层金属栅极326内的两层的界面处，插入了功函离子簇膜330，其增强了沟道区域中的压应力，从而增加了电荷载流子的迁移率。功函离子簇膜320例如由AgBr或LaO2制成。所示的分子簇334是离子簇，其中溴原子的数目比银原子的数目大一个。
图9A至图9C示出了根据第二实施例的包括分子簇ALD沉积膜的NFET和PFET晶体管。在第二实施例中，晶体管分别包括在NFET和PFET器件的源区和漏区中的分子簇量子点膜350a以及在沟道区中的离子簇量子点膜350n和350p。量子点是通用术语，是指直径约10-100个原子的半导体纳米晶体，具有量子力学性能。这样的量子力学性质包括上述的界面原子带隙行为。
如图9A示出了两个晶体管的俯视图，其中，在上部面板中示出了PFET器件，而在下部面板中示出了NFET器件。如图。图9B示出了沿着切割线A-A'切开两个器件的沟道区域的对应截面图。图1至图3中所示的示例性晶体管的对应部分在图1中示出。与图9B和9C中相同的附图标记用相同的附图标记表示。参照图8，例如衬底303，掩埋氧化物310，隔离沟槽305，金属栅极316、326等。图1至图3所示的晶体管是图1的晶体管。图9A-9C的装置在结构上不同于图9所示的装置。如图8所示，至少它们具有凹入式浇口，类似于本领域中已知的并且在美国专利公开No.2007/0007571中描述的装置。NFET和PFET器件的沟道区域分别包括量子点通道膜350b分别包含分子簇338和340。在一个实施方案中，分子簇338是由例如Ag2Br或La2O制成的5-原子离子簇，并且分子簇340是由AgBr2或LaO2制成的7原子离子簇。离子簇338和340被设计用于在相应的p沟道和n沟道器件的“导通”状态下进行调节和高电流流动。
如图9C展示穿过PFET装置的对应横截面切片。除了凹入的栅极之外，凹入的源极和漏极触点318被示为嵌入在源极和漏极区域中。源极和漏极触点318为金属量子点的形式，该金属量子点由在源极和漏极触点318的侧壁和底部上形成的中性分子簇342和344层隔离，该中性分子簇342和344在与源极和漏极的界面处形成区域306和308。
图8和9A-9C所示的两个实施例,提供了可以容纳分子簇薄膜并从中受益的装置的例子。然而，可以将分子簇结合到具有许多不同几何形状的装置中，因此所示的实施方案仅是示例性的，并不意味着被认为是全面的。
可以将上述各种实施例组合以提供其他实施例。本说明书中提及的和/或在申请数据表中列出的所有美国专利，美国专利申请出版物，美国专利申请，外国专利，外国专利申请和非专利出版物均通过引用全文并入本文。如果需要采用各种专利，申请和出版物的概念来提供其他实施例，则可以修改实施例的各方面。
可以根据以上详细描述对实施例进行这些和其他改变。通常，在以下权利要求书中，所使用的术语不应解释为将权利要求限制为说明书和权利要求书中公开的特定实施例，而应解释为包括所有可能的实施例以及等同物的全部范围。索赔是有权的。因此，权利要求不受公开内容的限制。

Claims (10)

1.一种在衬底上形成的晶体管，其特征是，该晶体管包括：源区域；漏区；在源极区和漏极区之间延伸的沟道区；
金属栅极区域包括金属栅极，该金属栅极包括导电金属部分；
将源极区，漏极区和金属栅极耦合到多层金属互连结构上接触；和
分子簇薄膜，其与金属栅极的导电金属部分接触，该分子簇薄膜包括纳米级分子簇，所述纳米级分子簇包括至少两个不同的键合原子，所述纳米级分子簇具有确定原子结构的电特性的选定原子结构；
晶体管的分子簇薄膜位于金属栅极的导电金属部分和沟道区之间；
所述分子簇薄膜包括单体，二聚体，三聚体和四聚体中的一种或多种；
所述分子簇薄膜是所述金属栅极区域内的功函数金属膜，并且电特性是激活所述晶体管的阈值电压；
其中所述触点包括到所述源极区和所述漏极区的金属-绝缘体-半导体触点，所述金属-绝缘体-半导体触点包括所述分子簇薄膜，并且其电特性是接触电阻。
2.根据权利要求1所述的晶体管，其特征是，其中，所述分子簇薄膜包括溴化银(AgxBry)，氧化镧(LaxOy)和氧化钛(TixOy)中的一种或多种。
3.根据权利要求1所述的晶体管，其特征是，其中所述金属栅极和所述多层金属互连结构接触凹入在所述衬底的表面下方。
4.根据权利要求1所述的晶体管，其特征是，其中，所述分子簇薄膜是离子分子薄膜所述源极区和所述漏极区中的中性分子簇薄膜，其中所述中性分子薄膜包括中性纳米级分子簇；所述中性纳米级分子簇具有选定的空间取向；
其中所述离子纳米级分子簇带正电；
其中所述离子纳米级分子簇具有选定的空间取向。
5.一种n型半导体器件，其特征是，包括：硅衬底具有埋在其中的氧化物层；负掺杂源极区；负掺杂的漏极区；沟道，电流在负掺杂源极区和负掺杂漏极区之间流过；
在所述负掺杂源区和负掺杂漏区中的中性分子簇薄膜，所述中性分子簇薄膜包括中性分子簇；
金属栅区，包括金属栅，该金属栅电容性地耦合到沟道以控制电流，该金属栅包括导电金属部分；
与金属栅的导电金属部分接触的离子分子簇薄膜，该离子分子簇薄膜包括离子分子簇，该分子簇薄膜位于金属栅的导电金属部分和沟道之间；
金属-绝缘体-半导体接触到源极区和漏极区；
所述中性分子簇薄膜具有选定的空间取向。
6.根据权利要求5所述的n型半导体器件，其特征是，其中，所述离子分子簇在所述沟道中的硅/锗界面处施加拉伸应力。
7.一种p型半导体器件，其特征是，包括：
硅衬底具有埋在其中的氧化物层；正掺杂源极区；
正掺杂的漏极区；
电流在正掺杂源极区和正掺杂漏极区之间流过的沟道，该沟道具有应变硅界面；
金属栅区，其包括电容性耦合至沟道以控制电流的金属栅，该金属栅包括导电金属部分和介电部分；
与金属栅区的导电金属部分接触的分子簇薄膜，该分子簇薄膜在第一金属栅结构的导电金属部分和介电部分之间，该分子簇薄膜包括离子簇和接触到正掺杂的源极区和正掺杂的漏极区；所述离子簇具有选定的空间取向。
8.根据权利要求7所述的p型半导体器件，其特征是，其中，所述离子簇在所述沟道中的应变硅界面处施加压应力。
9.一种半导体器件，其特征是，包括：基材；和衬底上的第一晶体管，所述第一晶体管包括：
第一个源极；第一漏极；
第一金属栅极结构，其包括导电金属部分和电介质部分；和与第一金属栅结构的导电金属部分接触的第一分子簇薄膜，第一分子簇薄膜在第一金属栅结构的导电金属部分和介电部分之间；
所述第一晶体管包括在所述第一源极和第一漏极之间延伸的沟道，所述第一金属栅极结构在所述沟道上；
其中所述第一分子簇薄膜与所述第一金属栅极结构的所述导电金属部分的底表面和侧表面接触。
10.根据权利要求9所述的器件，其特征是，还包括：
衬底上的第二晶体管，该第二晶体管包括：第二源极；源接点；第二漏极；漏极接点；
第二金属栅极结构；第二分子簇薄膜与源极接触，并在源极接点和第二源极之间；和第三分子簇薄膜，该第三分子簇薄膜与漏极接点接触并且位于漏极接点和第二漏极之间；所述第二和第三分子簇薄膜包括相同结构的分子簇膜。
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