CN113168855A - 调适信道电流 - Google Patents

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Abstract

描述使用调适信道上的电流操作存储器单元的方法、系统和装置。可在信道上用信号传送第一逻辑值与在所述信道上用信号传送第二(例如后一)逻辑值之间的转变时段期间调适所述信道上的电流。调适所述电流可包含在所述转变时段期间增加或减小所述信道上的所述电流。调适程度可基于所述第一逻辑值和所述后一逻辑值之间的差。在一些情况下，逻辑电路可被配置成确定所述第一逻辑值和后一逻辑值之间的差。所述逻辑电路可被进一步配置成将所述差传送到自适应驱动器。并且所述自适应驱动器可基于所述传送的差调适所述信道的电流。

Description

调适信道电流
交叉引用
本专利申请案主张布罗克斯(Brox)等人在2019年9月23日申请的标题为“调适信道电流(ADAPTING CHANNEL CURRENT)”的美国专利申请案第16/579,275号和布罗克斯等人在2018年10月12日申请的标题为“调适信道电流(ADAPTING CHANNEL CURRENT)”的美国临时专利申请案第62/744,907号的优先权，所述申请案中的每一篇均转让给本受让人。
背景技术
下文大体上涉及操作存储器阵列，且更具体来说，涉及调适信道上的电流。
存储器装置广泛用于将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过对存储器装置的不同状态进行编程来存储信息。举例来说，二进制装置具有通常标示为逻辑“1”或逻辑“0”的两个逻辑状态。在其它系统中，可存储多于两种状态。为了存取所存储的信息，电子装置的组件可以读取或感测存储器装置中的至少一个所存储的状态。为了存储信息，电子装置的组件可以在存储器装置中写入状态或对状态进行编程。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可以是易失性或非易失性的。非易失性存储器(例如，FeRAM、PCM、RRAM)可维持其所存储的逻辑状态很长一段时间，即使无外部电源存在也是如此。易失性存储器装置(例如，DRAM)除非被外部电源定期刷新，否则可能随时间丢失其存储的状态。
其中调制符号各自表示多于一个位的信息的非二进制调制方案可以被称作多电平调制方案，且根据此类调制方案的信令技术可以被称作多电平信令。存储器装置可使用多电平信令在信道上彼此通信。增强多电平通信并且确保有效且高效地传送数据的程序是所要的。
附图说明
图1说明如本文中所公开的使用支持调适信道上的电流的一或多个存储器装置的示范性系统的方面。
图2说明如本文中所公开的支持调适信道上的电流的示范性存储器裸片的方面。
图3说明如本文中所公开的支持调适信道上的电流的示范性存储器系统的方面。
图4说明如本文中所公开的用于调适信道上的电流的示范性图式的方面。
图5A和5B说明如本文中所公开的支持调适信道上的电流的示范性存储器系统的方面。
图6A和6B说明如本文中所公开的支持调适信道上的电流的示范性转换速率增强电路的方面。
图7说明如本文中所公开的支持调适信道上的电流的存储器控制器的框图。
图8说明如本文中所公开的用于调适信道上的电流的一或多种方法的流程图。
具体实施方式
信息可在由各自表示逻辑值的一系列电压电平组成的信号中从一个电子装置传送到另一电子装置。在一些情况下，可在指定时间段(例如，取样时段)内传送电压电平中的每一个。在一些实例中，可通过用信号传送可表示m位逻辑值的额外电压电平来增加在每一时间段内传送的信息量(或信息率)，这也可被称作多电平信令。
在一些情况下，可通过在与电子装置相关联的信道上发射信号在电子装置之间传送信息。发射信号可包含将一系列电压电平施加到信道。当电压电平施加到信道时，信道的电压可从第一的前一电压电平转变为第二的所施加电压电平。信道的电压从前一电压电平转变到当前电压电平的速率可被称为“转换速率”。转换速率越高，信道的电压可越快速地从一个电压电平转变到另一电压电平。
在一些情况下，当电压电平施加到信道时，位于发射装置附近的信道的电压以第一速率从前一电压电平朝所施加电压电平转变。但信道的特性可致使位于接收装置附近的信道的电压以比第一速率慢的速率转变。接收装置附近的信道电压的此转变速率减小可引起读取/写入错误增加或输贯量减小，例如，这是在取样时段增加以适应延迟的情况下出现的。
为增加接收装置附近的信道的转变速率，当新电压电平施加到信道时，可调适信道的电流。举例来说，当信道的电压从前一电压电平转变到第二更高电压电平时，额外电流可注入到信道中。
在一些情况下，当在信道上发射额外电压电平时，例如，归因于不同电压电平之间变化的转变延迟，接收装置附近信道电压转变速率减小的效应可变得更加突出。为适应与多电平信令相关联的变化的信道电压转变速率，可基于对应于先前施加到信道的第一电压电平的第一逻辑值与对应于目前施加到信道的第二电压电平的第二逻辑值之间的差来调适信道的电流。举例来说，信道上调适的电流量(例如，信道上的电流增加或减小)可基于第一逻辑值和第二逻辑值之间的差。
在图1和2中的存储器系统的上下文中描述本公开的特征。在图3到6B的上下文眼图和电路图中描述本公开的特征。通过包含涉及调适信道上的电流的设备图和流程图的图7和8说明本公开的这些和其它特征并且参考所述图描述本公开的这些和其它特征。
图1说明如本文中所公开的使用支持调适信道上的电流的一或多个存储器装置的示范性系统的方面。
系统100可包含外部存储器控制器105、存储器装置110以及使外部存储器控制器105与存储器装置110耦合的多个信道115。系统100可包含一或多个存储器装置，但为易于描述，可将所述一或多个存储器装置描述为单个存储器装置110。
系统100可包含电子装置的各方面，例如计算装置、移动计算装置、无线装置或图形处理装置。系统100可为便携式电子装置的实例。系统100可为计算机、手提式计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置等等的实例。存储器装置110可以是被配置成存储用于系统100的一或多个其它组件的数据的系统的组件。在一些实例中，系统100可被配置成用于使用基站或接入点与其它系统或装置进行双向无线通信。在一些实例中，系统100可能够进行机器类型通信(MTC)、机器对机器(M2M)通信或装置对装置(D2D)通信。
系统100的至少部分可为主机装置的实例。这类主机装置可为使用存储器来执行过程的装置的实例，所述装置例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、手提式计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接装置、一些其它固定或便携式电子装置等等。在某些情况下，主机装置可指代实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在某些情况下，外部存储器控制器105可被称为主机或主机装置。在一些实例中，系统100可为图形卡。主机装置可包含多个驱动器和使主机装置与存储器装置110链接的多个信道115。
在一些情况下，存储器装置110可以是独立的装置或组件，其可被配置成与系统100的其它组件进行通信，并提供系统100可能使用或引用的物理存储器地址/空间。在一些实例中，存储器装置110可为可配置的以与至少一或多种不同类型的系统(可包含系统100)一起工作。系统100的组件与存储器装置110之间的信令可为可操作的以支持用以调制信号的调制方案、用于传达信号的不同引脚设计、系统100和存储器装置110的不同封装、系统100与存储器装置110之间的时钟信令和同步、定时惯例和/或其它因素。
存储器装置110可被配置成存储用于系统100的组件的数据。在一些情况下，存储器装置110可充当系统100的从属型装置(例如，对系统100通过外部存储器控制器105提供的命令作出响应并执行所述命令)。此类命令可以包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含支持用于数据存储的所要或指定容量的两个或更多个存储器裸片160(例如，存储器芯片)。包含两个或更多个存储器裸片160的存储器装置110可以被称为多裸片存储器或封装(也被称为多芯片存储器或封装)。
系统100可另外包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130和输入/输出(I/O)控制器135。系统100的组件可使用总线140与彼此耦合或电子通信。
处理器120可被配置成控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。在这类情况下，处理器120可以是中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或芯片上系统(SoC)的实例，以及其它实例。
BIOS组件125可以是包含作为固件操作的BIOS的软件组件，其可初始化并运行系统100的各种硬件组件。BIOS组件125还可管理处理器120与系统100的各种组件之间的数据流，所述各种组件例如是外围组件130、I/O控制器135等。BIOS组件125可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件130可以是任何输入装置或输出装置，或此类装置的接口，其可集成到系统100中或与系统100集成在一起。实例可以包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围卡插槽，例如外围组件互连(PCI)或加速图形端口(AGP)插槽。外围组件130可为所属领域的技术人员理解为外围装置的其它组件。
I/O控制器135可管理处理器120和外围组件130、输入装置145或输出装置150之间的数据通信。I/O控制器135可管理未集成到系统100中或未与系统100集成的外围设备。在一些情况下，I/O控制器135可表示到外部外围组件的物理连接或端口。
输入装置145可表示在系统100外部并且可将信息、信号或数据提供到系统100或其组件的装置或信号。这可包含用户接口或与其它装置或在其它装置之间的接口。在一些情况下，输入装置145可为经由一或多个外围组件130与系统100介接的外围装置置，或可由I/O控制器135管理。
输出装置150可以表示在系统100外部的装置或信号，其被配置成从系统100或其任何组件接收输出。输出装置150的实例可包含显示器、音频扬声器、印刷装置或印刷电路板上的另一处理器等等。在一些情况下，输出装置150可以是经由一或多个外围组件130与系统100介接的外围装置，或可以由I/O控制器135管理。
系统100的组件可由经设计以执行其功能的通用或专用电路系统构成。这可包含被配置成执行本文中所描述的功能的各种电路元件，例如，导线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。
存储器装置110可包含装置存储器控制器155和一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b和/或本地存储器控制器165-N)和存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b和/或存储器阵列170-N)。存储器阵列170可以是存储器单元的集合(例如，网格)，其中每一存储器单元被配置成存储至少一个位的数字数据。参考图2更详细地描述存储器阵列170和/或存储器单元的特征。
存储器装置110可为二维(2D)存储器单元阵列的实例或可为三维(3D)存储器单元阵列的实例。例如，2D存储器装置110可以包含单个存储器裸片160。3D存储器装置110可包含两个或更多个存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b和/或任何数量的存储器裸片160-N)。在3D存储器装置110中，多个存储器裸片160-N可彼此上下堆叠。在一些情况下，3D存储器装置110中的存储器裸片160-N可称为叠组、层级、层或裸片。3D存储器装置110可包含任何数量的堆叠式存储器裸片160-N(例如，两个高的堆叠式存储器裸片、三个高的堆叠式存储器裸片、四个高的堆叠式存储器裸片、五个高的堆叠式存储器裸片、六个高的堆叠式存储器裸片、七个高的堆叠式存储器裸片、八个高的堆叠式存储器裸片)。这与单个2D存储器装置110相比可以增加可以定位在衬底上的存储器单元的数量，继而可以降低生产成本，或提高存储器阵列的性能，或这两者。在一些3D存储器装置110中，不同叠组可共享至少一个共同存取线，使得一些叠组可共享字线、数字线和/或板线中的至少一个。
装置存储器控制器155可包含被配置成控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可包含使存储器装置110能够执行命令的硬件、固件和软件，且可被配置成接收、发射或执行与存储器装置110相关的命令、数据或控制信息。装置存储器控制器155可被配置成与外部存储器控制器105、一或多个存储器裸片160或处理器120通信。在一些情况下，存储器装置110可从外部存储器控制器105接收数据和/或命令。举例来说，存储器装置110可接收写入命令或读取命令，所述写入命令指示存储器装置110存储代表系统100的组件(例如，处理器120)的某些数据，所述读取命令指示存储器装置110将存储在存储器裸片160中的某些数据提供到系统100的组件(例如，处理器120)。在一些情况下，装置存储器控制器155可与存储器裸片160的本地存储器控制器165结合控制本文所描述的存储器装置110的操作。装置存储器控制器155和/或本地存储器控制器165中包含的组件的实例可包含用于对从外部存储器控制器105接收的信号进行解调的接收器、用于调制及发射信号到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器等。
本地存储器控制器165(例如，在存储器裸片160本地)可被配置成控制存储器裸片160的操作。而且，本地存储器控制器165可被配置成与装置存储器控制器155通信(例如，接收和发射数据和/或命令)。本地存储器控制器165可支持装置存储器控制器155控制如本文中所公开的存储器装置110的操作。在一些情况下，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中所描述的各种功能。因此，本地存储器控制器165可被配置成与装置存储器控制器155通信，与其它本地存储器控制器165通信，或直接与外部存储器控制器105或处理器120通信。
外部存储器控制器105可被配置成实现系统100的组件(例如，处理器120)与存储器装置110之间的信息、数据和/或命令的通信。外部存储器控制器105可以充当系统100的组件与存储器装置110之间的联络者，使得系统100的组件可不需要知道存储器装置的操作细节。系统100的组件可以向外部存储器控制器105呈现外部存储器控制器105满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可转换或转译在系统100的组件与存储器装置110之间交换的通信。在一些情况下，外部存储器控制器105可包含产生共同(源)系统时钟信号的系统时钟。在一些情况下，外部存储器控制器105可以包含生成公共(源)数据时钟信号的公共数据时钟。
在一些情况下，外部存储器控制器105或系统100的其它组件或本文中所描述的其功能可由处理器120实施。举例来说，外部存储器控制器105可以是由处理器120或系统100的其它组件实施的硬件、固件或软件或其某一组合。虽然将外部存储器控制器105描绘为在存储器装置110外部，但在一些情况下，外部存储器控制器105或本文中所描述的其功能可由存储器装置110实施。举例来说，外部存储器控制器105可以是由装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件或软件或其某一组合。在一些情况下，外部存储器控制器105可以跨越处理器120和存储器装置110分布，使得外部存储器控制器105的部分由处理器120实施，且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样，在一些情况下，本文中归属于装置存储器控制器155或本地存储器控制器165的一或多个功能可以在一些情况下由外部存储器控制器105(与处理器120分离或包含于处理器120中)执行。
系统100的组件可使用多个信道115与存储器装置110交换信息。在一些实例中，信道115可实现外部存储器控制器105与存储器装置110之间的通信。每一信道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或发射媒体(例如，导体)。举例来说，信道115可包含第一端子，所述第一端子包含外部存储器控制器105处的一或多个引脚或衬垫以及存储器装置110处的一或多个引脚或衬垫。引脚可以是系统100的装置的导电输入或输出点的实例，且引脚可被配置成充当信道的部分。在一些情况下，端子的引脚或衬垫可为信道115的信号路径的一部分。额外信号路径可与信道的端子耦合以用于在系统100的组件内路由信号。举例来说，存储器装置110可包含信号路径(例如，存储器装置110或其组件内部，例如在存储器裸片160内部的信号路径)，所述信号路径将信号从信道115的端子路由到存储器装置110的各个组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)。驱动器、接收器或这两者可用于跨信道115传送信号。在一些情况下，可调整(例如，调谐)接收器的参考电压和/或取样定时以改进跨导电线的通信。
信道115(和相关联的信号路径及端子)可专用于传送特定类型的信息。在一些情况下，信道115可以是聚合信道且因此可以包含多个单独的信道。举例来说，数据信道190可以是x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等等。
在一些情况下，信道115可包含一或多个命令和地址(CA)信道186。CA信道186可被配置成在外部存储器控制器105与存储器装置110之间传送命令，包含与命令相关联的控制信息(例如，地址信息)。举例来说，CA信道186可包含关于所需数据的地址的读取命令。在一些情况下，CA信道186可寄存在上升时钟信号沿和/或下降时钟信号沿上。在一些情况下，CA信道186可包含八个或九个信号路径。
在一些情况下，信道115可包含一或多个时钟信号(CK)信道188。CK信道188可被配置成在外部存储器控制器105与存储器装置110之间传达一或多个共同时钟信号。每一时钟信号可被配置成在高状态和低状态之间进行调整(例如，振荡)并且协调外部存储器控制器105和存储器装置110的动作。在一些情况下，时钟信号可以是差分输出(例如，CK_t信号和CK_c信号)，且CK信道188的信号路径可相应地予以配置。在一些情况下，时钟信号可以是单端的。在一些情况下，时钟信号可为1.5GHz信号。CK信道188可包含任何数量的信号路径。在一些情况下，时钟信号CK(例如，CK_t信号和CK_c信号)可提供用于存储器装置110的命令和寻址操作或者存储器装置110的其它系统范围内的操作的定时参考。时钟信号CK因此可不同地称为控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。系统时钟信号CK可以由系统时钟生成，所述系统时钟可以包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
在一些情况下，信道115可包含一或多个数据(DQ)信道190。数据信道190可被配置成在外部存储器控制器105与存储器装置110之间传送数据和/或控制信息。举例来说，数据信道190可传送将写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。数据信道190可传送可使用多种不同调制方案(例如，NRZ、PAM4)进行调制的信号。
在一些情况下，信道115可包含可专用于其它目的的一或多个其它信道192。这些其它信道192可包含任何数量的信号路径。
在一些情况下，其它信道192可包含一或多个写入时钟信号(WCK)信道。虽然WCK中的‘W’在名义上可代表“写入”，但写入时钟信号WCK(例如，WCK_t信号和WCK_c信号)可提供通常用于存储器装置110的存取操作的定时参考(例如，用于读取和写入操作两者的定时参考)。因此，写入时钟信号WCK也可以被称为数据时钟信号WCK。WCK信道可被配置成在外部存储器控制器105与存储器装置110之间传达共同数据时钟信号。数据时钟信号可被配置成协调外部存储器控制器105和存储器装置110的存取操作(例如，写入操作或读取操作)。在一些情况下，写入时钟信号可为差分输出(例如，WCK_t信号和WCK_c信号)，且WCK信道的信号路径可相应地予以配置。WCK信道可包含任何数量的信号路径。数据时钟信号WCK可以由数据时钟生成，所述数据时钟可以包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。
在一些情况下，其它信道192可包含一或多个错误检测码(EDC)信道。EDC信道可被配置成传达错误检测信号，例如校验和，以提高系统可靠性。EDC信道可包含任何数量的信号路径。
信道115可以使用多种不同架构将外部存储器控制器105与存储器装置110耦合。各种架构的实例可包含总线、点对点连接、纵横开关、例如硅内插件等高密度内插件，或形成于有机衬底中的信道，或其某一组合。举例来说，在一些情况下，信号路径可以至少部分地包含高密度内插件，例如硅内插件或玻璃内插件。
可以使用各种不同的调制方案来调制在信道115上传送的信号。在一些情况下，可以使用二进制符号(或二进制电平)调制方案来调制在外部存储器控制器105与存储器装置110之间传达的信号。二进制符号调制方案可为M进制调制方案的实例，其中M等于二。二进制符号调制方案的每一符号可被配置成表示一个位的数字数据(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含但不限于不归零(NRZ)、单极编码、双极编码、曼彻斯特编码、具有两个符号的脉冲幅度调制(PAM)(例如，PAM2)等等。
在一些情况下，可以使用多符号(或多电平)调制方案来调制在外部存储器控制器105与存储器装置110之间传达的信号。多符号调制方案可以是M进制调制方案的实例，其中M大于或等于三。多符号调制方案的每一符号可被配置成表示多于一个位的数字数据(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含但不限于PAM4、PAM8等、正交振幅调制(QAM)、正交相移键控(QPSK)等。多符号信号(例如，PAM4信号)可以是使用包含用以对多于一个位的信息进行编码的至少三个电平的调制方案来调制的信号。多符号调制方案和符号可替代地被称作非二进制、多位或高阶调制方案和符号。
在一些实例中，外部存储器控制器105可在信道115上发射信息以存储于存储器装置110处。外部存储器控制器105可使用多电平信令技术，例如PAM4信令。在一些情况下，信道的末端的电压可能不会像施加到信道的开端的电压一样快速地增加(例如，归因于信道的固有电阻和电容)。达到所施加电压的此延迟(或“转变持续时间”)可引起数据眼降级和读取/写入错误增加和/或数据速率降低，这是在用信号传送PAM4符号之间的时间增加以适应所述延迟的情况下发生的。在一些情况下，信道末端的转变持续时间可取决于连续符号(例如，PAM4符号)之间的电压改变。举例来说，更大电压改变可引起转变持续时间增加。
在一些情况下，当信道传送符号时，外部存储器控制器105可调整信道的电流。举例来说，外部存储器控制器105可增加或减小信道上的电流以加速信道上的电压上升或下降。在一些情况下，外部存储器控制器105可基于连续符号的改变调整信道的电流，在一些情况下，所述连续符号可为PAM4符号。举例来说，作为一个实例，与4个符号中发生的较小改变(例如，第一符号表示逻辑10且第二符号表示逻辑11)的情况相比，如果符号的改变较大(例如，如果第一符号表示逻辑00且第二符号表示逻辑11)，那么外部存储器控制器105可将更多电流推到信道。
图2说明如本文中所公开的支持调适信道上的电流的示范性存储器裸片200的方面。
存储器裸片200可以是参考图1描述的存储器裸片160的实例。在一些情况下，存储器裸片200可被称作存储器芯片、存储器装置或电子存储器设备。存储器裸片200可以包含一或多个可编程以存储不同逻辑状态的存储器单元205。每一存储器单元205可以是可编程的以存储两个或更多个状态。举例来说，存储器单元205可被配置成每次存储一个位的数字逻辑(例如，逻辑0和逻辑1)。在一些情况下，单个存储器单元205(例如，多级存储器单元)可被配置成每次存储多于一个位的数字逻辑(例如，逻辑00、逻辑01、逻辑10或逻辑11)。
存储器单元205可存储表示电容器230中的可编程状态的电荷。在DRAM架构中，例如存储器单元205的存储器单元可包含具有介电材料的电容器230以存储表示可编程状态的电荷。在其它存储器架构中，其它存储装置和组件也是可能的。举例来说，可使用非线性介电材料。
可通过激活或选择例如字线210和/或数字线215等存取线而在存储器单元205上执行例如读取和写入等操作。在一些情况下，数字线215也可被称作位线。对存取线、字线和数字线或其类似物的引用可互换，且不影响理解或操作。激活或选择字线210或数字线215可包含将电压施加到相应线。
存储器裸片200可将存取线(例如，字线210和数字线215)布置成网格状图案。存储器单元205可定位于字线210和数字线215的相交点处。通过偏置字线210和数字线215(例如，对字线210或数字线215施加电压)，可在其相交点处存取单个存储器单元205。
可通过行解码器220或列解码器225控制对存储器单元205的存取。举例来说，行解码器220可从本地存储器控制器260接收行地址，且基于所接收的行地址激活字线210。列解码器225可以从本地存储器控制器260接收列地址且可以基于所接收的列地址来激活数字线215。举例来说，存储器裸片200可包含标记为WL_1至WL_M的多个字线210以及标记为DL_1至DL_N的多个数字线215，其中M和N取决于存储器阵列的大小。因此，通过激活字线210和数字线215，例如WL_1和DL_3，可以存取其相交处的存储器单元205。在二维或三维配置中的字线210和数字线215的相交点可称为存储器单元205的地址。
存储器单元205可包含逻辑存储组件，例如电容器230和切换组件235。电容器230可以是电介质电容器或铁电电容器的实例。电容器230的第一节点可与开关组件235耦合，且电容器230的第二节点可与电压源240耦合。在某些情况下，电压源240为接地，例如Vss。在一些情况下，电压源240可以是与板线驱动器耦合的板线的实例。开关组件235可以是选择性地建立或取消建立两个组件之间的电子通信的晶体管或任何其它类型的开关装置的实例。
选择或撤销选择存储器单元205可通过激活或解除激活开关组件235来实现。电容器230可以使用开关组件235与数字线215电子通信。举例来说，当解除激活开关组件235时，电容器230可与数字线215隔离，且当激活开关组件235时，电容器230可与数字线215耦合。在一些情况下，开关组件235可以是或包含晶体管且其操作可通过将电压施加到晶体管栅极来控制，其中晶体管栅极和晶体管源极之间的电压差可大于或小于晶体管的阈值电压。在一些情况下，开关组件235可以是或包含p型晶体管或n型晶体管。字线210可与开关组件235的栅极电子通信，且可基于施加到字线210的电压而激活/解除激活开关组件235。
字线210可以是与存储器单元205电子通信的导电线，其用以对存储器单元205执行存取操作。在一些架构中，字线210可与存储器单元205的开关组件235的栅极电子通信，且可被配置成控制存储器单元的开关组件235。在一些架构中，字线210可与存储器单元205的电容器230的节点电子通信，且存储器单元205可不包含开关组件235。
数字线215可为连接存储器单元205与感测组件245的导线。在一些架构中，存储器单元205可在存取操作的部分期间选择性地与数字线215耦合。举例来说，字线210和存储器单元205的切换组件235可被配置成耦合和/或隔离存储器单元205的电容器230和数字线215。在一些架构中，存储器单元205可与数字线215电子通信(例如，恒定)。
感测组件245可被配置成检测存储器单元205的电容器230上存储的状态(例如，电荷)，且基于存储的状态确定存储器单元205的逻辑状态。在一些情况下，由存储器单元205存储的电荷可能极小。因此，感测组件245可包含一或多个感测放大器以放大由存储器单元205输出的信号。感测放大器可检测在读取操作期间数字线215的电荷的小改变，且可基于检测到的电荷产生对应于逻辑状态0或逻辑状态1的信号。在读取操作期间，存储器单元205的电容器230可以输出信号(例如，释放电荷)到其对应的数字线215。所述信号可以使数字线215的电压改变。感测组件245可被配置成将跨越数字线215从存储器单元205接收的信号与参考信号250(例如，参考电压)进行比较。感测组件245可以基于所述比较确定存储器单元205的存储状态。举例来说，在二进制信令中，如果数字线215具有比参考信号250高的电压，那么感测组件245可确定存储器单元205的存储状态是逻辑1，并且如果数字线215具有比参考信号250低的电压，那么感测组件245可确定存储器单元205的存储状态是逻辑0。感测组件245可包含各种晶体管或放大器以检测和放大信号的差。存储器单元205的检测到的逻辑状态可经由列解码器225作为输出255输出。在某些情况下，感测组件245可以是另一组件(例如，列解码器225、行解码器220)的一部分。在一些情况下，感测组件245可与行解码器220或列解码器225电子通信。
本地存储器控制器260可经由各种组件(例如，行解码器220、列解码器225和感测组件245)控制存储器单元205的操作。本地存储器控制器260可以是参考图1所描述的本地存储器控制器165的实例。在一些情况下，行解码器220、列解码器225和感测组件245中的一或多个可以与本地存储器控制器260处于相同位置。本地存储器控制器260可被配置成从外部存储器控制器105(或参考图1所描述的装置存储器控制器155)接收命令和/或数据，将命令和/或数据转译成存储器裸片200可使用的信息，对存储器裸片200执行一或多个操作，且响应于执行一或多个操作而将数据从存储器裸片200传达到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器260可产生行和列地址信号以激活目标字线210和目标数字线215。本地存储器控制器260还可以产生和控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文所论述的施加电压或电流的振幅、形状或持续时间可经调整或变化，且针对在操作存储器裸片200中论述的各种操作可为不同的。
在一些情况下，本地存储器控制器260可被配置成对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所需逻辑状态。在一些情况下，可以在单个写入操作期间对多个存储器单元205进行编程。本地存储器控制器260可以识别将执行写入操作的目标存储器单元205。本地存储器控制器260可以识别与目标存储器单元205电子通信的目标字线210和目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210和目标数字线215(例如，将电压施加到字线210或数字线215)以存取目标存储器单元205。本地存储器控制器260可在写入操作期间将第一信号(例如，电压)施加到数字线215以将第一状态(例如，电荷)存储于存储器单元205的电容器230中，且第一状态(例如，电荷)可指示所要逻辑状态。
在一些情况下，本地存储器控制器260可被配置成在存储器裸片200的一或多个存储器单元205上执行读取操作(例如，感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。在一些情况下，可在单个读取操作期间感测多个存储器单元205。本地存储器控制器260可以识别将执行读取操作的目标存储器单元205。本地存储器控制器260可以识别与目标存储器单元205电子通信的目标字线210和目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210和目标数字线215(例如，将电压施加到字线210或数字线215)，以存取目标存储器单元205。目标存储器单元205可响应于偏置存取线将信号传递到感测组件245。感测组件245可放大信号。本地存储器控制器260可以激活感测组件245(例如，锁存感测组件)，且进而将从存储器单元205接收的信号与参考信号250进行比较。基于所述比较，感测组件245可以确定存储在存储器单元205上的逻辑状态。作为读取操作的部分，本地存储器控制器260可以将存储在存储器单元205上的逻辑状态传达到外部存储器控制器105(或装置存储器控制器155)。
在一些存储器架构中，存取存储器单元205可使存储在存储器单元205中的逻辑状态降级或毁坏。举例来说，在DRAM架构中执行的读取操作可能使目标存储器单元205的电容器230部分或完全放电。本地存储器控制器260可以执行重写操作或刷新操作以将存储器单元205恢复到其原始逻辑状态。本地存储器控制器260可在读取操作之后将逻辑状态重写到目标存储器单元205。在一些情况下，重写操作可被视为读取操作的部分。另外，激活单个存取线(例如，字线210)可干扰存储在与所述存取线电子通信的一些存储器单元205中的状态。因此，可对可能尚未被存取的一或多个存储器单元205执行重写操作或刷新操作。
如本文中所论述，用于在存储器裸片200和外部存储器控制器之间传送信息的信道的电压与施加到信道的电压相比可以更慢的速率上升。对于一些调制方案，例如PAM4信令，较大电压转变可引起额外且不一致延迟并且可使输出255进一步降级，从而使存储器裸片200的读取和/或写入错误增加。
图3说明如本文中所公开的支持调适信道上的电流的示范性存储器系统300的方面。
存储器系统300可包含外部存储器控制器305、存储器装置310、信道315、第一信号接口320和第二信号接口335。外部存储器控制器305、信道315和存储器装置310可分别为图1和2的外部存储器控制器105、信道115和存储器装置110或存储器裸片200的方面的实例。
第一信号接口320可产生和/或解码使用多个信道315传送的信号。第一信号接口320可与耦合到信道315的每一组件关联。第一信号接口320可被配置成产生和/或解码多电平信号、二进制信号或这两者(例如，同时)。在一些情况下，第一信号接口320可包含于外部存储器控制器305内。
在一些情况下，第一信号接口320可被配置成选择性地产生和/或解码不同类型的信号(例如，NRZ信号、PAM4信号、PAM8信号等)。可基于存储器系统300的操作情形使用不同类型的信号。举例来说，二进制信令与多电平信令相比可使用较小功率且可在功率消耗是性能的重要考虑因素时使用。可用于确定应使用哪一类型的信令的其它性能因素可包含时钟考虑因素、数据选通(DQS)考虑因素、电路能力、带宽考虑因素、抖动考虑因素或其组合。在一些情况下，第一信号接口320可被配置成实施译码功能，例如错误检测程序、错误校正程序、数据总线反相程序或其组合。第一信号接口320可包含第一驱动器325和第一接收器330。
第一驱动器325可被配置成基于包含多个位的逻辑状态，产生多电平信号。举例来说，第一驱动器325可使用PAM信令技术产生具有与逻辑状态对应的幅值的信号。第一驱动器325可被配置成使用单个输入线来接收数据。在一些情况下，第一驱动器325可包含用于第一数据位(例如，最高有效位)的第一输入线和用于第二数据位(例如，最低有效位)的第二输入线。在一些情况下，第一驱动器325可被配置成产生二进制电平信号(例如，NRZ信号)。在一些实例中，第一驱动器325可以被称作多支脚(multi-leg)驱动器。在一些实例中，第一驱动器325包含运算放大器。
第一接收器330可被配置成确定由使用多个信道315接收的多电平信号表示的逻辑状态。第一接收器330可确定所接收的多电平信号的幅值。基于所确定的幅值，第一接收器330可确定由多电平信号表示的逻辑状态。第一接收器330可被配置成使用单个输出线来输出数据。在一些情况下，第一接收器330可包含用于第一数据位(例如，最高有效位)的第一输出线和用于第二数据位(例如，最低有效位)的第二输出线。在一些情况下，第一接收器330可被配置成解码二进制信号(例如，NRZ信号)。
第二信号接口335可与第一信号接口320类似地配置并且类似地操作。在一些情况下，第二信号接口335可包含在存储器装置310中。第二信号接口335可包含第二驱动器340和第二接收器345。在一些情况下，第二驱动器340和第二接收器345可与第一驱动器325和第一接收器330类似地配置并且类似地操作。
如本文中所论述，通过发射包含表示二进制逻辑值的一系列电压的信号，可将信息从一个电子装置传送到另一电子装置。举例来说，第一驱动器325可将用以传送第一逻辑值(例如，逻辑1)的高电压和用以传送第二逻辑值(例如，逻辑0)的低电压发射到第二接收器345。在一些实例中，可发射一系列高电压和低电压(例如，八个电压脉冲)以传送形成n位二进制字(例如，八位二进制字，例如“00101001”)的对应系列的逻辑值(例如，八个逻辑值)。
在一些情况下，可在特定时间段内发射电压中的每一个。举例来说，驱动器可将具有高电压的信号发射到信道315以传送第一逻辑值，其中可在适用于第二接收器345接收并识别信号的电压电平的持续时间内施加所述高电压。
在一些情况下，可通过用信号传送各自与m位逻辑值相关的额外电压电平来增加在每一时间段内传送的信息量(或信息率)。举例来说，对于使用四个电压电平(例如，PAM4)的通信方案，第一电压电平可表示第一逻辑值(例如，逻辑00)，第二电压电平可表示第二逻辑值(例如，逻辑01)，第三电压电平可表示第三逻辑值(例如，逻辑10)，且第四电压电平可表示第四逻辑值(例如，逻辑11)。在一些情况下，相较于单个信息位与每一电压电平相关联的情况，通过使两个信息位与所述电压电平相关联，可在相同的时间段内传送两倍的信息。
在一些情况下，可通过被配置成具有高转换速率的发射驱动器(例如第一驱动器325)将电压施加到信道。转换速率可由方程式
Figure BDA0003073586850000151
表示，其中ΔV(或“电压改变”)可为第一电压(V1)与第二电压(V2)之间的差，且其中tΔV(或“转变时段”)可为第一电压转变到第二电压所需的时间量的时段。可基于发射驱动器从输出一个电压切换到输出另一电压所花费的时间来确定发射驱动器的转换速率。经配置的转换速率越高，发射驱动器可越快速地从一个电压切换到另一电压。而且，对于相同的转换速率，更大电压改变将引起更长的转变时段。
当电压施加到信道时，(例如位于发射驱动器附近)的信道的一部分的电压可基于发射驱动器的转换速率从一个电压朝向所施加电压转变。举例来说，位于第一驱动器325附近的信道电压的转换速率可等同或几乎等同于第一驱动器325的转换速率。但信道的阻抗可致使信道电压(例如，在第二接收器345附近)的转换速率明显不同于(例如，慢于)第一驱动器325的转换速率。
为增加接收器附近的信道的转换速率，可在电压施加到信道时调适(例如，增加或减小)信道的电流。举例来说，在发射驱动器将电压施加到信道之前或同时，可将额外电流施加到信道(例如，使用电流源)。额外电流的施加可致使额外电荷在信道上累积，且因此，与电压独自施加到信道的情况相比，信道的电压可以更快速的速率增加。
在一些情况下，自适应驱动器可包含在发射电路中且被配置成调适信道的电流。举例来说，自适应驱动器可被包含为发射电路的部分以使得自适应驱动器的输出可与发射驱动器的输出并联，并且因此这两个输出均与信道耦合。在发射驱动器将电压施加到信道时，自适应驱动器可被配置成将电流注入(或将电荷添加)到信道中。与仅发射驱动器施加电压的情况相比，通过在发射驱动器将电压施加到信道时(例如，通过注入电流或添加电荷)调适信道上的电流，信道的电压可以较少时间(例如，以更快速的转换速率)从先前所施加电压切换到目前所施加电压。
如本文所描述，当在信道上发射多个电压电平时，一个电压和另一电压之间的转变时段可取决于电压改变的量值。举例来说，例如当第三电压大于第二电压时，用于第一电压和第二电压的发射的转变时段可短于用于第一电压和第三电压的发射的转变时段。在一些情况下，用于传送信息的定时可增加以适应较大电压差的较长转变持续时间，从而减小输贯量。在其它情况下，感测窗可变得降级，例如，可引起数据眼(在本文中参照图4更详细地论述眼图)“收缩”，这会增加通信的位错误率。
为避免当利用多电平信令时增加通信定时和/或破坏感测窗，可通过在信道的转变时段期间调适信道的电流来增加信道电压的转换速率的量值。
举例来说，在信道的电压从一个电压电平转变到另一电压电平之前或同时，额外(例如，外部)电流可施加到信道。额外电流的施加可致使额外电荷在转变时段期间在信道上累积，且因此，与电流不施加到信道的情况相比，信道的电压可以更快速的速率增加。
在一些情况下，自适应驱动器可包含在发射电路中以使得自适应驱动器的输出与发射驱动器的输出并联，并且因此这两个输出均与信道耦合。在发射驱动器将电压施加到信道时，自适应驱动器可被配置成将电流注入(或将电荷添加)到信道中。通过针对每一电压转变，在发射驱动器将电压施加到信道时调适信道上的电流，对于每一电压转变，信道的电压可以较少时间从先前所施加电压切换到目前所施加电压。
为避免当利用多电平信令时增加通信定时和/或破坏感测窗同时还为了节约能量，可基于电压电平和/或对应逻辑值的改变自适应地增加信道电压的转换速率。
举例来说，施加到信道的外部电流的量可基于先前施加到信道并且表示第一逻辑值的第一电压与目前施加到信道并且表示第二逻辑值的第二电压之间的差。举例来说，针对第一电压和第二电压之间的第一差(其可由一或多个组件确定)，可将第一量的电流注入到信道中，并且针对第三电压和第二电压之间的第二差(其可由一或多个组件确定)，可将第二量的电流注入到信道中，其中当所述第二差大于第一差时，所述第二量可大于第一量。
在一些情况下，自适应驱动器可包含在发射电路中以使得自适应驱动器的输出与发射驱动器的输出并联，并且因此这两个输出均与信道耦合。在发射驱动器将电压施加到信道时，自适应驱动器可被配置成将电流注入(或将电荷添加)到信道中。在一些情况下，改变检测电路也可包含在发射电路中且被配置成检测施加到信道的电压的改变或即将发生的改变。在一些情况下，改变检测电路可通过计算与目前施加到信道的电压相关联的第一逻辑值和与将施加到信道的即将出现的电压相关联的第二逻辑值之间的差，检测电压改变的量值。
图4说明如本文中所公开的用于调适信道上的电流的示范性眼图400的方面。
眼图400可描绘重叠的数据发射并且可说明参考图1和2描述的系统100和存储器裸片200的方面的实施方案。在一些实例中，眼图400可表示根据包含三个或更多个电压电平(例如电压电平455到470)调制的信号(例如，多电平信号)。
眼图400可用于指示高速发射中的信号质量并且可表示信号的四个符号(例如，‘00’、‘01’、‘10’和‘11’)。在一些实例中，四个符号中的每一个可以由不同电压幅值(例如，第一电压电平455、第二电压电平460、第三电压电平465和第四电压电平470)表示。在其它实例中，眼图400可表示可用于传送存储器装置(例如参考图1所描述的存储器装置110)中的数据的PAM信号(例如，PAM4信号)。眼图400可用于提供信号的健康和完整性的视觉指示，并且可进一步指示数据信号的噪声容限。举例来说，噪声容限可指信号超过信号的理想边界的量。在本实例中，眼图400说明可例如使用PAM4信令(例如，跨导体)传送的四个相异电压电平455到470或符号。
为产生眼图400，示波器或其它计算装置可根据取样时段410(例如，单元时间间隔或位时段)来对数字信号取样。取样时段410可由与所测量的信号的发射相关联的时钟界定。在一些实例中，示波器或其它计算装置可在取样时段410期间测量信号的电压电平以形成迹线415。噪声和其它因素可导致从信号测量的迹线415背离理想阶跃函数集。通过使多个迹线415重叠，可确定关于所测量信号的各种特性。举例来说，眼图400可用于识别通信信号的不同特性，例如抖动、串扰、失真、电磁干扰(EMI)、信号丢失、信噪比(SNR)、其它特性，或其组合。闭合眼可指示有噪声的和/或不可预测的信号。
眼图400的‘眼’可指迹线415之间的空间并且可包含例如宽度420的宽度和例如张开度430的张开度。随着信号朝多个电压电平455到470中的一个收敛，电压电平455到470之间的不含迹线415的区域因此可被称作眼图400的眼。眼图中的每只眼可具有基于所测量信号的特性的唯一宽度420。各种编码和解码技术可用于修改所测量信号的宽度420。
为了在解码信号时区分不同电压电平455到470，相应参考电压440到450可位于由迹线415表示的不同电压电平455到470之间。举例来说，低电平参考电压440可定位于第一电压电平455与第二电压电平460之间；中等电平参考电压445可定位于第二电压电平460与第三电压电平465之间；且高电平参考电压450可定位于第三电压电平465与第四电压电平470之间。当解码时，由迹线415表示的信号可在可处于取样时段410的中间附近的取样时间与参考电压440到450进行比较。与每一参考电压相关联的眼越小，可能会越有可能将可引入到检测中。因而，接收器理想地可使用最小电压差(相对于参考电压440到450中的一个)区分特定信号与参考电压440到450中的所述一个相比是更高还是更低。
但实际上，数据眼可例如归因于交叉耦合、噪声、不稳定电压等等而较小。因此可在意在传送第一电压电平455的信号稳定在低电平参考电压440以上或当取样时间发生时无意中超越低电平参考电压440的情况下检测到错误(例如，不正确值)。因此，接收器可确定当实际上用信号传送了第一电压电平455时，用信号传送第二电压电平460。
如本文中所论述，较大电压电平转变与信道电压的较长上升和下降时间相关联。举例来说，从第一电压电平455到第四电压电平470的转变所花费的时间可比从第一电压电平455到第二电压电平460的转变所花费的时间长。在一些情况下，取样时段410的持续时间是基于电压电平之间的最长上升和/或下降时间，例如，取样时段410可增加以适应较长上升和/或下降时间。增加取样时段410可减小存储器系统的输贯量，且如果取样时段410不延长，那么读取/写入错误可增加。
如本文中所论述，在转变时段期间调适信道的电流可增加信道的转换速率并且扩大眼图400中的数据眼，例如，可增加数据眼的宽度和张开度。如本文中所论述，在正电压电平转变期间注入到信道中的电流量或在负电压电平转变期间从信道移除的电流量可基于电压电平转变的量值。也就是说，当信道电压从第一电压电平455转变到第四电压电平470时，与当信道电压从第二电压电平460转变第三电压电平465时相比，更多电流可注入到信道中。
图5A说明如本文中所公开的支持调适信道上的电流的示范性存储器系统的方面。
存储器系统500-a可被配置成在装置之间传送多电平信令并且可为图1-3的系统100、存储器裸片200或存储器系统300的方面的实例。存储器系统500-a可包含输入线505-a、发射电路510-a、信道520-a、接收器545-a、电流源565-a、接地参考575-a和链路570-a。
输入线505-a可被配置成载送表示一或多个信息位的电压。举例来说，施加到输入线505-a的第一电压可表示第一信息位(例如，逻辑值1)且施加到输入线505-a的具有不同于第一电压的量值的后一电压可表示第二信息位(例如，逻辑值0)。在一些实例中，施加到输入线505-a的电压可表示多个信息位，例如，第一电压可表示逻辑值11。在输入线505-a上传送的信息位可被称为“位流”。
在一些情况下，输入线505-a可被配置成以串行方式传送单一信息位，例如，输入线505-a可用于一次传送一个信息位。在其它情况下，输入线505-a可被配置成以并行方式传送多个信息位，例如，输入线505-a可用于一次传送多个信息位。并且在一些情况下，输入线505-a可被进一步配置成以串行方式传送信息位，例如，输入线505-a可用于一次传送一组信息位。在一些情况下，例如通过在第一导电迹线上发射表示第一信息位的第一电压，在第二导电迹线上发射表示第二信息位的第二电压且以此类推，输入线505-a可使用多个导电迹线传送多个信息位。在一些实例中，表示信息位的电压的发射可被称为信息位的发射。因此，输入线505-a可被配置成将信息位递送到发射电路510-a。
发射电路510-a可被配置成接收并处理在输入线505-a上发射的电压。发射电路510-a可被进一步配置成基于由所接收的电压表示的信息位来处理所述电压。举例来说，发射电路510-a可被配置成基于所接收的信息位流来识别多位逻辑值，例如，发射电路510-a可将相邻的不重叠信息位组合以形成逻辑值。在识别多位逻辑值之后，发射电路510-a可被进一步配置成产生与所识别的多位逻辑值对应的输出电压并且在例如信道520-a的信道上发射输出电压。发射电路510-a可包含位拆分组件530-a、第一驱动器535-a和第二驱动器540-a。
位拆分组件530-a可被配置成识别位流中的多位逻辑值并且将多位逻辑值分隔成单位逻辑值。在一些情况下，位拆分组件530-a可被配置成将逻辑值拆分成最高有效位(MSB)和最低有效位(LSB)。举例来说，如果位拆分组件530-a在输入线505-a上接收到后续单位逻辑值序列(按时间顺序从左到右)：{01011010}，那么位拆分组件530-a可将所述位分隔成以下多位逻辑值：{01}；{01}；{10}；{10}。位拆分组件530-a接着可处理第一多位逻辑值，进一步将第一多位逻辑值分隔成单位逻辑值{0}和{1}，其中逻辑值0是第一多位逻辑值的MSB且逻辑值1是第一多位逻辑值的LSB。一旦多位逻辑值已分隔成单位逻辑值，位拆分组件530-a接着便可将单位逻辑值传送到发射电路510-a中的驱动器，例如第一驱动器535-a和第二驱动器540-a。在一些情况下，位拆分组件530-a可将单位逻辑值(例如，并行、同时)传送到发射电路510-a中的驱动器。在一些情况下，将单位逻辑值传送到驱动器可包含发射表示单位逻辑值的一或多个电压。
第一驱动器535-a可被配置成基于传送到第一驱动器535-a的单位逻辑值而输出特定电压。举例来说，第一驱动器535-a可被配置成在接收到表示第一逻辑值(例如，逻辑值1)的第一电压(例如，高电压)的情况下输出第一电压(例如，高电压)。替代地，第一驱动器535-a可被配置成在接收到表示第一逻辑值(例如，逻辑值0)的第一电压(例如，低电压)的情况下输出第二电压(例如，低电压)。第一驱动器535-a可被配置成具有第一转换速率并且可在特定时间段内基于第一转换速率从第一电压转变到第二电压。第一驱动器535-a还可以被配置成具有第一输出阻抗。第一驱动器535-a的输出电压可施加到信道，例如信道520-a。
第二驱动器540-a可被类似地配置成第一驱动器535-a并且可被配置成基于传送到第二驱动器540-a的不同单位逻辑值而输出特定电压。第二驱动器540-a可被配置成具有第二转换速率并且可在特定时间段内基于第二转换速率从第一电压转变到第二电压。在一些情况下，所述第一和第二转换速率的值密切地匹配或相同。第二驱动器540-a可被配置成具有第二输出阻抗。第二驱动器540-a的输出电压可作为第一驱动器535-a的输出电压施加到相同信道(例如，信道520-a)。
在一些情况下，第一驱动器535-a和第二驱动器540-a的输出电压可并行或同时施加到信道520-a。由第一驱动器535-a和第二驱动器540-a输出的电压的不同组合可致使不同电压电平施加到信道520-a。举例来说，如果第一驱动器535-a输出高电压且第二驱动器540-a输出高电压，那么第一电压电平可施加到信道520-a，如果第一驱动器535-a输出高电压且第二驱动器540-a输出低电压，那么第二电压电平可施加到信道520-a，如果第一驱动器535-a输出低电压且第二驱动器540-a输出高电压，那么第三电压电平可施加到信道520-a，且如果第一驱动器535-a输出低电压且第二驱动器540-a输出低电压，那么第四电压电平可施加到信道520-a，其中第一电压电平可为最高电压电平，第二电压电平可为第二高的电压电平且以此类推。
在一些情况下，施加到信道520-a的电压电平可基于第一驱动器535-a和第二驱动器540-a的输出阻抗。在一些情况下，第一驱动器535-a被配置成具有第一输出阻抗且第二驱动器540-a被配置成具有第二输出阻抗。在一些情况下，第一输出阻抗和第二输出阻抗基于终止阻抗，例如终止阻抗550-a。举例来说，第一输出阻抗的值和第二输出阻抗的值可经选择以使得第一输出阻抗和第二输出阻抗的并联阻抗的值等同于终止阻抗，例如，对于40欧姆的终止阻抗，第一输出阻抗可为60欧姆且第二输出阻抗可为120欧姆。
在一些情况下，第一驱动器535-a和第二驱动器540-a的组合转换速率可基于第一驱动器535-a的第一转换速率和第二驱动器540-a的第二转换速率。在一些情况下，组合转换速率可取决于第一驱动器535-a和第二驱动器540-a的输入。举例来说，相对于当第一驱动器535-a和第二驱动器540-a中的一个正在输出高电压时，当第一驱动器535-a和第二驱动器540-a两者正在输出高电压时，组合转换速率的值可增加。
信道520-a可被配置成基于发射电路510-a的输出，将表示多位逻辑值的电压传送接收器545-a。在一些情况下，信道520-a的电压电平可基于第一驱动器535-a的输出和第二驱动器540-a的输出。
接收器545-a可被配置成感测信道520-a的电压电平并且识别与电压电平对应的逻辑状态。接收器545-a可包含电压源560-a和终止阻抗550-a。在一些情况下，信道520-a的电压电平是基于电压源560-a的量值。
在一些情况下，信道520-a的开端(例如，发射电路510-a附近)的电压与信道520-a的末端(例如接收器545-a附近)的电压相比可以不同的速率上升和下降。举例来说，信道520-a的固有电容和固有电阻可致使信道520-a的末端处的电压与信道520-a的开端处施加的电压相比以较慢速率上升或下降。信道520-a的末端处的此延迟的响应可反映在输出(例如，与眼图，例如图4的眼图400相关)中。在一些情况下，响应中的更明显延迟引起数据眼变窄或收缩。
为缓解延迟的响应并且张开眼图的数据眼，当发射电路的输出电压从一个电压转变到另一电压时，可来额外电流(或电荷)注入到信道520-a中。举例来说，例如电流源565-a的电流源可引入到存储器系统500-a中且被配置成将电流与发射电路510-a供应给信道520-a的电流一起施加到信道520-a。在一些实例中，电流源565-a可产生电流，所述电流是基于在输入线505-a上传送的位流而从信道520-a添加或移除电荷。
在一些情况下，如由链路570-a所表示，电流源565-a可基于在输入线505-a上传送的第一多位逻辑值和第二多位逻辑值之间的差而产生电流。举例来说，如果逻辑值00后跟着逻辑值11，那么与逻辑值00后跟着逻辑值01的情况相比，电流源565-a可将更大电流量注入到信道520-a中。类似地，如果逻辑值11后跟着逻辑值00，那么与逻辑值11后跟着逻辑值10的情况相比，电流源565-a可从信道520-a移除更大电流量。在一些实例中，电流源565-a可与接地参考575-a电子通信。在一些情况下，接地参考575-a是虚拟接地参考。
链路570-a可被配置成将信息位和/或连续信息位之间的比较传送到电流源565-a。在一些情况下，链路570-a可为输入线505-a和电流源565-a之间的直接链路(例如，导电迹线)。在其它情况下，链路570-a可为输入线505-a和电流源565-a之间的间接链路(例如，控制器可处理信息位并且基于所述信息位将信息转发到电流源565-a)。
在一些情况下，注入到信道520-a中或从信道520-a移除的电流量是基于接收到的输入值或设置。举例来说，如果电流源565-a接收到输入值{1}，那么电流源565-a可将第一量的电流注入到信道520-a或从信道520-a移除第一量的电流，这取决于信道520-a的电压是在正方向还是负方向上转变。类似地，如果电流源565-a接收到输入值{2}，那么电流源565-a可将第二量的电流注入到信道520-a或从信道520-a移除第二量的电流。以此类推。
在一些情况下，电流源565-a可包含于发射电路510-a内。在一些实例中，电流源565-a所产生的电流的量值可基于发射电路510-a附近的电压电平的改变而非基于在输入线505-a上接收到的逻辑值。在一些实例中，电流源565-a调适信道520-a的电流的持续时间在信道520-a的转变时段内发生以避免干扰信道520-a的最终电压电平，例如，信道520-a上的电流的调适可在信道520-a达到目前用信号传送的电压电平之前完成。
虽然图4大体论述在两个位逻辑值的发射期间调适信道520-a的电流，但信道520-a的电流可类似地经调适用于传送大于两个位逻辑值的调制方案，例如PAM8、PAM16等等。当使用更复杂的调制方案时，发射电路510-a可包含额外驱动器。
图5B说明如本文中所公开的支持调适信道上的电流的示范性存储器系统的方面。
存储器系统500-b可为图1-3和5A的系统100、存储器裸片200、存储器系统300或存储器系统500-a的方面的实例。存储器系统500-b可包含输入线505-b、发射电路510-b、信道520-b和接收器545-b，其可分别为图5A的输入线505-a、发射电路510-a、信道520-a和接收器545-a的方面的实例。存储器系统500-b还可包含逻辑电路580-b和自适应驱动器585-b。
发射电路510-b可包含位拆分组件530-b、第一驱动器535-b和第二驱动器540-b，其可为图5A的位拆分组件530-a、第一驱动器535-a和第二驱动器540-a的方面的实例。在一些情况下，逻辑电路580-b和自适应驱动器585-b可包含于发射电路510-b内。接收器545-b可包含终止阻抗550-b和电压源560-b，其为图5A的终止阻抗550-a和电压源560-a的方面的实例。
在一些实例中，链路570-b建立输入线505-b和逻辑电路580-b之间的导电路径。信息位可在570-b上传送到逻辑电路580-b。在其它实例中，链路570-b可建立位拆分组件530-b和逻辑电路580-b之间的导电路径。当在逻辑电路和输入线505-b或位拆分组件530-b之间(例如，并行)传送多个位时，链路570-b可包含多个导电迹线。
逻辑电路580-b也可被称作改变检测电路，可被配置成识别在505-b上传送的第一逻辑值和第二逻辑值之间的改变。举例来说，逻辑电路580-b可被配置成确定第一逻辑值所述第二逻辑值之间的差，其中第二逻辑值在时间上在第一逻辑值之后并且与第一逻辑值相邻。所确定的差值可基于所述第一和第二逻辑值。举例来说，当逻辑值的改变可较多时，所确定的差可较大。在一些情况下，特定值可对应于逻辑值之间的特定改变，例如，{+3}的值可对应于第一逻辑值00和第二逻辑值11，{+2}的值可对应于第一逻辑值00和第二逻辑值10，{+1}的值可对应于第一逻辑值00和第二逻辑值01，{-3}的值可对应于第一逻辑值11和第二逻辑值00等等。
在一些实例中，逻辑电路580-b可从位拆分组件530-b接收解构后的逻辑值，例如，逻辑电路580-b可与位拆分组件530-b的输出耦合。在一些实例中，逻辑电路580-b可包含与位拆分组件530-b类似的位拆分组件。逻辑电路580-b可产生表示第一和第二逻辑值之间的改变的输出信号并且可将输出信号传送到自适应驱动器585-b。本文中参考图6A和6B更详细地论述逻辑电路580-b的实例配置。
自适应驱动器585-b可被配置成基于在输入线505-b上传送的逻辑值，将电流推送到信道520-b或从信道520-b拉吸电流。举例来说，自适应驱动器585-b可基于从逻辑电路580-b接收的表示第一逻辑值和第二逻辑值之间的改变的信号，调适信道520-b的电流。本文中参考图6A和6B更详细地论述自适应驱动器585-b的实例配置。
图6A说明如本文中所公开的支持调适信道上的电流的示范性转换速率增强电路的方面。
转换速率增强器600-a可被配置成调适(例如，增加或减小)信道(例如图5A和5B的信道520)上的电流。转换速率增强器600-a可包含输入线605-a、逻辑电路610-a、自适应驱动器655-a和输出线690-a。
输入线605-a可被配置成将逻辑值的信息位递送到逻辑电路610-a。在一些实例中，输入线605-a可包含多个导电迹线并且可将逻辑值的MSB和LSB并行递送到逻辑电路610-a。
逻辑电路610-a可被配置成产生表示第一逻辑值和后一逻辑值之间的改变的信号。逻辑电路610-a可在输入线605-a上接收多个逻辑值的MSB和LSB并且可产生与连续逻辑值的MSB和LSB之间的改变对应的信号。举例来说，对于逻辑值之间的第一改变(例如，{11}到{00})，逻辑电路610-a可产生第一输出信号，对于逻辑值之间的第二改变(例如，{11}到{01})，逻辑电路610-a可产生第二输出信号，以此类推。逻辑电路610-a可将所产生的输出信号传送到自适应驱动器655-a。逻辑电路610-a可包含第一延迟组件615-a、第二延迟组件620-a、第三延迟组件625-a、第四延迟组件630-a、第一逻辑门635-a、第二逻辑门640-a、第三逻辑门645-a和第四逻辑门650-a。
第一延迟组件615-a可被配置成延迟信号到第一逻辑门635-a的施加。在一些情况下，第一延迟组件615-a可包含一或多个反相装置。第二延迟组件620-a、第三延迟组件625-a和第四延迟组件630-a可类似地被配置成分别延迟信号到第二逻辑门640-a、第三逻辑门645-a和第四逻辑门650-a的施加。
第一逻辑门635-a可被配置成基于在第一逻辑门635-a的输入处接收到的电流和经延迟信号而产生输出信号。在一些情况下，第一逻辑门635-a可被配置成当两个输入的电压等同时产生高输出信号并且当两个输入的电压不同时产生低输出信号，例如，第一逻辑门635-a可包含“同或”(not-exclusive-or，XNOR)门。第二逻辑门640-a、第三逻辑门645-a和第四逻辑门650-a可类似地被配置成基于电流、经延迟信号或这两者而产生输出信号。在一些情况下，第二逻辑门640-a可被配置成当两个输入的电压不同时产生低输出信号并且当两个输入的电压等同时产生低输出信号，例如，第二逻辑门640-a可包含“异或”(exclusive-or，XOR)门。在一些情况下，第三逻辑门645-a可包含XNOR门且第四逻辑门650-a可包含XOR门。
在一些情况下，第一延迟组件615-a、第二延迟组件620-a、第一逻辑门635-a和第二逻辑门640-a可被配置成处理连续逻辑值的MSB，如由MSB路径680-a所表示，而第三延迟组件625-a、第四延迟组件630-a、第三逻辑门645-a和第四逻辑门650-a可被配置成处理连续逻辑值的LSB，如由LSB路径685-a所表示。举例来说，对应于第一逻辑值的第一MSB(“MSB1”)的电压和对应于第二逻辑值的后一MSB(“MSB2”)的电压可传送到MSB路径680-a，而对应于第一逻辑值的第一LSB(“LSB1”)的电压和对应于第二逻辑值的后一LSB(“LSB2”)的电压可传送到LSB路径685-a。
MSB1可施加到第一逻辑门635-a的第一输入、第二逻辑门640-a的第一输入、第一延迟组件615-a和第二延迟组件620-a。随后，MSB2可施加到第一逻辑门635-a和第二逻辑门640-a的第一输入，且MSB1的延迟版本可施加到第一逻辑门635-a的第二输入和第二逻辑门640-a的第二输入。第一逻辑门635-a和第二逻辑门640-a可比较在其相应输入处施加的电压并且可相应地输出一电压(例如，高或低电压)。
在一些实例中，如果MSB1表示逻辑值0且MSB2表示逻辑值1，那么逻辑电路610-a可确定MSB1和MSB2之间的正改变已发生。在一些情况下，在识别MSB1和MSB2之间的正改变之后，第一逻辑门635-a输出低电压且第二逻辑门640-a输出低电压。在其它实例中，如果MSB1表示逻辑值1且MSB2表示逻辑值0，那么逻辑电路610-a可确定MSB1和MSB2之间的负改变已发生，且第一逻辑门635-a可输出高电压且第二逻辑门640-a可输出高电压。并且在其它实例中，如果MSB1表示逻辑值0且MSB2表示逻辑值0，那么逻辑电路610-a可确定在MSB1和MSB2之间未发生改变，且第一逻辑门635-a可输出高电压且第二逻辑门640-a可输出低电压。
LSB1和LSB2可类似地施加到第三逻辑门645-a的第一输入、第四逻辑门650-a的第一输入、第三延迟组件625-a和第四延迟组件630-a。并且逻辑电路610-a可确定在LSB1和LSB2之间是否发生正改变、负改变或者无改变。因此，第三逻辑门645-a和第四逻辑门650-a可输出高电压或低电压。
自适应驱动器655-a可被配置成基于从逻辑电路610-a接收的输出电压产生电流。在一些情况下，所产生的电流的量值和/或方向基于从逻辑电路610-a接收的输出而变化，例如，自适应驱动器655-a可基于所接收的输出而产生更大或更小电流。在一些实例中，自适应驱动器655-a可将电流推送到信道上或从信道拉吸电流，所述信道例如图5A和5B的信道520。
自适应驱动器655-a可包含第一晶体管660-a、第二晶体管665-a、第三晶体管670-a和第四晶体管675-a。
第一晶体管660-a可被配置成允许电流从电压源流到输出线690-a。第一晶体管660-a可为p掺杂晶体管并且可被配置成当第一晶体管660-a的输入(或“栅极”)处的电压比第一晶体管660-a的另一输入(或“源极”)的电压低至少一阈值电压时传导电流。在一些情况下，第一晶体管660-a可连接于正电压供应与输出线690-a之间。第三晶体管670-a可类似地配置成第一晶体管660-a。
第二晶体管665-a可被配置成允许电流从输出线690-a流到电压源或虚拟接地参考。第二晶体管665-a可为n掺杂晶体管并且可被配置成当第二晶体管665-a的输入(或“栅极”)处的电压比第二晶体管665-a的另一输入(或“源极”)的电压高至少一阈值电压时传导电流。在一些情况下，第二晶体管665-a可连接于正电压供应与输出线690-a之间。第四晶体管675-a可类似地配置成第二晶体管665-a。
在一些情况下，第一晶体管660-a和第二晶体管665-a的宽度可大于第三晶体管670-a和第四晶体管675-a的宽度(例如，两倍大)。在一些情况下，第一晶体管660-a和第二晶体管665-a可用于基于逻辑电路610-a测量的MSB的改变而产生用于输出线690-a的电流，如由MSB路径680-a所表示。
举例来说，如果逻辑电路610-a测量MSB1和MSB2的正改变，那么可在第一晶体管660-a的栅极处检测到低电压并且可在第二晶体管665-a的栅极处检测到低电压。因此，第一晶体管660-a可转变到作用中状态以允许电流从电压源流到输出线690-a，同时第二晶体管可保持处于解除激活状态。在一些情况下，第一晶体管660-a可在与输出线690-a电子通信的信道上的电压从一个电压电平转变另一电压电平所在的有限时间段内被激活。在一些情况下，延迟组件615-a到630-a引入的延迟至少部分地基于用于信道的转变时段。
第三晶体管670-a和第四晶体管675-a可类似地用以基于逻辑电路610-a测量的LSB的改变而产生用于输出线690-a的电流，如由LSB路径685-a所表示。包含在MSB路径680-a中的晶体管所产生的电流和包含在LSB路径685-a中的晶体管所产生的电流可组合以产生组合电流。在一些情况下，当第一晶体管660-a和第三晶体管670-a被激活且第二晶体管665-a和第四晶体管675-a被解除激活时产生最大组合电流。当第一晶体管660-a处于作用中且第二晶体管665-a、第三晶体管670-a和第四晶体管675-a被解除激活时产生第二大电流。当第一晶体管660-a和第四晶体管675-a被激活且第二晶体管665-a和第三晶体管670-a被解除激活时产生第三大电流，以此类推。
图6B说明如本文中所公开的支持调适信道上的电流的转换速率增强电路的实例。
转换速率增强器600-b可为图6A的转换速率增强器600-a的方面的实例。转换速率增强器600-b可包含输入线605-b、逻辑电路610-b、自适应驱动器655-b和输出线690-b，其可分别为图6A的输入线605-a、逻辑电路610-a、自适应驱动器655-a和输出线690-a的实例。
延迟组件615-b到630-b可被配置成延迟并反转所施加信号的电压并且可被称为反相器。第一逻辑门635-b可被配置成当当前电压与经第一延迟组件615-b反转和延迟的电压均为高时产生低输出电压，否则产生高输出电压。在一些情况下，第一逻辑门635-b可为“与非”(not and，NAND)门。在一些实例中，第三逻辑门645-b可类似地配置为第一逻辑门635-b。
第二逻辑门640-b可被配置成当当前电压与经第二延迟组件620-b反转和延迟的电压均为低时产生高输出电压，否则产生低输出电压。在一些情况下，第二逻辑门640-b可为NOR门。在一些实例中，第四逻辑门650-b可类似地配置为第二逻辑门640-b。
在一些实例中，转换速率增强器600-b被配置成经由输出线690-b将电流推送到信道从信道拉吸电流，所述信道例如图5A和5B的信道520。举例来说，如果第一逻辑值的MSB(“MSB1”)具有逻辑值0，那么第二逻辑值的MSB(“MSB2”)具有逻辑值1，第一逻辑值LSB(“LSB1”)具有逻辑值1，且第二逻辑值的LSB(“LSB2”)具有逻辑值1，例如第一逻辑值是逻辑01且第二逻辑值是逻辑11，那么第一逻辑门635-b可输出低电压，第二逻辑门640-b可输出低电压，第三逻辑门645-b可输出高电压，且第四逻辑门可输出低电压。
因此，第一晶体管660-b可转变到激活状态，同时第二晶体管665-b、第三晶体管670-b和第四晶体管675-b可保持处于解除激活状态，且电流可经由第一晶体管660-b递送到输出线690-b。在另一实例中，如果MSB1具有逻辑值0，MSB2具有逻辑值1，LSB1具有逻辑值0，且LSB2具有逻辑值1，那么第一晶体管660-b和第三晶体管670-b可转变到激活状态，同时第二晶体管665-b和第四晶体管675-b可保持处于解除激活状态。并且电流相对于前一实例的增加量可经由第一晶体管660-b递送到输出线690-b。
图7说明如本文中所公开的支持调适信道上的电流的存储器控制器的框图。
存储器控制器700可被配置成至少部分地基于第一逻辑值而将第一电压施加到信道；在施加第一电压之后，至少部分地基于第二逻辑值而将第二电压施加到信道；将第一逻辑值与第二逻辑值进行比较；和在施加第二电压时，至少部分地基于第一逻辑值和第二逻辑值的比较而调适信道上的电流。存储器控制器700可包含偏压组件705、定时组件710、逻辑值管理器715和自适应电流产生器720。
在一些情况下，偏压组件705可被配置成至少部分地基于第一逻辑值而将第一电压施加到信道并且至少部分地基于第二逻辑值而将第二的后一电压施加到信道。在一些情况下，在第二时段内并且在施加第二电压之后，偏压组件705可至少部分地基于第三逻辑值而将第三电压施加到信道。在一些情况下，定时组件710可被配置成控制偏压组件705何时施加第一电压和第二电压。
逻辑值管理器715可被配置成识别位流中的第一逻辑值和第二逻辑值。逻辑值管理器715可将第一逻辑值与第二逻辑值进行比较并且可确定第一逻辑值和第二逻辑值之间的差。在一些情况下，逻辑值管理器715可至少部分地基于所述比较而确定与第一逻辑值和第二逻辑值之间的差对应的值。举例来说，如果第一逻辑值是00且第二逻辑值是11，那么逻辑值管理器715可计算值3。如果第一逻辑值是10且第二逻辑值是01，那么逻辑值管理器715可计算值-1。以此类推。逻辑值管理器715也可基于所述比较确定第二逻辑值和第三逻辑值之间的第二差。逻辑值管理器715也可将所述差发射到自适应电流产生器720，其中自适应电流产生器720可被配置成至少基于所述差来调适信道上的电流。
自适应电流产生器720可被配置成在偏压组件705正在施加第二电压时(例如，在施加第二电压之前或并行地)，至少部分地基于第一逻辑值和第二逻辑值的比较而调适信道上的电流。在一些情况下，自适应电流产生器720可至少部分地基于与逻辑值管理器715确定的第一逻辑值和第二逻辑值之间的差对应的值而增加信道上的电流。自适应电流产生器720还可以被配置成在第三电压施加到信道所在的第二时段之前或期间至少部分地基于所述第二差调适信道上的第二电流。在一些情况下，定时组件710可被配置成控制自适应电流产生器720何时调适信道的电流。
图8说明如本文中所公开的用于调适信道上的电流的一或多种方法的流程图。
方法800可说明通过在存储器单元所含的单一可隔离材料内引起离子移动来编程所述存储器单元的电阻的方面。
在框805处，所述方法可包含至少部分地基于根据包含三个或更多个电压电平的方案调制的信号的第一逻辑值，将第一电压施加到信道，如参考图1-6所描述。在某些实例中，框805的操作可由存储器控制器执行或促进，如参考图1-3和7所描述。
在框810处，所述方法可包含至少部分地基于信号的第二逻辑值，将第二电压施加到信道，其中第二电压是在施加第一电压之后施加，如参考图1-6所描述。在某些实例中，框805的操作可由存储器控制器执行或促进，如参考图1-3和7所描述。
在框815处，所述方法可包含确定第一逻辑值和第二逻辑值之间的差，如参考图1-6所描述。在某些实例中，框805的操作可由存储器控制器执行或促进，如参考图1-3和7所描述。
在框820处，所述方法可包含至少部分地基于第一逻辑值和第二逻辑值之间的差而调适信道上的电流，其中在至少部分地基于第一电压和第二电压之间的改变的转变时段期间调适电流，如参考图1-6所描述。在某些实例中，框805的操作可由存储器控制器执行或促进，如参考图1-3和7所描述。
在一些实例中，如本文中所公开的设备可执行一或多种方法，例如方法800。所述设备可包含用于以下操作的特征、装置指令(例如，非暂时性计算机可读媒体存储的可由处理器执行的指令)：至少部分地基于根据包含三个或更多个电压电平的方案调制的信号的第一逻辑值，将第一电压施加到信道；至少部分地基于所述信号的第二逻辑值，将第二电压施加到所述信道，其中所述第二电压是在施加所述第一电压之后施加；确定所述第一逻辑值和所述第二逻辑值之间的差；和至少部分地基于所述第一逻辑值和所述第二逻辑值之间的所述差，调适所述信道上的电流，其中在至少部分地基于所述第一电压和所述第二电压之间的改变的转变时段期间调适所述电流。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于以下操作的操作、特征、装置或指令：依据所述第一逻辑值和所述第二逻辑值之间的所述差，增加或减小所述信道上的所述电流。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于以下操作的操作、特征、装置或指令：将指示所述差的信令施加到自适应驱动器的输入。在本文中所描述的方法、设备非暂时性非暂时性计算机可读媒体的一些实例中，所述自适应驱动器至少基于所述差调适所述电流。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于以下操作的操作、特征、装置或指令：将所述第一逻辑值和所述第二逻辑值进行比较；和至少部分地基于所述比较，确定与所述差对应的值。在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，调适所述电流至少部分地基于所述差的所述值。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于以下操作的操作、特征、装置或指令：产生表示所述第一逻辑值和所述第二逻辑值之间的所述差的信号。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于以下操作的操作、特征、装置或指令：在施加所述第二电压之后，至少部分地基于所述信号的第三逻辑值，将第三电压施加到所述信道，其中在第二时段期间，至少部分地基于施加所述第二电压和所述第三电压，所述信道的所述电压从所述第二电平转变到第三电平；确定所述第二逻辑值和所述第三逻辑值之间的第二差；和在所述第二时段之前或在所述第二时段内，至少部分地基于所述第二差，调适所述信道上的第二电流。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，在所述转变时段期间，至少部分地基于施加所述第一电压和所述第二电压，所述信道的电压从第一电平转变到第二电平。在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，调适所述信道上的所述电流包括使所述电流增加第一量。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，所述第二差大于所述第一逻辑值和所述第二逻辑值之间的所述差，且其中调适所述信道上的所述电流包括使所述第二电流增加大于所述第一量的第二量。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，所述信道上的所述电压从所述第一电平转变到所述第二电平的速率至少部分地基于调适所述电流，且其中所述转变时段的持续时间至少部分地基于所述电流的所述增加。
本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例可另外包含用于以下操作的操作、特征、装置或指令：接收包括所述第一逻辑值和所述第二逻辑值的所述信号；识别所述第一逻辑值，其中施加到所述信道的所述第一电压至少部分地基于所述第一逻辑值；和识别所述第二逻辑值，其中施加到所述信道的所述第二电压至少部分地基于所述第二逻辑值。
在本文中所描述的方法、设备和非暂时性计算机可读媒体的一些实例中，调适所述电流是在施加所述第二电压之前或并行地发生。
应注意，上文所描述的方法描述了可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两种或更多种的实例。
在一些实例中，设备或装置可使用通用或专用硬件执行本文中所描述的功能的方面。举例来说，设备或装置可包含发射器，其被配置成将与第一逻辑值对应的第一电压和与第二逻辑值对应的第二电压施加到信道；逻辑电路，其被配置成产生与所述第一逻辑值和所述第二逻辑值之间的差对应的信号；和自适应驱动器，其被配置成至少部分地基于所述信号，在至少部分地基于所述第一电压和所述第二电压之间的改变的转变时段期间调适所述信道上的电流。
在所述设备或装置的一些实例中，所述逻辑电路包含多个反相器，其被配置成延迟所述第一逻辑值的发射；和多个逻辑门，其被配置成接收所述第二逻辑值和所述经延迟第一逻辑值且被进一步配置成至少部分地基于所述第二逻辑值和所述经延迟第一逻辑值而将所述信号发射到所述自适应驱动器。在所述设备或装置的一些实例中，所述多个逻辑门中的逻辑门包含“异或”(XOR)门、“同或”(NXOR)门、NAND门或“或非”(NOR)门，或其任何组合。
在所述设备或装置的一些实例中，所述自适应驱动器包含第一晶体管集，其被配置成至少部分地基于所述第一逻辑值的第一位和所述第二逻辑值的第一位之间的第一差，调适所述信道上的所述电流，其中所述第一逻辑值的所述第一位和所述第二逻辑值的所述第一位共享第一对应位位置；和第二晶体管集，其被配置成至少部分地基于所述第一逻辑值的第二位和所述第二逻辑值的第二位之间的第二差，调适所述信道上的所述电流，其中所述第一逻辑值的所述第二位和所述第二逻辑值的所述第二位共享第二对应位位置。
在所述设备或装置的一些实例中，所述第一晶体管集包含第一n掺杂晶体管和第一p掺杂晶体管，且其中所述第二晶体管集包括第二n掺杂晶体管和第二p掺杂晶体管。
在所述设备或装置的一些实例中，所述逻辑电路包含第一逻辑门集，其被配置成将第一多个电压施加到所述自适应驱动器；第一多个延迟元件，其被配置成延迟所述第一逻辑值的MSB到所述第一逻辑门集的发射，其中所述第一逻辑门集被配置成处理所述第二逻辑值的MSB和所述第一逻辑值的所述经延迟MSB；第二逻辑门集，其被配置成将第二多个电压施加到所述自适应驱动器；和第二多个延迟元件，其被配置成延迟所述第一逻辑值的LSB到所述第二逻辑门集的发射，其中所述第二逻辑门集被配置成处理所述第二逻辑值的LSB和所述第一逻辑值的所述经延迟LSB。
在一些实例中，所述设备或装置包含接收器，其被配置成接收通过包含三个或更多个电压电平的调制方案的第二信号并且基于所述信号产生多个位；逻辑值检测器，其被配置成从所述多个位识别所述第一逻辑值和所述第二逻辑值；和位拆分器，其被配置成识别所述第一逻辑值的第一位和第二位。
在所述设备或装置的一些实例中，所述自适应驱动器被进一步配置成调适所述信道上的所述电流达与所述第一逻辑值和所述第二逻辑值之间的所述差对应的量。
如本文中所使用，术语“虚拟接地”是指电路的节点保持在近似为零伏特(0V)的电压下但不直接与地面连接。因此，虚拟接地的电压可在时间上为波动的且在稳定状态下返回到大约0V。可以使用例如由运算放大器和电阻器构成的分压器等各种电子电路元件来实施虚拟接地。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”是指连接到约0V。
术语“电子通信”和“耦合”是指支持组件之间的电子流的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动地交换电子或信号(例如，在通电电路中)或可不主动地交换电子或信号(例如，在断电电路中)，但可配置且可操作以在电路通电后即刻交换电子或信号。作为实例，经由开关(例如，晶体管)物理地连接的两个组件电子通信，或可联接而不管开关的状态如何(例如，断开或闭合)。
术语“隔离”或“电隔离”是指组件之间的关系，其中电子当前不能够在其间流动；如果组件之间存在断路，则组件彼此隔离。举例来说，通过开关物理连接的两个组件可在开关打开时彼此隔离。
本文中使用的术语“层”是指几何结构的分层或薄片。每一层可以具有三个维度(例如，高度、宽度和深度)，并且可以覆盖表面中的一些或全部。举例来说，在两个维度大于第三维度的情况下，层可为三维结构。层可以包含不同元件、组件和/或材料。在一些情况下，一个层可由两个或两个以上子层组成。在一些附图中，出于说明的目的而描绘三维层中的两个维度。然而，所属领域的技术人员将认识到，层在本质上是三维的。
如本文中所使用，术语“大体上”是指经修饰特征(例如由术语大体上修饰的动词或形容词)不必是绝对的但要足够接近以便获得特性的优点。
本文所论述的包含系统100、存储器裸片200和存储器系统300的装置可形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
本文中所论述的晶体管可表示场效应晶体管(FET)，且包括包含源极、漏极和栅极的三端子装置。所述端子可通过导电材料(例如金属)连接到其它电子元件。源极和漏极可为导电的，且可包括经重掺杂，例如简并，半导体区。源极与漏极可通过经轻掺杂半导体区或沟道分离。如果沟道是n型(例如，大部分载流子为电子)，则FET可称为n型FET。如果沟道是p型(例如，大部分载体为电洞)，则FET可被称作p型FET。信道可由绝缘栅极氧化物封端。可通过将电压施加到栅极来控制信道导电性。例如，将正电压或负电压分别施加到n型FET或p型FET可导致信道变得导电。当大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“解除激活”。
上文结合附图阐述的具体实施方式描述实例且并不表示可实施或在权利要求书的范围内的唯一实例。当在本说明书中使用时，术语“实例”和“示范性”意指“充当实例、例子或说明”且并非“优选”或“优于其它实例”。详细描述包括出于对所描述技术的理解的目的提供具体细节。然而，可在没有这些具体细节的情况下实践这些技术。在一些实例中，以框图形式示出了公知的结构和装置，以避免模糊所描述的实例的概念。
可使用各种不同技艺和技术中的任一种来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
结合本文中本公开所描述的各种说明性块和组件可使用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或经设计以执行本文所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此配置。
本文中所描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果以由处理器执行的软件来实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或通过计算机可读媒体予以发射。其它实例和实施在本公开和所附权利要求书的范围和精神内。举例来说，归因于软件的性质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬连线或任何这些的组合实施。实施功能的特征还可物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。如在本文中包含在权利要求书中所使用，术语“和/或”当用于两种或两种以上项目的列表中时，意思是可单独地采用所列项目中的任一种或可采用所列项目中的两种或两种以上的任何组合。举例来说，如果组成物被描述为含有组分A、B和/或C，那么所述组成物可含有：仅A；仅B；仅C；A和B的组合；A和C的组合；B和C的组合；或A、B和C的组合。而且，如在本文，包含在权利要求书中所使用，项目的列表(例如，以例如“中的至少一个”或“中的一或多个”的短语结束的项目的列表)中所使用的“或”指示包含性列表，使得例如“A、B或C中的至少一个”的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。
计算机可读媒体包含计算机存储媒体与通信媒体两者，通信媒体包含促进将计算机程序从一处传送到另一处的任何媒体。存储媒体可为可由通用或专用计算机存取的任何可用媒体。借助于实例而非限制，计算机可读媒体可以包括RAM、ROM、EEPROM、快闪存储器、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于携载或存储呈指令或数据结构形式的所要程序代码装置且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。并且，适当地将任何连接称作计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电和微波的无线技术从网站、服务器或其它远程源发射软件，那么所述同轴电缆、光纤电缆、双绞线、DSL或例如红外线、无线电和微波的无线技术包含在媒体的定义中。如本文所使用的磁盘和光盘包含压缩光盘(CD)、激光光盘、光学光盘、数字多功能光盘(DVD)、软磁盘和蓝光光盘，其中磁盘通常是以磁性方式再现数据，而光盘是用激光以光学方式再现数据。以上各者的组合也包含在计算机可读媒体的范围内。
提供本公开的先前描述以使得所属领域的技术人员能够制造或使用本公开。对本公开的各种修改对于所属领域的一般般技术人员来说将显而易见，且可在不脱离本公开的范围的情况下将本文中所定义的一般原理应用于其它变体。因此，本公开不限于本文所述的实例和设计，而是被赋予与本文所公开的原理和新颖特征一致的最宽范围。

Claims (25)

1.一种方法，其包括：
至少部分地基于根据包含三个或更多个电压电平的方案调制的信号的第一逻辑值，将第一电压施加到信道；
至少部分地基于所述信号的第二逻辑值，将第二电压施加到所述信道，其中所述第二电压是在施加所述第一电压之后施加；
确定所述第一逻辑值和所述第二逻辑值之间的差；和
至少部分地基于所述第一逻辑值和所述第二逻辑值之间的所述差，调适所述信道上的电流，其中在至少部分地基于所述第一电压和所述第二电压之间的改变的转变时段期间调适所述电流。
2.根据权利要求1所述的方法，其另外包括：
依据所述第一逻辑值和所述第二逻辑值之间的所述差，增加或减小所述信道上的所述电流。
3.根据权利要求1所述的方法，其另外包括：
将指示所述差的信令施加到自适应驱动器的输入，其中所述自适应驱动器至少基于所述差调适所述电流。
4.根据权利要求1所述的方法，其另外包括：
将所述第一逻辑值和所述第二逻辑值进行比较；和
至少部分地基于所述比较，确定与所述差对应的值，其中调适所述电流至少部分地基于所述差的所述值。
5.根据权利要求1所述的方法，其另外包括：
产生表示所述第一逻辑值和所述第二逻辑值之间的所述差的第二信号。
6.根据权利要求1所述的方法，其中在所述转变时段期间，至少部分地基于施加所述第一电压和所述第二电压，所述信道的电压从第一电平转变到第二电平，且其中调适所述信道上的所述电流包括使所述电流增加第一量。
7.根据权利要求6所述的方法，其另外包括：
在施加所述第二电压之后，至少部分地基于所述信号的第三逻辑值，将第三电压施加到所述信道，其中在第二时段期间，至少部分地基于施加所述第二电压和所述第三电压，所述信道的所述电压从所述第二电平转变到第三电平；
确定所述第二逻辑值和所述第三逻辑值之间的第二差；和
在所述第二时段之前或在所述第二时段内，至少部分地基于所述第二差，调适所述信道上的第二电流。
8.根据权利要求7所述的方法，其中所述第二差大于所述第一逻辑值和所述第二逻辑值之间的所述差，且其中调适所述信道上的所述电流包括使所述第二电流增加大于所述第一量的第二量。
9.根据权利要求6所述的方法，其中所述信道的所述电压从所述第一电平转变到所述第二电平的速率至少部分地基于调适所述电流，且其中所述转变时段的持续时间至少部分地基于所述电流的所述增加。
10.根据权利要求1所述的方法，其另外包括：
接收包括所述第一逻辑值和所述第二逻辑值的所述信号；
识别所述第一逻辑值，其中施加到所述信道的所述第一电压至少部分地基于所述第一逻辑值；和
识别所述第二逻辑值，其中施加到所述信道的所述第二电压至少部分地基于所述第二逻辑值。
11.根据权利要求1所述的方法，其中调适所述电流是在施加所述第二电压之前或并行地发生。
12.一种设备，其包括：
发射器，其被配置成将与第一逻辑值对应的第一电压和与第二逻辑值对应的第二电压施加到信道；
逻辑电路，其被配置成产生与所述第一逻辑值和所述第二逻辑值之间的差对应的信号；和
自适应驱动器，其被配置成至少部分地基于所述信号，在至少部分地基于所述第一电压和所述第二电压之间的改变的转变时段期间调适所述信道上的电流。
13.根据权利要求12所述的设备，其中所述逻辑电路包括：
多个反相器，其被配置成延迟所述第一逻辑值的发射；和
多个逻辑门，其被配置成接收所述第二逻辑值和所述经延迟第一逻辑值且被进一步配置成至少部分地基于所述第二逻辑值和所述经延迟第一逻辑值而将所述信号发射到所述自适应驱动器。
14.根据权利要求13所述的设备，其中：
所述多个逻辑门中的逻辑门包括“异或”XOR门、“同或”NXOR门、“与非”NAND门或“或非”NOR门，或其任何组合。
15.根据权利要求12所述的设备，其中所述自适应驱动器包括：
第一晶体管集，其被配置成至少部分地基于所述第一逻辑值的第一位和所述第二逻辑值的第一位之间的第一差，调适所述信道上的所述电流，其中所述第一逻辑值的所述第一位和所述第二逻辑值的所述第一位共享第一对应位位置；和
第二晶体管集，其被配置成至少部分地基于所述第一逻辑值的第二位和所述第二逻辑值的第二位之间的第二差，调适所述信道上的所述电流，其中所述第一逻辑值的所述第二位和所述第二逻辑值的所述第二位共享第二对应位位置。
16.根据权利要求15所述的设备，其中所述第一晶体管集包括第一n掺杂晶体管和第一p掺杂晶体管，且其中所述第二晶体管集包括第二n掺杂晶体管和第二p掺杂晶体管。
17.根据权利要求12所述的设备，其中所述逻辑电路包括：
第一逻辑门集，其被配置成将第一多个电压施加到所述自适应驱动器；
第一多个延迟元件，其被配置成延迟所述第一逻辑值的最高有效位MSB到所述第一逻辑门集的发射，其中所述第一逻辑门集被配置成处理所述第二逻辑值的MSB和所述第一逻辑值的所述经延迟MSB；
第二逻辑门集，其被配置成将第二多个电压施加到所述自适应驱动器；和
第二多个延迟元件，其被配置成延迟所述第一逻辑值的最低有效位LSB到所述第二逻辑门集的发射，其中所述第二逻辑门集被配置成处理所述第二逻辑值的LSB和所述第一逻辑值的所述经延迟LSB。
18.根据权利要求12所述的设备，其另外包括：
接收器，其被配置成接收通过包含三个或更多个电压电平的调制方案的第二信号并且基于所述信号产生多个位；和
逻辑值检测器，其被配置成从所述多个位识别所述第一逻辑值和所述第二逻辑值。
19.根据权利要求12所述的设备，其另外包括：
位拆分器，其被配置成识别所述第一逻辑值的第一位和第二位。
20.根据权利要求12所述的设备，其中所述自适应驱动器被进一步配置成调适所述信道上的所述电流达与所述第一逻辑值和所述第二逻辑值之间的所述差对应的量。
21.一种设备，其包括：
发射器；
信道，其与所述发射器耦合；和
控制器，其与所述发射器和所述信道耦合，所述控制器可操作以致使所述设备：
至少部分地基于第一逻辑值，将第一电压施加到所述信道；
在施加所述第一电压之后，至少部分地基于第二逻辑值，将第二电压施加到所述信道；
将所述第一逻辑值和所述第二逻辑值进行比较；和
在施加所述第二电压时，至少部分地基于所述第一逻辑值和所述第二逻辑值的比较，调适所述信道上的电流。
22.根据权利要求21所述的设备，其中所述控制器进一步可操作以致使所述设备：
至少部分地基于所述比较，确定与所述第一逻辑值和所述第二逻辑值之间的差对应的值；和
至少部分地基于所述值，增加所述信道上的所述电流。
23.根据权利要求21所述的设备，其中所述控制器进一步可操作以致使所述设备：
在第二时段内并且在施加所述第二电压之后，至少部分地基于第三逻辑值，将第三电压施加到所述信道；
确定所述第二逻辑值和所述第三逻辑值之间的第二差；和
在所述第二时段之前或在所述第二时段期间，至少部分地基于所述第二差，调适所述信道上的第二电流。
24.根据权利要求21所述的设备，其另外包括：
自适应驱动器，其与所述信道耦合，其中所述控制器进一步可操作以致使所述设备：
确定所述第一逻辑值和所述第二逻辑值之间的差；和
将所述差发射到所述自适应驱动器，其中所述自适应驱动器被配置成至少基于所述差调适所述信道上的所述电流。
25.根据权利要求21所述的设备，其中所述控制器进一步可操作以致使所述设备：
与施加所述第二电压并行地调适所述信道上的所述电流。
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