CN113131948A

CN113131948A - 具有多模式的数据移位运算装置及方法

Info

Publication number: CN113131948A
Application number: CN202010025397.5A
Authority: CN
Inventors: 陆志豪
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2020-01-10
Filing date: 2020-01-10
Publication date: 2021-07-16

Abstract

本公开包含一种具有多模式的数据移位运算装置和具有多模式的数据移位运算方法，该数据移位运算装置包含：前处理电路、第一及第二移位电路及多工器。前处理电路使数据数相当于欲使用数据尺寸数M的输入数据组自最高位数据起存储于数据数相当最大使用数据尺寸N的待运算数据组，并接收移位量S，以计算移位总和量。第一移位电路使待运算数据组进行移位量的循环移动产生第一移位数据组。第二移位电路使待运算数据组进行移位总和量的循环移动产生第二移位数据组。多工器自第二移位数据组的最高位数据起选择S笔数据以及自第一移位数据组的第N‑S笔数据起选择M‑S笔数据，输出最终移位数据组。

Description

具有多模式的数据移位运算装置及方法

技术领域

本公开涉及数据移位运算技术，尤其涉及一种多模式的数据移位运算装置及方法。

背景技术

在高速通信系统中，半循环低密度奇偶校验(quasi-cyclic low density paritycheck；QC-LDPC)解码器需要移位电路做检查节点(check node)与位元节点(bit node)的数据交换。

然而，在每种通信规格中，都必须支持不同数目的数据移位尺寸与移位。针对不同数据尺寸的移位，往往是通过针对不同数据尺寸设置多套移位电路的方式来解决，每种需要处理的数据尺寸就必须配置一套对应于该尺寸的移位电路。这样的方式，将导致硬件电路控制复杂度大幅度增加，同时也造成硬件电路关键路径(critical path)的延迟增加，进而大幅度增加硬件成本以与降低运算效率。

发明内容

鉴于现有技术的问题，本公开的一目的在于提供一种多模式的数据移位运算装置及方法，以改善现有技术。

本公开的一目的在于提供一种多模式的数据运算装置及方法，通过两组可支持最大使用数据尺寸的移位电路支持不同数据数的输入数据组进行数据移位，以大幅降低硬件设置的成本。

本公开包含一种具有多模式的数据移位运算装置，其一实施例包含：前处理电路、第一移位电路、第二移位电路以及多工器。前处理电路使数据数相当于欲使用数据尺寸数M的输入数据组自最高位数据起存储于数据数相当于最大使用数据尺寸数N的待运算数据组，并接收移位量S，以计算最大使用数据尺寸数与欲使用数据尺寸数相减后再与移位量相加的移位总和量，其中欲使用数据尺寸数据数小于或等于最大使用数据尺寸数。第一移位电路配置以使待运算数据组进行移位量的循环移动产生第一移位数据组。第二移位电路配置以使待运算数据组进行移位总和量的循环移动产生第二移位数据组。多工器配置以自该第二移位数据组的最高位数据起选择S笔数据以及自第一移位数据组的第N-S个数据起选择M-S笔数据，以输出最终移位数据组。

本公开还包含一种具有多模式的数据移位运算方法，应用于数据移位运算装置中，其一实施例包含下列步骤：使前处理电路使数据数相当于欲使用数据尺寸数M的输入数据组自最高位数据起存储于数据数相当于最大使用数据尺寸数N的待运算数据组，并接收移位量S，以计算最大使用数据尺寸数与欲使用数据尺寸数相减后，再与移位量相加的移位总和量，其中欲使用数据尺寸数小于或等于最大使用数据尺寸数；使第一移位电路使待运算数据组进行移位量的循环移动产生第一移位数据组；使第二移位电路使待运算数据组进行移位总和量的循环移动产生第二移位数据组；以及使多工器自第二移位数据组的最高位数据起选择S笔数据以及自第一移位数据组的第N-S笔数据起选择M-S笔数据，以输出最终移位数据组。

有关本公开的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。

附图说明

图1显示本公开的一实施例中，一种多模式的数据移位运算装置的方框图；

图2显示本公开的一实施例中，待运算数据组、第一移位数据组、第二移位数据组以及最终移位数据组的示意图；

图3显示本公开的一实施例中，多工器更详细的电路图；以及

图4显示本公开的一实施例中，一种多模式的数据移位运算方法的流程图。

符号说明

100 数据移位运算装置

110 前处理电路

120 第一移位电路

130 第二移位电路

140 多工器

400 数据移位运算方法

S410～S440 步骤

IGB 输入数据组

FB1～FB9 数据

FGB 第一移位数据组

LB1～LB9 数据

LGB 最终移位数据组

M 欲使用数据尺寸数

N 最大使用数据尺寸数

N1～N9 数据内容

S 数据移位量

SB1～SB9 数据

SEL₁～SEL₉ 选择电路

SGB 第二移位数据组

UB1～UB9 数据

UGB 待运算数据组

具体实施方式

本公开的一目的在于提供一种多模式的数据移位运算装置及方法，通过两组最大使用数据尺寸移位电路支持不同尺寸数据数的输入数据组进行数据移位，可以大幅降低硬件设置的成本。

参照图1。图1为本公开的一实施例中，一种多模式的数据移位运算装置100的方框图。数据移位运算装置100是应用以在不同的模式下，对最多N笔数据的不同数据总数的输入数据组IGB的移位运算。更详细地说，数据移位运算装置100可在不同模式下，分别对数据数为第N笔数据、第N-1笔数据、…至第2笔数据的输入数据组IGB进行循环移位运算。

数据移位运算装置100包含：前处理电路110、第一移位电路120、第二移位电路130以及多工器140。

前处理电路110配置以使数据数相当于当下数据数M的输入数据组IGB自最高位数据起存储于数据数相当于最大使用数据数N的待运算数据组UGB，并接收移位量S，以计算最大数据尺寸数与欲使用数据尺寸数相减后，再与移位量相加的移位总和量，即(N-M)+S。其中，欲使用数据尺寸M小于或等于最大使用数据尺寸N。

于一实施例中，最大使用数据尺寸数N为数据移位运算装置100所支持的最大使用数据尺寸数(亦即输入数据组IGB可具有最大的数据数)，欲使用数据尺寸M为所接收的输入数据组IGB实际的数据数，移位量S则为欲对输入数据组IGB进行的移位的总量。

因此，待运算数据组UGB包含N笔数据，且前处理电路110是将输入数据组IGB存储于待运算数据组UGB的前M笔数据中。进一步地，前处理电路110所计算的移位总和量，可表示为最大使用数据尺寸数N与欲使用数据尺寸M的差，再与移位量S相加的结果，亦即(N-M)+S。

第一移位电路120配置以使待运算数据组UGB进行移位量的循环移位产生第一移位数据组FGB。更详细地说，第一移位电路120配置以使待运算数据组UGB进行S笔数据的循环移动，来产生第一移位数据组FGB。

第二移位电路130配置以使待运算数据组UGB进行移位总和量的循环移动产生第二移位数据组SGB。更详细地说，第二移位电路130配置以使待运算数据组UGB进行(N-M)+S笔数据的循环移动，来产生第二移位数据组SGB。

于一实施例中，第一移位电路120以及第二移位电路130分别为一桶状移位电路(barrel shifter)，以达到循环移动的技术效果。其中，循环移动是指第一移位电路120以及第二移位电路130可使待运算数据组UGB中高位数据的部分往低位数据的部分移动，而原本低位数据的部分则循环移动至原本高位数据的部分。

多工器140配置以自第二移位数据组SGB的最高位数据起选择S个数据以及自第一移位数据组FGB的第N-S个数据起选择M-S个数据，以输出包含希望得到的M笔数据的最终移位数据组LGB。其中，最终移位数据组LGB将为输入数据组IGB进行移位量S的循环移动的结果。

同时参照图2。图2为本公开的一实施例中，待运算数据组UGB、第一移位数据组FGB、第二移位数据组SGB以及最终移位数据组LGB的示意图。以下将搭配图1及图2，以实际的数值范例对数据移位运算装置100的运行方式进行更详细的说明。

在本实施例中，数据移位运算装置100所支持的最大使用数据尺寸数N为9，所接收的输入数据组IGB的欲使用数据尺寸数M为5，而欲对输入数据组IGB进行的移位量S为3。

如图2所示，待运算数据组UGB的数据数相当于最大使用数据尺寸数N，于本实施例中为9，可由9笔数据UB1～UB9表示。其中，最高位数据为UB1，最低位数据为UB9。此9笔数据UB1～UB9分别用以存储内容N1～N9。

由于输入数据组IGB的数据数为5，因此前处理电路110将使待运算数据组UGB自最高位数据起的5笔数据，亦即在图2以粗框示出的数据UB1～UB5所存储的内容N1～N5存储输入数据组IGB。而剩下的4个数据UB6～UB9所存储的内容N6～N9则为冗余。

并且，前处理电路110所计算的移位总和量(N-M)+S将为(9-5)+3而得到7。

由于本实施例中移位量S为3，第一移位电路120将使待运算数据组UGB进行3个数据的循环移动产生第一移位数据组FGB。更详细的说，第一移位数据组FGB同样具有9个数据FB1～FB9，且第一移位数据组FGB在数据FB1～FB3的内容将为N7～N9，而数据FB4～FB9的内容则为N1～N6。

由于本实施例中移位总和量(N-M)+S为7，第二移位电路130配置以使待运算数据组UGB进行7个数据的循环移动产生第二移位数据组SGB。更详细的说，第二移位数据组SGB同样具有9个数据SB1～SB9，且第二移位数据组SGB在数据SB1～SB7的内容将为N3～N9，而数据SB8～SB9的内容则为N1～N2。

同时参照图3。图3为本公开的一实施例中，多工器140更详细的电路图。

在图3的实施例中，由于最大使用数据尺寸N为9，多工器140是以包含9个选择电路SEL₁～SEL₉的架构实现。选择电路SEL₁～SEL₉分别配置以对第一移位数据组FGB以及第二移位数据组SGB的9笔数据其中的一对应数据择一输出。

其中，选择电路SEL₁配置以自第一移位数据组FGB的数据FB1以及第二移位数据组SGB的数据SB1择一输出。选择电路SEL₂配置以自第一移位数据组FGB的数据FB2以及第二移位数据组SGB的数据SB2择一输出。以此类推，选择电路SEL₃～SEL₉配置以自第一移位数据组FGB以及以及第二移位数据组SGB的对应数据FB3～FB9以及SB3～SB9择一输出。

在本实施例中，由于移位量S为3，多工器140自第二移位数据组SGB的最高位数据起选择3笔数据输出。亦即，多工器140的选择电路SEL₁～SEL₃将针对第二移位数据组SGB，输出在图2中以粗框示出的数据SB1～SB3的内容N3～N5。

进一步地，多工器140自第一移位数据组FGB的第N-S个位数据起选择M-S笔数据输出。依照上述最大使用数据数N为9、欲使用数据尺寸数M为5以及移位量S为3的数值范例，多工器140的选择电路SEL₄～SEL₅将针对第一移位数据组FGB，自第一移位数据组FGB的第6笔数据起，选择图2中以粗框示出的2笔数据FB4～FB5的内容N1～N2输出。

因此，多工器140将选择上述自第二移位数据组SGB选择的3个数据以及自第一移位数据组FGB选择的2笔数据，输出为包含数据LB1～LB5的最终移位数据组LGB，且数据LB1～LB5的内容分别为N3、N4、N5、N1及N2，相当于输入数据组IGB的内容N1～N5移动3笔数据的结果。

需注意的是，较低位的N-M笔数据，例如图3中所示的数据LB6～LB9，无法对应原本M笔数据的输入数据组IGB的数据，因此多工器140可选择仅输出前述的M笔数据，而不输出最后的N-M笔数据。

于另一实施例中，多工器140在输出前述的M笔数据外，亦可针对最后的N-M笔数据输出任意的结果，并由后续利用最终移位数据组LGB进行运算的电路忽略此N-M笔数据。

需注意的是，上述的实施例是以最大使用数据尺寸数N为9、欲使用数据尺寸数M为5且移位量S为3为范例进行说明。实际上，最大使用数据尺寸数N、欲使用数据尺寸数M以及移位量S可为其他数值。

并且，由于数据移位运算装置100所进行的是移位量S的循环移动运算，实际上相当于欲使用数据尺寸M与移位量S的差(N-S)的向左循环移动。因此，数据移位运算装置100实际上亦可应用以进行向左循环移位的运算。

于一实施例中，输入数据组IGB为一个待运算矩阵的其中一行(row)，且待运算矩阵是应用于半循环低密度奇偶校验(quasi-cyclic low density parity check；QC-LDPC)解码器中。半循环低密度奇偶校验解码器可以将用以编解码的H矩阵切割成许多尺寸较小的子矩阵，并利用数据移位的方式反复解码(iterative decoding)持续更新与交换检查节点(check node)与位元节点(bit node)的信息。

由于不同通信协定可能支持多种不同数目的子矩阵切割方式，所需要的数据尺寸与移位量因而不同。在部分技术中，针对不同数据尺寸数的输入数据组需要设置相对应该尺寸的电路来分别进行移位运算。这样的方式，将造成硬件成本的增加。相对的，本公开的数据移位运算装置可以两组可支持最大使用数据尺寸移位电路，支持不同数据尺寸数的输入数据组进行数据移位，以大幅降低硬件设置的成本。

需注意的是，上述关于半循环低密度奇偶校验解码器的应用仅为一范例。本公开的数据移位运算装置的应用并不限于此。

在一些实施例中，每笔数据包含至少一位元。

参照图4。图4为本公开一实施例中，一种多模式的数据移位运算方法400的流程图。

除前述装置外，本公开还公开一种多模式的数据移位运算方法400，应用于例如，但不限于图1的数据移位运算装置100中。一种数据移位运算方法400的一实施例如图4所示，包含下列步骤：

S410：使前处理电路110使数据数相当于欲使用数据尺寸数M的输入数据组IGB自最高位数据起存储于数据数相当于最大使用数据尺寸数N的待运算数据组UGB，并接收移位量S，以计算最大使用数据尺寸数与欲使用数据尺寸数相减后再与移位量相加的移位总和量。

接收最大使用数据尺寸数N、欲使用数据尺寸数M以及移位量S，以计算最大使用数据尺寸数N与欲使用数据尺寸当M间数据数目相差N-M，以及计算数据数目相差N-M与移位量S的移位总和量(N-M)+S。

S420：使第一移位电路120使待运算数据组UGB进行移位量的循环移动产生第一移位数据组FGB。

S430：使第二移位电路130使待运算数据组UGB进行移位总和量的循环右移产生第二移位数据组SGB。

S440：使多工器140自第二移位数据组SGB的最高位数据起选择S笔数据以及自第一移位数据组FGB的第N-S笔数据起选择M-S笔数据，以输出最终移位数据组LGB。

综合上述，本公开中的多模式的数据移位运算装置及方法可通过两组最大使用数据尺寸移位电路支持不同数据尺寸数的输入数据组，进行数据移位，大幅降低硬件设置的成本。

虽然本公开的实施例如上所述，然而所述实施例并非用来限定本公开，本技术领域技术人员可依据本公开的明示或隐含的内容对本公开的技术特征施以变化，凡此种种变化均可能属于本公开所寻求的专利保护范围，换言之，本公开的专利保护范围须视本说明书的权利要求所界定者为准。

Claims

1.一种具有多模式的数据移位运算装置，包含：

一前处理电路，配置以使数据数相当于欲使用数据尺寸数M的一输入数据组自最高位数据起存储于数据数相当于一最大使用数据尺寸数N的一待运算数据组，并接收一移位量S，以计算该最大使用数据尺寸数与该欲使用数据尺寸数相减后，再与该移位量相加的一移位总和量，其中该欲使用数据尺寸数小于或等于该最大使用数据尺寸数；

一第一移位电路，配置以使该待运算数据组进行该移位量的循环移动产生一第一移位数据组；

一第二移位电路，配置以使该待运算数据组进行该移位总和量的循环移动产生一第二移位数据组；以及

一多工器，配置以自该第二移位数据组的最高位数据起选择S笔数据以及自该第一移位数据组的第N-S笔数据起选择M-S笔数据，以输出一最终移位数据组。

2.如权利要求1所述的数据移位运算装置，其中该第一移位电路以及该第二移位电路分别为一桶状移位电路。

3.如权利要求1所述的数据移位运算装置，其中该多工器包含N个选择电路，分别配置以对该第一移位数据组以及该第二移位数据组的其中的一对应数据择一输出。

4.如权利要求1所述的数据移位运算装置，其中该输入数据组为一待运算矩阵的其中一行。

5.如权利要求4所述的数据移位运算装置，其中该待运算矩阵是应用于一半循环低密度奇偶校验解码器中。

6.一种具有多模式的数据移位运算方法，应用于一数据移位运算装置中，包含：

使一前处理电路使数据数相当于一欲使用数据尺寸数M的一输入数据组自最高位数据起存储于数据数相当于一个最大使用数据尺寸数N的一待运算数据组，并接收一移位量S，以计算最大使用数据尺寸数与该欲使用数据尺寸数相减后，再与该移位量相加的一移位总和量，其中该欲使用数据尺寸数小于或等于该最大使用数据尺寸数；

使一第一移位电路使该待运算数据组进行该移位量的循环移动产生一第一移位数据组；

使一第二移位电路使该待运算数据组进行该移位总和量的循环移动产生一第二移位数据组；以及

使一多工器自该第二移位数据组的最高位数据起选择S笔数据以及自该第一移位数据组的第N-S笔数据起选择M-S笔数据，以输出一最终移位数据组。

7.如权利要求6所述的数据移位运算方法，其中该第一移位电路以及该第二移位电路分别为一桶状移位电路。

8.如权利要求6所述的数据移位运算方法，其中该多工器包含N个选择电路，分别配置以对该第一移位数据组以及该第二移位数据组的其中的一对应数据择一输出。

9.如权利要求6所述的数据移位运算方法，其中该输入数据组为一待运算矩阵的其中一行。

10.如权利要求9所述的数据移位运算方法，其中该待运算矩阵是应用于一半循环低密度奇偶校验解码器中。