CN113128157B - 一种模拟电路仿真中解决高阻态节点不收敛的方法及装置 - Google Patents
一种模拟电路仿真中解决高阻态节点不收敛的方法及装置 Download PDFInfo
- Publication number
- CN113128157B CN113128157B CN202110438523.4A CN202110438523A CN113128157B CN 113128157 B CN113128157 B CN 113128157B CN 202110438523 A CN202110438523 A CN 202110438523A CN 113128157 B CN113128157 B CN 113128157B
- Authority
- CN
- China
- Prior art keywords
- node
- circuit
- resistance
- equation
- solving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/373—Design optimisation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明公开一种模拟电路仿真中解决高阻态节点不收敛的方法及装置,该方法包括:在求解瞬态分析一个时间点的电路方程过程中,连续多次迭代过程中节点的解|ΔX|>tolerence或者ΔX不收敛但是右端项收敛时,检查是否有高阻态的节点;判断每个节点的解ΔXi是否大于阈值,针对大于阈值的节点i,检查对应的方程系数是否满足高阻态条件;若满足,终止本次迭代并缩小步长,进入下一个时间点;在高阻态节点和地之间,加一个接地电容形成新的电路,并建立新的电路方程,保证节点脱离高阻态且不影响原电路。本发明能自动检测并且修复的高阻态节点不收敛的问题,保证高阻态节点满足收敛条件,加快方程迭代的收敛速度,大大节省电路设计者的时间。
Description
技术领域
本发明属于电子设计自动化领域,具体涉及一种模拟电路仿真中解决高阻态节点不收敛的方法及装置。
背景技术
电路的瞬态分析就是求电路的时域响应,瞬态分析时,电路是由一组常微分方程来描述,因此瞬态分析的实质就是如何求解常微分方程。目前求解常微分方程的方法就是数值积分方法。用数值积分法求解瞬态分析的过程主要分四步:列代数微分方程,将时间离散化,在各个时间点上将微分方程化为差分方程,求解差分(非线性)方程;求解非线性方程时通常采用牛顿-拉夫森方法。当某一节点连接的电阻很大时即对应的系数矩阵元素很小,称为高阻态。在这种状态下,即使RHS接近0,每个节点的解ΔX依然会很大,无法满足收敛条件,导致瞬态分析无法收敛。所以需要一种方法能自动检测节点是否处于高阻态,如果发现处在高阻态,能通过修改方程使瞬态分析收敛。
发明内容
发明目的:本发明针对模拟电路仿真中中高阻态节点导致的瞬态分析不收敛问题,提出一种模拟电路仿真中解决高阻态节点不收敛的方法及装置,保证高阻态节点能满足收敛条件,加快方程迭代的收敛速度。
技术方案:本发明所述的一种模拟电路仿真中解决高阻态节点不收敛的方法,包括以下步骤:
(1)在求解瞬态分析一个时间点的电路方程过程中,连续多次迭代过程中节点的解|ΔX|>tolerence或者ΔX不收敛但是右端项收敛时,检查是否有高阻态的节点;
(2)判断每个节点的解ΔXi是否大于阈值,针对大于阈值的节点i,检查对应的方程系数是否满足高阻态条件;若满足,终止本次迭代并缩小步长,进入下一个时间点;
(3)在高阻态节点和地之间,加一个接地电容形成新的电路,并建立新的电路方程,保证节点脱离高阻态且不影响原电路。
进一步地,步骤(1)所述的多次迭代为两次迭代。
进一步地,步骤(2)所述的每个节点的解ΔXi是否大于阈值,判断过程如下:
ΔXi>α*tolerence,α为[16,+∞)任意值;
ΔXi>Vmax,Vmax是电路中电源电压最大值。
进一步地,步骤(2)所述的是否满足高阻态条件判断过程如下:
检查电路方程的第i列系数,如果都小于阈值,则认为该节点处在高阻态;所述阈值根据电路器件的尺寸和类型进行动态选择。
进一步地,步骤(3)所述的接地电容的值根据步长h和mos管的沟道电阻确定。
进一步地,步骤(3)所述的新的电路方程为:
进一步地,所述电路器件为mos管;所述阈值比mos管亚阈值状态的沟道电阻小1到2个数量级。
进一步地,所述接地电容C/h比mos管亚阈值状态的沟道电阻大0到2个数量级。
基于相同的发明构思,本发明还提供一种模拟电路仿真中解决高阻态节点不收敛的装置,包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序;所述计算机程序被加载至处理器时实现所述的模拟电路仿真中解决高阻态节点不收敛的方法。
有益效果:与现有技术相比,本发明的有益效果:在模拟电路仿真中,如果遇到高阻态的节点,很难收敛,目前的方法是分析电路,找出高阻态的节点,然后修改电路设计,在节点上加一个较大的电阻或者是小电容,需要花大量的时间来查找问题;本发明可以在瞬态分析过程中自动检查是否有高阻态节点并自动解决收敛问题,大大节省电路设计工作者的时间。
附图说明
图1为瞬态分析过程中的流程图;
图2为本发明具体实施例提供的一种模拟电路。
具体实施方式
下面结合附图对本发明作进一步详细说明。
本发明提供一种解决瞬态分析因为高阻态节点导致不收敛的办法,如图1所示,具体包括以下步骤:
步骤1:在求解瞬态分析一个时间点的电路方程过程中,连续多次迭代过程中每个节点的解|ΔX|>tolerence或者ΔX不收敛但是右端项收敛时,检查是否有高阻态的节点。
将时间点离散化,每个时间点由微分方程变为差分方程,也就是非线性代数方程。非线性代数方程通常用牛顿-拉夫森迭代法求解,每一次迭代都求解线性方程组(1)。求解之后,判断解(2)是否满足收敛条件,如果不收敛,进入高阻态节点检查流程。
J(Xk)*ΔX=-F(Xk) (1)
ΔX=Xk+1-Xk (2)
经过两次迭代,当|ΔX|<tolerence或F(Xk)<tolerence时满足收敛条件。其中,J(Xk)代表系数矩阵;ΔX代表未知数向量,即相邻两次迭代节点电压的差值;ΔXi是第i个未知量;-F(Xk)表示右端项,是由model方程计算得出的。
步骤2:判断每个节点的解ΔXi是否大于阈值,针对大于阈值的节点i,检查对应的方程系数是否满足高阻态条件;若满足,终止本次迭代并缩小步长,进入下一个时间点。
该检查流程分为两步,如模块104,首先检查所有节点的解是否很大,如果满足条件,则这个节点有可能处在高阻态。例如ΔXi>α*tolerence,α可根据情况取[16,+∞)任意值,或者ΔXi大于电路中电源电压最大值,即ΔXi>Vmax,Vmax是电路中电源电压最大值,如果满足任一条件,这个节点i有可能处在高阻态。
然后如模块105,对筛选出的节点i,检查原始方程的第i列系数,如果都小于阈值,则认为该节点处在高阻态,终止本次迭代并缩小步长,进入下一个时间点。系数矩阵为:
阈值根据电路器件的尺寸和类型进行动态选择。
步骤3:在高阻态节点和地之间,加一个接地电容形成新的电路,并建立新的电路方程,保证节点脱离高阻态且不影响原电路。
新的时间点开始后,步长为h,时间tn=tn-1+h,其中,tn是当前时间,tn-1是前一个时间点。如模块101、102,根据步长h和电路中器件尤其是mos管的沟道电阻选择合适的电容,加在高阻态节点和地之间,保证节点刚刚脱离高阻态但是对原电路的影响又不会很大。
在建立新的电路方程时,如模块103,新加的电容没有历史电荷,所以只能用向后欧拉方法进行差分,即在i行对角元加上C/h,在右端项减去C*(Vt-Vt-1)/h;形成新的电路方程:
步骤2和步骤3中高阻态的阈值和存在高阻态节点时需要加的电容都需要根据电路来具体选择,下面举例子来说明。
对于如图2所示的电路,m1和m2是两个N型mosfet,Net1节点分别接m1的source和m2的drain。从电路来看,如果m1和m2都处于关闭状态,则认为Net1处于高阻态。但是对于不同的设计,m1和m2开启状态的电阻会差很多。以常见的bsim3和bsimcmg model为例:
m1(d1 g1 net1 b1)nmos l=2u w=15u
m2(Net1 g2 s2 b2)nmos l=2u w=15u
model nmos bsim3…
对于上面的bsim3 model,亚阈值状态(介于开启和关闭之间,mos管或晶体管刚刚开启的状态)沟道电导在1e-6-1e-7数量级之间,所以高阻态的检查的阈值可以选择1e-7-1e-9,高阻态节点加的接地电容C/h值应该在1e-4-1e-7之间。
m1(d1 g1 net1 b1)nmos l=0.2u
m2(Net1 g2 s2 b2)nmos l=0.2u
model nmos bsimcmg…
对于上面的Bsimcmgmodel,亚阈值状态沟道电导在1e-8-1e-9数量级之间,所以高阻态的检查的阈值可以选择1e-9-1e-11,高阻态节点加的接地电容C/h值应该在1e-6-1e-9之间。
综上所述,高阻态检查的阈值应该比mos管亚阈值状态的沟道电阻小1到2个数量级,高阻态节点加的修正电容C/h应该比mos管亚阈值状态的沟道电阻大0到2个数量级。由于同一种model不同的model参数和instance参数沟道电导差别很大,且同一个电路中器件可能用不同的model,所以可根据电路器件的尺寸和类型调整这两个参数。
基于相同的发明构思,本发明还提供一种模拟电路仿真中解决高阻态节点不收敛的装置,包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序;所述计算机程序被加载至处理器时实现所述的模拟电路仿真中解决高阻态节点不收敛的方法。
本发明提供了解决因为高阻态节点而导致瞬态分析不收敛的方法,并根据下列描述使所属领域的技术人员可以制造和使用本发明。仅作为实例提供具体实施用例和应用的描述。这里描述的各种修改和组合的实例对于所属领域的技术人员是显而易见的,由此定义的普遍规则也可以在不背离这项发明的精神和范围下应用到其它实例和应用中。因此,本发明并不局限于所描述和展示的实例,而是应被赋予与本文所揭示的原理和特征最广范围相一致的应用范围。
Claims (7)
1.一种模拟电路仿真中解决高阻态节点不收敛的方法,其特征在于,包括以下步骤:
(1)在求解瞬态分析一个时间点的电路方程过程中,连续多次迭代过程中节点的解|ΔX|>tolerence或者ΔX不收敛但是右端项收敛时,检查是否有高阻态的节点;
(2)判断每个节点的解ΔXi是否大于阈值,针对大于阈值的节点i,检查对应的方程系数是否满足高阻态条件;若满足,终止本次迭代并缩小步长,进入下一个时间点;
(3)在高阻态节点和地之间,加一个接地电容形成新的电路,并建立新的电路方程,保证节点脱离高阻态且不影响原电路;所述接地电容的值根据步长h和mos管的沟道电阻确定;所述的新的电路方程为:
2.根据权利要求1所述的模拟电路仿真中解决高阻态节点不收敛的方法,其特征在于,步骤(1)所述的多次迭代为两次迭代。
3.根据权利要求1所述的模拟电路仿真中解决高阻态节点不收敛的方法,其特征在于,步骤(2)所述的每个节点的解ΔXi是否大于阈值,判断过程如下:
ΔXi>α*tolerence,α为[16,+∞)任意值;
ΔXi>Vmax,Vmax是电路中电源电压最大值。
4.根据权利要求1所述的模拟电路仿真中解决高阻态节点不收敛的方法,其特征在于,步骤(2)所述的是否满足高阻态条件判断过程如下:
检查电路方程的第i列系数,如果都小于阈值,则认为该节点处在高阻态;所述阈值根据电路器件的尺寸和类型进行动态选择。
5.根据权利要求4所述的模拟电路仿真中解决高阻态节点不收敛的方法,其特征在于,所述电路器件为mos管;所述阈值比mos管亚阈值状态的沟道电阻小1到2个数量级。
6.根据权利要求1所述的模拟电路仿真中解决高阻态节点不收敛的方法,其特征在于,所述接地电容C/h比mos管亚阈值状态的沟道电阻大0到2个数量级。
7.一种模拟电路仿真中解决高阻态节点不收敛的装置,包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序,其特征在于,所述计算机程序被加载至处理器时实现根据权利要求1-6任一项所述的模拟电路仿真中解决高阻态节点不收敛的方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110438523.4A CN113128157B (zh) | 2021-04-22 | 2021-04-22 | 一种模拟电路仿真中解决高阻态节点不收敛的方法及装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110438523.4A CN113128157B (zh) | 2021-04-22 | 2021-04-22 | 一种模拟电路仿真中解决高阻态节点不收敛的方法及装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113128157A CN113128157A (zh) | 2021-07-16 |
CN113128157B true CN113128157B (zh) | 2022-05-17 |
Family
ID=76779348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110438523.4A Active CN113128157B (zh) | 2021-04-22 | 2021-04-22 | 一种模拟电路仿真中解决高阻态节点不收敛的方法及装置 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113128157B (zh) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6490546B1 (en) * | 1999-05-04 | 2002-12-03 | International Business Machines Corporation | Method for obtaining DC convergence for SOI FET models in a circuit simulation program |
US7085700B2 (en) * | 2001-06-20 | 2006-08-01 | Cadence Design Systems, Inc. | Method for debugging of analog and mixed-signal behavioral models during simulation |
CN102054069B (zh) * | 2009-10-30 | 2014-06-18 | 新思科技(上海)有限公司 | 非线性电路直流工作点的伪瞬态分析方法与装置 |
CN103034750B (zh) * | 2011-09-30 | 2016-06-15 | 济南概伦电子科技有限公司 | 可重复电路仿真的方法和系统 |
CN103207941A (zh) * | 2013-04-27 | 2013-07-17 | 清华大学 | 集成电路供电网络全参数模型下瞬态分析方法及系统 |
US20150317417A1 (en) * | 2013-05-03 | 2015-11-05 | Texas Instruments Incorporated | Methods and systems to control an adaptive time-step |
CN108123434B (zh) * | 2017-11-17 | 2021-02-09 | 华北电力大学 | 一种计算pv曲线斜率以求取pv曲线运行点的方法 |
CN109684734B (zh) * | 2018-12-26 | 2020-06-02 | 北京华大九天软件有限公司 | 一种检查模型矩阵的方法 |
-
2021
- 2021-04-22 CN CN202110438523.4A patent/CN113128157B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN113128157A (zh) | 2021-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6405348B1 (en) | Deep sub-micron static timing analysis in the presence of crosstalk | |
Chen et al. | Miller factor for gate-level coupling delay calculation | |
US7933747B2 (en) | Method and system for simulating dynamic behavior of a transistor | |
US20180246154A1 (en) | Method and program for calculating potential, current, and peripheral electromagnetic field in electric circuit | |
US5418974A (en) | Circuit design method and system therefor | |
Kahng et al. | Efficient gate delay modeling for large interconnect loads | |
US20220114317A1 (en) | Systems, methods, and computer program products for transistor compact modeling using artificial neural networks | |
US20080209366A1 (en) | Method and apparatus for analyzing circuit model by reduction and computer program product for analyzing the circuit model | |
JP4016005B2 (ja) | 抵抗値計算方法 | |
US7444604B2 (en) | Apparatus and methods for simulation of electronic circuitry | |
Grasso et al. | Symbolic factorization methodology for multistage amplifier transfer functions | |
CN113128157B (zh) | 一种模拟电路仿真中解决高阻态节点不收敛的方法及装置 | |
Tang et al. | RDE-based transistor-level gate simulation for statistical static timing analysis | |
Devgan et al. | Realizable reduction for RC interconnect circuits | |
US6928626B1 (en) | System and method for modeling of circuit components | |
Gupta et al. | Compact current source models for timing analysis under temperature and body bias variations | |
US10002217B2 (en) | Region based device bypass in circuit simulation | |
US20200327207A1 (en) | Transient Sensitivity Analysis | |
KR20000023565A (ko) | 컴퓨터를 사용한 시스템 관계 함수 결정 방법 및 장치 | |
US8924911B2 (en) | Equation based transient circuit optimization | |
Lin et al. | Signal delay in general RC networks with application to timing simulation of digital integrated circuits | |
Tang et al. | Transistor level waveform evaluation for timing analysis | |
US20040064798A1 (en) | Robust delay metric for RC circuits | |
CN113255268B (zh) | 一种电路仿真中瞬态分析不收敛的检测及修复方法 | |
CN113361229B (zh) | Mosfet本征电压的模拟计算方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |