CN113097091A - 一种半导体结构及其制造方法 - Google Patents
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Abstract
本申请实施例公开了一种半导体结构及其制造方法，所述半导体结构包括：测试结构和保护结构，所述测试结构和所述保护结构位于切割道内；其中，所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度。
Description
技术领域
本申请实施例涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着技术进步，集成电路制造工艺要求日益增高，且由于集成电路制造周期长，成本高，因此，提高制造工艺的制造效率及质量尤为重要。
在集成电路制造过程中，通常在晶圆的各个集成电路芯片周边的切割道内制造测试结构(Testkey)，再在制造完成后对测试结构进行检测，以对相应的制造工艺进行测试。如果在晶圆制造完成后对测试结构进行电性检测等各类检测时，发现该测试结构有短路、断路或漏电等失效情况，则通过对测试结构进行失效性分析来分析失效发生的原因，以对工艺进行相应的调整和改进。
然而，随着3D-NAND层数的增加，切割道内介质层应力变得越来越难以控制，特别是进行热处理工艺的情况下，会引起介质层向芯片偏移，这可能会使切割道内形成的测试结构发生套准偏移(Overlay，OVL)。
发明内容
有鉴于此，本申请实施例为解决现有技术中存在的至少一个问题而提供一种半导体结构及其制造方法。
为达到上述目的，本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种半导体结构，包括：测试结构和保护结构，所述测试结构和所述保护结构位于切割道内；其中，
所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度。
在一种可选的实施方式中，所述测试结构包括：金属互连层、以及与所述金属互连层电连接的导电接触。
在一种可选的实施方式中，所述金属互连层包括金属连线、金属插塞和金属衬垫。
在一种可选的实施方式中，所述导电接触为内部填充有导电材料的接触孔。
在一种可选的实施方式中，所述接触为内部填充有金属材料的接触孔。
在一种可选的实施方式中，所述保护结构与所述测试结构之间的距离为400nm-1000nm。
在一种可选的实施方式中，所述多个接触分布在多个同心环上，其中，所述多个同心环中的各个相邻两个同心环之间的距离相等。
在一种可选的实施方式中，所述测试结构和所述保护结构形成于介质层中，其中，所述接触贯穿所述介质层。
在一种可选的实施方式中，所述测试结构为晶圆允收测试结构、或者电迁移测试结构、或者应力迁移测试结构。
第二方面，本申请实施例提供一种半导体结构的制造方法，所述方法包括：
在半导体衬底上形成介质层；
在所述介质层内形成测试结构；
在所述测试结构的周围形成保护结构，所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度；
其中，所述测试结构和所述保护结构位于切割道内。
在一种可选的实施方式中，所述在所述介质层内形成测试结构，包括：
通过第一工序在所述介质层内形成导电接触；以及，
通过第二工序在所述导电接触的上端形成金属互连层；
其中，所述导电接触和所述金属互连层构成测试结构。
在一种可选的实施方式中，所述半导体结构为三维存储器；
所述第一工序为形成所述三维存储器的芯片区的沟道局部接触的工序；
所述第二工序为形成所述三维存储器的芯片区的金属互连层的工序。
在一种可选的实施方式中，所述半导体结构为三维存储器；所述在所述测试结构的周围形成保护结构，包括：
通过第三工序在所述测试结构的周围形成保护结构；
其中，所述第三工序为形成所述三维存储器的芯片区的外围电路接触的工序。
本申请实施例中通过在测试结构的周围形成包围所述测试结构的保护结构，该保护结构包括呈环形分布的多个接触，且接触的深度大于所述测试结构的深度。通过这些接触可以很好的保护所述测试结构不受周围的应力影响，从而改善了测试结构的套准偏移的情况。
附图说明
图1为本申请实施例提供的一种半导体结构的俯视图；
图2为本申请实施例提供的半导体结构中的测试结构的OVL测试图；
图3为本申请实施例提供的半导体结构中的测试结构的可靠性测试图；
图4为本申请实施例提供的半导体结构中的测试结构的俯视图；
图5为本申请实施例提供的半导体结构中的测试结构的截面图；
图6为本申请实施例提供的一种半导体结构的制造方法的实现流程示意图。
具体实施方式
下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本申请实施例提供一种半导体结构，图1为本申请实施例提供的一种半导体结构的俯视图，如图1所示，包括：测试结构100和保护结构200，所述测试结构100和所述保护结构200位于切割道300内；其中，
所述保护结构200包括多个接触(contact)，所述多个接触呈环形分布以包围所述测试结构100；所述接触的深度大于所述测试结构100的深度。
图2为本申请实施例提供的半导体结构中的测试结构的OVL测试图，如图2所示，L1为芯片区的OVL测试曲线，L2为本申请实施例提供的测试结构的OVL测试曲线，L3为现有测试结构的OVL测试曲线。纵坐标为累积概率，横坐标为OVL数值。相较于未设置有保护结构的现有测试结构，本申请实施例中提供的围绕有保护结构的测试结构的OVL数值更接近于芯片区的OVL数值。且本申请实施例中提供的围绕有保护结构的测试结构的OVL数值远优于未设置有保护结构的现有测试结构的OVL数值。如图2所示，未设置有保护结构的现有测试结构的OVL数值与本申请实施例中提供的围绕有保护结构的测试结构的OVL数值相差2nm-4nm。因此，本申请实施例在测试结构的周围形成包围所述测试结构的保护结构，可以很好的改善测试结构的套准偏移的情况。
本申请实施例中通过在测试结构的周围形成包围所述测试结构的保护结构，该保护结构包括呈环形分布的多个接触，且接触的深度大于所述测试结构的深度。通过这些接触可以很好的缓解介质层在热处理工艺下的应力变化，从而改善接触所包围区域的介质层偏移的情况，如此，也在很大程度上改善了测试结构的套准偏移的情况。
这里，对晶圆进行可靠性(Reliability，RE)测试，在芯片区和切割道内的测试结构上分别施加不同的测试电压，以获取芯片区和切割道内的测试结构的电流-电压曲线、击穿电压(Voltage of Break Down，VBD)以及在恒定测试电压下的实际击穿寿命。图3为本申请实施例提供的半导体结构中的测试结构的可靠性测试图，如图3所示，L1’为芯片区的可靠性测试曲线，L2’为本申请实施例提供的测试结构的可靠性测试曲线，L3’为现有测试结构的可靠性测试曲线。纵坐标为累积分布函数CDF(％)值，横坐标为击穿电压。如图3所示，未设置有保护结构的现有测试结构的击穿电压与芯片区的击穿电压相差约2V-3V，而本申请实施例中提供的围绕有保护结构的测试结构的击穿电压与芯片区的击穿电压相差极小。相较于未设置有保护结构的测试结构，本申请实施例中的测试结构在保护结构的包围下，介质层偏移和测试结构套准偏移的情况大大改善，从而也使得测试结构的击穿电压与芯片区的击穿电压相匹配。
在本申请实施例中，半导体结构可以包括芯片区400和切割道300，芯片区400用于形成芯片，切割道300用于将芯片分离开。
在本申请实施例中，所述接触为内部填充有金属材料的接触孔。在实际应用时，所述金属材料可以为铜、铝、钨、金等金属中的一种或者上述金属材料的合金材料。在本申请实施例中金属材料优选为钨。
这里，所述半导体结构为三维存储器，所述三维存储器包括呈三维堆键合叠的存储阵列(Array)和外围电路(CMOS)。在实际应用时，所述存储阵列可以形成在第一晶圆上，所述外围电路形成在第二晶圆上，通过第一晶圆与第二晶圆的键合实现键合堆叠；之后，在第一晶圆和第二晶圆形成电引出结构，以将外围电路中需要与外部器件连接的部分电学引出。这里，所述电引出结构为外围电路接触(Periphery Contact，PC1)，需要说明的是，PC1包括位于存储器件中的外围接触和位于外围电路中的外围接触，位于存储器件中的外围接触与位于外围电路中的外围接触通过芯片区的金属互连层电连接。
在本申请实施例中，所述接触与所述三维存储器的芯片区的PC1在同一工序中形成。且形成所述接触的金属材料和形成PC1的金属材料相同，这样便于在同一工序中形成。
在本申请实施例中利用芯片区的PC1的形成工序在切割道内形成接触，从而构成所述测试结构的保护结构。如此，本申请实施例中无需引入额外的工艺步骤来形成保护结构，从而无需增加制造成本和制造时间。
图4为本申请实施例提供的半导体结构中的测试结构的俯视图，图5为本申请实施例提供的半导体结构中的测试结构的截面图，结合图4和图5所示，所述测试结构100包括：金属互连层110、以及与所述金属互连层110电连接的导电接触120。
本申请实施例中所述测试结构100不仅包括金属互连层110，还包括位于在金属互连层110下的导电接触120，该导电接触120作为上层的金属互连层110的“地基”，为金属互连层110提供一个稳定的制造平台。从而可以在一定程度上保护所述测试结构不被外界的应力影响，进而改善测试结构的套准偏移的情况。
在本申请实施例中，所述金属互连层110包括金属连线(mental)111、金属插塞(via)112和金属衬垫(pad)(图中未示出)。需要说明的是，图4中仅示意出了一层金属互连层，在实际应用时，所述金属互连层的层数可以根据实际需求而设置。所述金属互连层110为多层金属互连层的情况下，所述金属互连层110包括多层金属连线(mental)111、多个金属插塞(via)112和一个金属衬垫(pad)；相邻两层金属连线(mental)111之间通过一个金属插塞(via)112实现电连接。所述金属衬垫(pad)与最顶层的金属插塞(via)112连接，以将所述测试结构电引出。所述金属连线(mental)111的材料可以为铜、铝、钨、金等金属中的一种或者上述金属材料的合金材料。
在本申请实施例中，所述金属互连层110与所述三维存储器的芯片区的金属互连层在同一工序中形成。
这里，晶圆由多个芯片构成，芯片之间以切割道相隔。每个芯片通过沉积、刻蚀、掺杂及热处理等工艺，在半导体衬底上形成元件、叠层、金属互连层等，在形成芯片结构的同时也会根据测试需要在晶圆切割道内形成不同的测试结构。在一些实施例中，芯片区的金属互连层的层数为n层，则测试结构的金属互连层也为n层。在另一些实施例中，芯片区的金属互连层的层数为n层，而测试结构的金属互连层为m层；其中，m小于n。
在本申请实施例中，所述导电接触120未内部填充有导电材料的接触孔。在实际应用时，所述导电材料可以为铜、铝、钨、金等金属中的一种或者上述金属的合金材料。在本申请实施例中导电材料优选为钨。
在本申请实施例中，所述导电接触120与所述三维存储器的芯片区的沟道局部接触(C1CH)在同一工序中形成。且形成所述导电接触120的导电材料和形成沟道局部接触(C1CH)的导电材料相同，这样便于在同一工序中形成。这里，所述三维存储器的芯片区的沟道局部接触(C1CH)形成于台阶结构(Stair Step，SS)旁边，且靠近芯片边缘一侧。
在本申请实施例中，如图1所示，所述多个接触分布在多个同心环上，其中，所述多个同心环中的各个相邻两个同心环之间的距离相等。这里，所述同心环的形状可以为圆形、多边形、椭圆形等。图1以所述同心环的形状为矩形为例进行说明。
在一些实施例中，所述k个同心环中，最中心的第1同心环与其相邻的第2同心环之间的距离小于第2同心环与其相邻的第3同心环之间的距离，……，第k-2同心环与其相邻的第k-1同心环之间的距离小于第k-1同心环与其相邻的最外围第k同心环之间的距离。沿所述同心环中心到边缘的方向，相邻同心环之间的距离逐渐增加。
在本申请实施例中，位于同一同心环上的接触之间的距离相等。位于第1同心环上的接触之间的距离和位于第k同心环上的接触之间的距离相等。如此，沿所述同心环中心到边缘的方向，每个同心环上的接触的个数逐渐增加。
在实际应用时，所述多个接触分布在3个同心环上，换言之，所述测试结构外围围有3圈所述多个接触。需要说明的是，所述同心环的个数可以根据实际需求而进行设置。当测试结构的制造过程中具有一些较高温度的热处理等会使得介质层发生应力变化的工艺时，可以适当增加接触的圈数或接触的分布密度，以保护测试结构不受介质层应力的影响。
在一些实施例中，所述同心环的形状还可以为不规则的形状，所述多个接触可以以预设距离围绕所述测试结构200的边缘而设置。换言之，所述保护结构100到所述测试结构200的边缘的距离恒定为预设距离。在实际应用时，所述预设距离的范围为400nm-1000nm。
在本申请实施例中，所述保护结构100与所述测试结构200之间的距离为400nm-1000nm。
在本申请实施例中，所述测试结构100和所述保护结构200形成于介质层中，其中，所述接触贯穿所述介质层。这里，所述金属衬垫(pad)形成于介质层上。需要说明的是，所述介质层的材料可以为氧化硅、氮化硅或氮氧化硅中的一种或多种。可以理解的是，所述介质层可以为一层绝缘材料层，也可以是多层相同或不同的绝缘材料层层叠而成。
在本申请实施例中，所述测试结构100为晶圆允收测试结构(wafer acceptancetest，WAT)、或者电迁移测试结构(Electro-Migration，EM)、或者应力迁移测试结构(Stress-Migration，SM)。其中，所述晶圆允收测试结构用于电学性能测试，所述电迁移测试结构和所述应力迁移测试结构用于品质性能测试。
本申请实施例公开了一种半导体结构，所述半导体结构包括：测试结构和保护结构，所述测试结构和所述保护结构位于切割道内；其中，所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度。本申请实施例中通过在测试结构的周围形成包围所述测试结构的保护结构，该保护结构包括呈环形分布的多个接触，且接触的深度大于所述测试结构的深度。通过这些接触可以很好的缓解介质层在热处理工艺下的应力变化，从而改善接触所包围区域的介质层偏移的情况，如此，也在很大程度上改善了测试结构发生套准偏移的情况。
本申请实施例提供一种半导体结构的制造方法，图6为本申请实施例提供的一种半导体结构的制造方法的实现流程示意图，如图6所示，所述方法主要包括以下步骤：
步骤501：在半导体衬底上形成介质层。
步骤502：在所述介质层内形成测试结构。
在本申请实施例中，在半导体衬底沉积上形成介质层。沉积所述介质层的方法包括但不限于化学气相沉积(CVD，Chemical Vapor Deposition)工艺、物理气相沉积(PVD，Physical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)工艺。需要说明的是，所述半导体衬底可以为单质半导体材料衬底(例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料衬底(例如为锗硅(SiGe)衬底等)，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。所述介质层的材料可以为氧化硅、氮化硅或氮氧化硅中的一种或多种。可以理解的是，所述介质层可以为一层绝缘材料层，也可以是多层相同或不同的绝缘材料层层叠而成。
在本申请实施例中，通过第一工序在所述介质层内形成导电接触；以及，通过第二工序在所述导电接触的上端形成金属互连层；其中，所述导电接触和所述金属互连层构成测试结构。这里，所述半导体结构为三维存储器；所述第一工序为形成所述三维存储器的芯片区的沟道局部接触(C1CH)的工序；所述第二工序为形成所述三维存储器的芯片区的金属互连层的工序。
在本申请实施例中，所述导电接触为内部填充有导电材料的接触孔。在实际应用时，所述导电材料可以为铜、铝、钨、金等金属中的一种或者上述金属的合金材料。在本申请实施例中导电材料优选为钨。
在本申请实施例中，所述金属互连层包括金属连线(mental)、金属插塞(via)和金属衬垫(pad)。这里，所述金属衬垫(pad)形成于介质层上。
步骤503：在所述测试结构的周围形成保护结构，所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度；其中，所述测试结构和所述保护结构位于切割道内。
在本申请实施例中，通过第三工序在所述测试结构的周围形成保护结构，所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；其中，所述第三工序为形成所述三维存储器的芯片区的外围电路接触的工序。
在本申请实施例中，所述多个接触分布在多个同心环上，其中，所述多个同心环中的各个相邻两个同心环之间的距离相等。这里，所述同心环的形状可以为圆形、多边形、椭圆形等。
在本申请实施例中，所述接触贯穿所述介质层。所述接触为内部填充有金属材料的接触孔。在实际应用时，所述金属材料可以为铜、铝、钨、金等金属中的一种或者上述金属材料的合金材料。在本申请实施例中金属材料优选为钨。
在本申请实施例中，所述保护结构与所述测试结构之间的距离为400nm-1000nm。
在本申请实施例中，所述测试结构为晶圆允收测试结构、或者电迁移测试结构、或者应力迁移测试结构。其中，所述晶圆允收测试结构用于电学性能测试，所述电迁移测试结构和所述应力迁移测试结构用于品质性能测试。
本申请实施例公开了一种半导体结构的制造方法，所述方法包括：在半导体衬底上形成介质层；在所述介质层内形成测试结构；在所述测试结构的周围形成保护结构，所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度；其中，所述测试结构和所述保护结构位于所述介质层的切割道内。本申请实施例中通过在测试结构的周围形成包围所述测试结构的保护结构，该保护结构包括呈环形分布的多个接触，且接触的深度大于所述测试结构的深度。通过这些接触可以很好的缓解介质层在热处理工艺下的应力变化，从而改善接触所包围区域的介质层偏移的情况，如此，也在很大程度上改善了测试结构的套准偏移的情况。
应理解，说明书通篇中提到的“在本申请实施例”或“在一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在本申请实施例”或“在一些实施例”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (13)
1.一种半导体结构，其特征在于，包括：测试结构和保护结构，所述测试结构和所述保护结构位于切割道内；其中，
所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度。
2.根据权利要求1所述的半导体结构，其特征在于，所述测试结构包括：金属互连层、以及与所述金属互连层电连接的导电接触。
3.根据权利要求2所述的半导体结构，其特征在于，所述金属互连层包括金属连线、金属插塞和金属衬垫。
4.根据权利要求2所述的半导体结构，其特征在于，所述导电接触为内部填充有导电材料的接触孔。
5.根据权利要求1所述的半导体结构，其特征在于，所述接触为内部填充有金属材料的接触孔。
6.根据权利要求1所述的半导体结构，其特征在于，所述保护结构与所述测试结构之间的距离为400nm-1000nm。
7.根据权利要求1所述的半导体结构，其特征在于，所述多个接触分布在多个同心环上，其中，所述多个同心环中的各个相邻两个同心环之间的距离相等。
8.根据权利要求1至7中任一项所述的半导体结构，其特征在于，所述测试结构和所述保护结构形成于介质层中，其中，所述接触贯穿所述介质层。
9.根据权利要求1至7中任一项所述的半导体结构，其特征在于，所述测试结构为晶圆允收测试结构、或者电迁移测试结构、或者应力迁移测试结构。
10.一种半导体结构的制造方法，其特征在于，所述方法包括：
在半导体衬底上形成介质层；
在所述介质层内形成测试结构；
在所述测试结构的周围形成保护结构，所述保护结构包括多个接触，所述多个接触呈环形分布以包围所述测试结构；所述接触的深度大于所述测试结构的深度；
其中，所述测试结构和所述保护结构位于切割道内。
11.根据权利要求10所述的半导体结构的制造方法，其特征在于，所述在所述介质层内形成测试结构，包括：
通过第一工序在所述介质层内形成导电接触；以及，
通过第二工序在所述导电接触的上端形成金属互连层；
其中，所述导电接触和所述金属互连层构成测试结构。
12.根据权利要求11所述的半导体结构的制造方法，其特征在于，所述半导体结构为三维存储器；
所述第一工序为形成所述三维存储器的芯片区的沟道局部接触的工序；
所述第二工序为形成所述三维存储器的芯片区的金属互连层的工序。
13.根据权利要求10至12中任一项所述的半导体结构的制造方法，其特征在于，所述半导体结构为三维存储器；所述在所述测试结构的周围形成保护结构，包括：
通过第三工序在所述测试结构的周围形成保护结构；
其中，所述第三工序为形成所述三维存储器的芯片区的外围电路接触的工序。
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