CN113094170B - 一种5g通信虚拟化网元的内存总线分配方法和终端 - Google Patents

一种5g通信虚拟化网元的内存总线分配方法和终端 Download PDF

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Abstract

本发明公开了一种5G通信虚拟化网元的内存总线分配方法和终端，所述方法包括：设置使UPF网元绑定到第一核心组上运行，设置使其它网元绑定到第二核心组上运行；每隔预设周期检测第一核心组上第一核心组上实际读写数据的第三频率，根据第三频率和分配给第一核心组的第一内存总线读写数据频率大小，调节第一核心组占用的第一内存总线读写数据频率和第二核心组占用的第二内存总线读写数据频率的大小，避免UPF网元读写数据时因内存总线读写数据的频率不足而排队等待，进而降低程序的性能，也避免了UPF网元分配太多的内存总线读写数据的频率而造成浪费，使5G通信系统的整体性能达到最优。

Description

一种5G通信虚拟化网元的内存总线分配方法和终端
技术领域
本发明涉及5G通信技术领域，尤其涉及一种5G通信虚拟化网元的内存总线分配方法和终端。
背景技术
第五代移动通信技术(5th generation mobile networks或5th generationwireless systems、5th-Generation，简称5G或5G技术)是最新一代蜂窝移动通信技术，也是继4G(LTE-A、WiMax)、3G(UMTS、LTE)和2G(GSM)系统之后的延伸。5G的性能目标是高数据速率、减少延迟、节省能源、降低成本、提高系统容量和大规模设备连接。
多核CPU的所有CPU核心(核心指多核CPU的运算核心)共享使用内存总线去读写数据，受限于内存总线的工作频率，允许CPU核心使用内存总线读写数据的频率(单位时间内的次数)是有限的。在高速运行的多核CPU系统中，多个CPU核心请求读写数据的频率之和往往超过最大允许的频率，此时CPU核心在读写数据时不得不进入排队等待状态，增加了读写数据的时间、降低了程序的性能。
在一台物理服务器上运行一套5G通信虚拟化网元时(虚拟化网元包括虚拟机系统程序以及虚拟机应用程序)，这些虚拟化网元有AMF、SMF、UDM、UPF、PCF等。所有虚拟化网元使用内存总线读写数据时会互相竞争，影响降低了5G通信系统的整体性能。
因此，现有技术还有待于改进和发展。
发明内容
本发明的主要目的在于提供一种5G通信虚拟化网元的内存总线分配方法和终端，旨在解决现有技术中所有虚拟化网元使用内存总线读写数据时会互相竞争，影响降低了5G通信系统的整体性能的问题。
为实现上述目的，本发明提供一种5G通信虚拟化网元的内存总线分配方法，所述5G通信虚拟化网元的内存总线分配方法包括如下步骤：
将多核CPU的预设个数的运算核心预先进行编号，将所有运算核心分为第一核心组和第二核心组，并给所述第一核心组分配第一内存总线读写数据频率，给所述第二核心组分配第二内存总线读写数据频率；
将UPF网元绑定设置在所述第一核心组上运行，剩余的所有虚拟化网元绑定设置在所述第二核心组上运行；
每隔预设周期检测所述第一核心组上实际读写数据的第三频率，并判断所述第三频率是否大于所述第一内存总线读写数据频率；
当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加预设频率，将所述第二核心组占用的第二内存总线读写数据频率减少预设频率；
当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少预设频率，将所述第二核心组占用的所述第二内存总线读写数据频率增加预设频率。
可选地，所述的5G通信虚拟化网元的内存总线分配方法，其中，所述第一核心组包括第一预设数量的运算核心，所述第二核心组包括第二预设数量的运算核心。
可选地，所述的5G通信虚拟化网元的内存总线分配方法，其中，所述预设个数为16个；所述第一预设数量为10个，所述第二预设数量为6个；所述第一核心组包括运算核心1-运算核心10；所述第二核心组包括运算核心11-运算核心16。
可选地，所述的5G通信虚拟化网元的内存总线分配方法，其中，16个运算核心共享内存总线读写数据的最大频率为30M次，所述第一内存总线读写数据频率为15M次，所述第二内存总线读写数据频率为15M次；所述预设频率为1M。
可选地，所述的5G通信虚拟化网元的内存总线分配方法，其中，所述将多核CPU的预设个数的运算核心预先进行编号，将所有运算核心分为第一核心组和第二核心组，并给所述第一核心组分配第一内存总线读写数据频率，给所述第二核心组分配第二内存总线读写数据频率，具体包括：
将多核CPU的16个的运算核心预先进行编号，编号为运算核心1-运算核心16；
将运算核心1-运算核心10设置为所述第一核心组，将运算核心11-运算核心16设置为所述第二核心组；
给所述第一核心组分配的内存总线读写数据频率为15M次，给所述第二核心组分配的内存总线读写数据频率为剩下的15M次。
可选地，所述的5G通信虚拟化网元的内存总线分配方法，其中，所述当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加预设频率，将所述第二核心组占用的第二内存总线读写数据频率减少预设频率，具体包括：
当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加1M，将所述第二核心组占用的第二内存总线读写数据频率减少1M。
可选地，所述的5G通信虚拟化网元的内存总线分配方法，其中，所述当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少预设频率，将所述第二核心组占用的所述第二内存总线读写数据频率增加预设频率，具体包括：
当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少1M，将所述第二核心组占用的第二内存总线读写数据频率增加1M。
此外，为实现上述目的，本发明还提供一种终端，其中，所述终端包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的5G通信虚拟化网元的内存总线分配程序，所述5G通信虚拟化网元的内存总线分配程序被所述处理器执行时实现如上所述的5G通信虚拟化网元的内存总线分配方法的步骤。
此外，为实现上述目的，本发明还提供一种存储介质，其中，所述存储介质存储有5G通信虚拟化网元的内存总线分配程序，所述5G通信虚拟化网元的内存总线分配程序被处理器执行时实现如上所述的5G通信虚拟化网元的内存总线分配方法的步骤。
本发明通过将多核CPU的预设个数的运算核心预先进行编号，将所有运算核心分为第一核心组和第二核心组，并给所述第一核心组分配第一内存总线读写数据频率，给所述第二核心组分配第二内存总线读写数据频率；将UPF网元绑定设置在所述第一核心组上运行，剩余的所有虚拟化网元绑定设置在所述第二核心组上运行；每隔预设周期检测所述第一核心组上实际读写数据的第三频率，并判断所述第三频率是否大于所述第一内存总线读写数据频率；当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加预设频率，将所述第二核心组占用的第二内存总线读写数据频率减少预设频率；当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少预设频率，将所述第二核心组占用的所述第二内存总线读写数据频率增加预设频率。本发明避免了UPF网元读写数据时因内存总线读写数据的频率不足而排队等待，进而降低程序的性能，也避免了UPF网元分配太多的内存总线读写数据的频率而造成浪费，使5G通信系统的整体性能达到最优。
附图说明
图1是本发明5G通信虚拟化网元的内存总线分配方法的较佳实施例的流程图；
图2为本发明终端的较佳实施例的运行环境示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明较佳实施例所述的5G通信虚拟化网元的内存总线分配方法，如图1所示，所述5G通信虚拟化网元的内存总线分配方法包括以下步骤：
步骤S10、将多核CPU的预设个数的运算核心预先进行编号，将所有运算核心分为第一核心组和第二核心组，并给所述第一核心组分配第一内存总线读写数据频率，给所述第二核心组分配第二内存总线读写数据频率。
具体地，所述第一核心组包括第一预设数量的运算核心，所述第二核心组包括第二预设数量的运算核心，所述第一预设数量和所述第二预设数量可以相同或者不同；本发明以多核CPU有16个运算核心为例进行说明，将16个运算核心依次进行编号，编号为运算核心1、运算核心2、运算核心3…、运算核心16，将运算核心1-运算核心10定义为第一核心组(或者称之为核心组A，即所述第一预设数量为10)，将运算核心11-运算核心16定义为第二核心组(或者称之为核心组B，即所述第二预设数量为6)。
其中，16个运算核心共享内存总线读写数据的最大频率为30M(M＝百万)次，给所述第一核心组(核心组A)分配的所述第一内存总线读写数据频率为15M次，给所述第二核心组(核心组B)分配剩下的所述第二内存总线读写数据频率为15M次。
步骤S20、将UPF网元绑定设置在所述第一核心组上运行，剩余的所有虚拟化网元绑定设置在所述第二核心组上运行。
具体地，所述UPF网元用于执行用户流量转发的工作，将所述UPF网元绑定设置在所述第一核心组(运算核心1-运算核心10)上运行，剩余的所有虚拟化网元(例如AMF、SMF、UDM、PCF等)绑定设置在所述第二核心组(运算核心11-运算核心16)上运行。
步骤S30、每隔预设周期检测所述第一核心组上实际读写数据的第三频率，并判断所述第三频率是否大于所述第一内存总线读写数据频率。
具体地，所述预设周期为10秒，也可以为其他时间，检测所述第一核心组上实际读写数据的第三频率(Hc)，并判断所述第三频率是否大于所述第一内存总线读写数据频率(Hm)。
步骤S40、当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加预设频率，将所述第二核心组占用的第二内存总线读写数据频率减少预设频率。
具体地，当所述第三频率Hc大于所述第一内存总线读写数据频率Hm时，将所述第一内存总线读写数据频率Hm增加1M，将所述第二核心组占用的第二内存总线读写数据频率(例如为Hn)减少1M，之后返回执行步骤S30。
步骤S50、当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少预设频率，将所述第二核心组占用的所述第二内存总线读写数据频率增加预设频率。
具体地，当所述第三频率Hc小于所述第一内存总线读写数据频率Hm时，将所述第一内存总线读写数据频率Hm减少1M，将所述第二核心组占用的第二内存总线读写数据频率Hn增加1M，之后返回执行步骤S30。
进一步地，当所述第三频率Hc等于所述第一内存总线读写数据频率Hm时，直接返回执行步骤S30。
在5G通信虚拟化网元中，不同网元对5G通信系统的整体性能的影响也大小不同，其中UPF网元对5G通信系统的性能影响很大，其它网元对5G通信系统的性能影响很小，应该考虑使UPF网元优先使用内存总线，优先保证UPF网元高效运行。
CPU默认所有的核心共享使用内存总线，同时CPU也支持给各个核心设置使用内存总线读写数据的频率。根据这一硬件特点，在一台物理服务器上运行一套5G通信虚拟化网元时，设置使UPF网元绑定到若干个核心(记为核心组A)上运行，设置使其它网元绑定到若干个核心(记为核心组B)上运行；同时给核心组A分配足够大小的内存总线读写数据的频率，核心组B使用剩余的内存总线读写数据的频率。运行在核心组A上的UPF网元具有足够的内存总线读写数据的频率，得以高效运行；运行在核心组B上的其它网元使用有限大小的内存总线读写数据的频率，这样运行在核心组B上的其它网元不会影响到UPF网元的运行，5G通信系统的整体性能就会比较高。
同时检测核心组A实际发起读写数据的频率，根据实际发起读写数据的频率大小动态调整核心组A分配的内存总线读写数据的频率大小，避免UPF网元读写数据时因内存总线读写数据的频率不足而排队等待，进而降低程序的性能；也避免了UPF网元分配太多的内存总线读写数据的频率而造成浪费。
进一步地，如图2所示，基于上述5G通信虚拟化网元的内存总线分配方法，本发明还相应提供了一种终端，所述终端包括处理器10、存储器20及显示器30。图2仅示出了终端的部分组件，但是应理解的是，并不要求实施所有示出的组件，可以替代的实施更多或者更少的组件。
所述存储器20在一些实施例中可以是所述终端的内部存储单元，例如终端的硬盘或内存。所述存储器20在另一些实施例中也可以是所述终端的外部存储设备，例如所述终端上配备的插接式硬盘，智能存储卡(Smart Media Card,SMC)，安全数字(SecureDigital,SD)卡，闪存卡(Flash Card)等。进一步地，所述存储器20还可以既包括所述终端的内部存储单元也包括外部存储设备。所述存储器20用于存储安装于所述终端的应用软件及各类数据，例如所述安装终端的程序代码等。所述存储器20还可以用于暂时地存储已经输出或者将要输出的数据。在一实施例中，存储器20上存储有5G通信虚拟化网元的内存总线分配程序40，该5G通信虚拟化网元的内存总线分配程序40可被处理器10所执行，从而实现本申请中5G通信虚拟化网元的内存总线分配方法。
所述处理器10在一些实施例中可以是一中央处理器(Central Processing Unit,CPU)，微处理器或其他数据处理芯片，用于运行所述存储器20中存储的程序代码或处理数据，例如执行所述5G通信虚拟化网元的内存总线分配方法等。
所述显示器30在一些实施例中可以是LED显示器、液晶显示器、触控式液晶显示器以及OLED(Organic Light-Emitting Diode，有机发光二极管)触摸器等。所述显示器30用于显示在所述终端的信息以及用于显示可视化的用户界面。所述终端的部件10-30通过系统总线相互通信。
在一实施例中，当处理器10执行所述存储器20中5G通信虚拟化网元的内存总线分配程序40时实现以下步骤：
将多核CPU的预设个数的运算核心预先进行编号，将所有运算核心分为第一核心组和第二核心组，并给所述第一核心组分配第一内存总线读写数据频率，给所述第二核心组分配第二内存总线读写数据频率；
将UPF网元绑定设置在所述第一核心组上运行，剩余的所有虚拟化网元绑定设置在所述第二核心组上运行；
每隔预设周期检测所述第一核心组上实际读写数据的第三频率，并判断所述第三频率是否大于所述第一内存总线读写数据频率；
当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加预设频率，将所述第二核心组占用的第二内存总线读写数据频率减少预设频率；
当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少预设频率，将所述第二核心组占用的所述第二内存总线读写数据频率增加预设频率。
其中，所述第一核心组包括第一预设数量的运算核心，所述第二核心组包括第二预设数量的运算核心。
其中，所述预设个数为16个；所述第一预设数量为10个，所述第二预设数量为6个；所述第一核心组包括运算核心1-运算核心10；所述第二核心组包括运算核心11-运算核心16。
其中，16个运算核心共享内存总线读写数据的最大频率为30M次，所述第一内存总线读写数据频率为15M次，所述第二内存总线读写数据频率为15M次；所述预设频率为1M。
其中，所述将多核CPU的预设个数的运算核心预先进行编号，将所有运算核心分为第一核心组和第二核心组，并给所述第一核心组分配第一内存总线读写数据频率，给所述第二核心组分配第二内存总线读写数据频率，具体包括：
将多核CPU的16个的运算核心预先进行编号，编号为运算核心1-运算核心16；
将运算核心1-运算核心10设置为所述第一核心组，将运算核心11-运算核心16设置为所述第二核心组；
给所述第一核心组分配的内存总线读写数据频率为15M次，给所述第二核心组分配的内存总线读写数据频率为剩下的15M次。
其中，所述当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加预设频率，将所述第二核心组占用的第二内存总线读写数据频率减少预设频率，具体包括：
当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加1M，将所述第二核心组占用的第二内存总线读写数据频率减少1M。
其中，所述当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少预设频率，将所述第二核心组占用的所述第二内存总线读写数据频率增加预设频率，具体包括：
当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少1M，将所述第二核心组占用的第二内存总线读写数据频率增加1M。
本发明还提供一种存储介质，其中，所述存储介质存储有5G通信虚拟化网元的内存总线分配程序，所述5G通信虚拟化网元的内存总线分配程序被处理器执行时实现如上所述的5G通信虚拟化网元的内存总线分配方法的步骤。
综上所述，本发明提供一种5G通信虚拟化网元的内存总线分配方法和终端，所述方法包括：将多核CPU的预设个数的运算核心预先进行编号，将所有运算核心分为第一核心组和第二核心组，并给所述第一核心组分配第一内存总线读写数据频率，给所述第二核心组分配第二内存总线读写数据频率；将UPF网元绑定设置在所述第一核心组上运行，剩余的所有虚拟化网元绑定设置在所述第二核心组上运行；每隔预设周期检测所述第一核心组上实际读写数据的第三频率，并判断所述第三频率是否大于所述第一内存总线读写数据频率；当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加预设频率，将所述第二核心组占用的第二内存总线读写数据频率减少预设频率；当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少预设频率，将所述第二核心组占用的所述第二内存总线读写数据频率增加预设频率。本发明避免了UPF网元读写数据时因内存总线读写数据的频率不足而排队等待，进而降低程序的性能，也避免了UPF网元分配太多的内存总线读写数据的频率而造成浪费，使5G通信系统的整体性能达到最优。
当然，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关硬件(如处理器，控制器等)来完成，所述的程序可存储于一计算机可读取的存储介质中，所述程序在执行时可包括如上述各方法实施例的流程。其中所述的存储介质可为存储器、磁碟、光盘等。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (7)

1.一种5G通信虚拟化网元的内存总线分配方法，其特征在于，所述5G通信虚拟化网元的内存总线分配方法包括：
将多核CPU的预设个数的运算核心预先进行编号，将所有运算核心分为第一核心组和第二核心组，并给所述第一核心组分配第一内存总线读写数据频率，给所述第二核心组分配第二内存总线读写数据频率；
将UPF网元绑定设置在所述第一核心组上运行，剩余的所有虚拟化网元绑定设置在所述第二核心组上运行；
每隔预设周期检测所述第一核心组上实际读写数据的第三频率，并判断所述第三频率是否大于所述第一内存总线读写数据频率；
当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加预设频率，将所述第二核心组占用的第二内存总线读写数据频率减少预设频率；
所述当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加预设频率，将所述第二核心组占用的第二内存总线读写数据频率减少预设频率，具体包括：
当所述第三频率大于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率增加1M，将所述第二核心组占用的第二内存总线读写数据频率减少1M；
当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少预设频率，将所述第二核心组占用的所述第二内存总线读写数据频率增加预设频率；
所述当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少预设频率，将所述第二核心组占用的所述第二内存总线读写数据频率增加预设频率，具体包括：
当所述第三频率小于所述第一内存总线读写数据频率时，将所述第一核心组占用的所述第一内存总线读写数据频率减少1M，将所述第二核心组占用的第二内存总线读写数据频率增加1M；
当所述第三频率等于所述第一内存总线读写数据频率时，直接返回执行所述第三频率与所述第一内存总线读写数据频率的周期比对。
2.根据权利要求1所述的5G通信虚拟化网元的内存总线分配方法，其特征在于，所述第一核心组包括第一预设数量的运算核心，所述第二核心组包括第二预设数量的运算核心。
3.根据权利要求2所述的5G通信虚拟化网元的内存总线分配方法，其特征在于，所述预设个数为16个；所述第一预设数量为10个，所述第二预设数量为6个；所述第一核心组包括运算核心1-运算核心10；所述第二核心组包括运算核心11-运算核心16。
4.根据权利要求3所述的5G通信虚拟化网元的内存总线分配方法，其特征在于，16个运算核心共享内存总线读写数据的最大频率为30M次，所述第一内存总线读写数据频率为15M次，所述第二内存总线读写数据频率为15M次；所述预设频率为1M。
5.根据权利要求4所述的5G通信虚拟化网元的内存总线分配方法，其特征在于，所述将多核CPU的预设个数的运算核心预先进行编号，将所有运算核心分为第一核心组和第二核心组，并给所述第一核心组分配第一内存总线读写数据频率，给所述第二核心组分配第二内存总线读写数据频率，具体包括：
将多核CPU的16个的运算核心预先进行编号，编号为运算核心1-运算核心16；
将运算核心1-运算核心10设置为所述第一核心组，将运算核心11-运算核心16设置为所述第二核心组；
给所述第一核心组分配的内存总线读写数据频率为15M次，给所述第二核心组分配的内存总线读写数据频率为剩下的15M次。
6.一种终端，其特征在于，所述终端包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的5G通信虚拟化网元的内存总线分配程序，所述5G通信虚拟化网元的内存总线分配程序被所述处理器执行时实现如权利要求1-5任一项所述的5G通信虚拟化网元的内存总线分配方法的步骤。
7.一种存储介质，其特征在于，所述存储介质存储有5G通信虚拟化网元的内存总线分配程序，所述5G通信虚拟化网元的内存总线分配程序被处理器执行时实现如权利要求1-5任一项所述的5G通信虚拟化网元的内存总线分配方法的步骤。
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Citations (1)

* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000339951A (ja) * 1999-05-28 2000-12-08 Nec Ic Microcomput Syst Ltd メモリアクセスシステム及び方法並びに媒体
CN105740075B (zh) * 2016-01-27 2020-03-31 浪潮(北京)电子信息产业有限公司 一种cpu调度方法与系统
US10349384B2 (en) * 2017-11-23 2019-07-09 Cisco Technology, Inc. Spectrum controller for cellular and WiFi networks
US11567556B2 (en) * 2019-03-28 2023-01-31 Intel Corporation Platform slicing of central processing unit (CPU) resources

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111984407A (zh) * 2020-08-07 2020-11-24 苏州浪潮智能科技有限公司 一种数据块读写性能优化方法、系统、终端及存储介质

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