CN112995531A - 一种同步拼接显示方法、装置、解码拼接控制器和介质 - Google Patents

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Abstract

本发明实施例公开了一种同步拼接显示方法、装置、解码拼接控制器和介质，其中方法包括：可编程逻辑器件在解码拼接控制器启动阶段或拼接屏分辨率设置触发阶段，并发为每个解码CPU产生中断信号；各解码CPU接收所述中断信号后，在中断时间内同步使能各自的送显模块，使得全部解码CPU对应的各个输出口的初始相位相同，其中，送显模块用于将视频帧图像通过所述输出口传输到指定的显示器上进行显示。本发明实施例中，通过硬件中断的方式，使得各解码CPU中断内完成对送显模块的同步使能，由此确保所有解码CPU的输出口的初始相位相同，进而确保通过各输出口传输的视频图像能够在拼接屏上同步显示。

Description

一种同步拼接显示方法、装置、解码拼接控制器和介质
技术领域
本发明实施例涉及拼接屏技术领域，尤其涉及一种同步拼接显示方法、装置、解码拼接控制器和介质。
背景技术
随着市场对大尺寸屏幕需求的不断旺盛，产生了一个大拼控显示屏的需求市场。这种市场早期主要是以LCD拼接屏为主，但是随着LED间距的不断缩小，以及LED显示屏独特的显示效果，如无拼缝、高亮等优点，使得市场对LED屏的接受程度越来越高，市场的普及也越来越广。现在类似综合体、会议室以及户外广告，都能看到大型拼接屏的身影。但是不管是LCD还是LED，都遇到了一个新的挑战，就是拼接器不同输出口对应显示器的拼接同步性问题。
目前，现有的拼接器的送显部分采用FPGA(Field Programmable Gate Array)和PCIE(Peripheral Component Interconnect Express，高速串行计算机扩展总线标准)技术，借助同步脉冲，以保证同一视频源在不同输出口送显时的帧同步。然而这种方式存在一定的不足：FPGA和PCIE技术难度大，门槛高。在有解码器的同时，还需要配置FPGA和PCIE器件，成本昂贵。
发明内容
本发明实施例提供一种同步拼接显示方法、装置、解码拼接控制器和介质，以达到通过低成本、技术难度小的方式实现同步拼接的目的。
第一方面，本发明实施例提供了一种同步拼接显示方法，应用于解码拼接控制器，所述解码拼接控制器包括通过网络互联的至少两个解码CPU和可编程逻辑器件，每个解码CPU对应预设数量的输出口，该方法包括：
所述可编程逻辑器件在所述解码拼接控制器启动阶段或拼接屏分辨率设置触发阶段，并发为每个解码CPU产生中断信号；
各所述解码CPU接收所述中断信号后，在中断时间内同步使能各自的送显模块，使得全部解码CPU对应的各个输出口的初始相位相同，其中，所述送显模块用于将视频帧图像通过所述输出口传输到指定的显示器上进行显示。
第二方面，本发明实施例还提供了一种同步拼接显示装置，配置于解码拼接控制器，所述解码拼接控制器包括通过网络互联的至少两个解码CPU和可编程逻辑器件，每个解码CPU对应预设数量的输出口，该装置包括：
中断模块，用于所述可编程逻辑器件在所述解码拼接控制器启动阶段或拼接屏分辨率设置触发阶段，并发为每个解码CPU产生中断信号；
使能模块，用于各所述解码CPU接收所述中断信号后，在中断时间内同步使能各自的送显模块，使得全部解码CPU对应的各个输出口的初始相位相同，其中，所述送显模块用于将视频帧图像通过所述输出口传输到指定的显示器上进行显示。
第三方面，本发明实施例还提供了一种解码拼接控制器，包括：
一个或多个处理器；
存储装置，用于存储一个或多个程序，
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如本发明任一实施例所述的同步拼接显示方法。
第四方面，本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如本发明任一实施例所述的同步拼接显示方法。
本发明实施例通过可编程逻辑器件并发为每个解码CPU产生中断，由于是通过硬件方式产生中断，使得中断信号传输速度快，且是并发产生的，使得各解码CPU中断内完成对送显模块的同步使能，由此确保所有解码CPU的输出口的初始相位相同，进而确保通过各输出口传输的视频图像能够在拼接屏上同步显示。
附图说明
图1a是本发明实施一中的解码拼接控制器对接拼接屏送显视频的过程的示意图；
图1b是本发明实施例一中的同步拼接显示方法的流程示意图图；
图2是本发明实施例二中的同步拼接显示装置的结构示意图；
图3是本发明实施例三中的解码拼接控制器的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1b为本发明实施例一提供的同步拼接显示方法的流程图，本实施例可适用于将采集到的视频数据同步发送到拼接屏的情况，该方法可以由同步拼接显示装置来执行，该装置可以采用软件和/或硬件的方式实现，并可集成在解码拼接控制器上。
在本申请实施例中，通常拼接屏(例如小间距LED电视墙)面积可能会从几十平方米到几百平方米不等，它需要多个视频输出口才能满足视频的带载能力。这也意味着视频来源可能需要分给到多个输出口最后拼接而成。如下介绍解码拼接控制器对接拼接屏送显视频的过程，其中，解码拼接控制器包括通过网络互联的至少两个解码CPU，每个解码CPU对应预设数量的输出口，其中预设数量可根据实际需要进行配置，例如，解码拼接控制器内有两个解码CPU，拼接屏包括4个显示器，在拼接屏分辨率设置阶段，如果将拼接屏分辨率设为4K，每个显示器对应一个输出口，则需要四个输出口，且每个输出口输出1080P的视频，由此每个解码CPU对应两个输出口。
示例性的，参见图1a，其示出了解码拼接控制器对接拼接屏送显视频的过程的示意图，其中解码拼接控制器包括三个解码CPU(解码CPU1、解码CPU2、解码CPU3)，每个解码CPU对应两个输出口，分别为输出口1-6，每个输出口连接一个显示器，6个显示器的编号分别为显示器1、显示器2、显示器3、显示器4、显示器5、显示器6，6个显示器组成一个拼接屏。由于解码拼接控制器中的各个解码CPU是通过网络互联的，因此在解码CPU1接到编码视频后，将编码视频通过网络传输的方式同步到解码CPU2和解码CPU3，解码CPU1、解码CPU2和解码CPU3分别对编码视频进行解码操作以及对解码后的图像进行剪切，示例性的，每个解码CPU都将各自解码后的整幅图像剪切为6块，标号分别A、B、C、D、E、F。
而在具体送显时，每个解码CPU只将同一帧图像的指定块通过指定的输出口传输到对应的显示器进行显示，解码CPU1将图像块A通过输出口1传输到显示器1进行显示，并将图像块B通过输出口2传输到显示器2进行显示；解码CPU2将图像块C通过输出口3传输到显示器3进行显示，并将图像块D通过输出口4传输到显示器4进行显示；解码CPU3将图像块E通过输出口5传输到显示器5进行显示，并将图像块F通过输出口6传输到显示器6进行显示。由于各个解码CPU同步将各个图相块通过指定输出口传输到对应显示器进行显示，也即拼接屏中的不同显示器只对应显示图像的一部分，以期能够达到同步拼接显示的效果。
然而在实际应用过程中，会出现无法同步拼接显示的情况，例如通过拼接屏显示高速运动视频时，有时会出现明显地裂痕。申请人通过研究发现，造成拼接显示不同步的原因主要由两种：(1)不同解码CPU的初始化时间不一致，导致其对应的输出口的初始相位不一致。(2)因为时钟的偏差以及系统误差使得不同解码CPU长时间运行后出现视频帧图像送显不同步。
针对导致不同步的原因(1)，本申请实施例提出了同步拼接显示方法，参见图1b该方法具体包括：
S101、可编程逻辑器件在所述解码拼接控制器启动阶段或拼接屏分辨率设置触发阶段，并发为每个解码CPU产生中断信号。
S102、各所述解码CPU接收所述中断信号后，在中断时间内同步使能各自的送显模块，使得全部解码CPU对应的各个输出口的初始相位相同。
本申请实施例中，送显模块用于将视频帧图像通过所述输出口传输到指定的显示器上进行显示，而一个输出口传输的图像在显示器上显示，是在消隐时间内通过行扫来实现的。上述原因(1)中提到的初始相位不一致也即是每个输出口行扫的起点时间有差异，这种初始相位差值会导致不同步的出现。而要保证所有输出口的初始相位一致，则必须保证各个解码CPU的送显模块的初始化时间一致，也即是保证各个解码CPU的送显模块能够同步使能。因此，需要在解码拼接器送显视频图像之前(例如在解码拼接器启动阶段或或拼接屏分辨率设置触发阶段)，对各个解码CPU的送显模块进行同步使能。在本申请实施例中的解码拼接控制器内设置一可编程逻辑器件，例如设置CPLD，通过可编程逻辑器件在解码拼接控制器启动阶段或拼接屏分辨率设置触发阶段，并发为每个解码CPU产生中断信号，各解码CPU接收所述中断信号后，在中断时间内同步使能各自的送显模块，使得全部解码CPU对应的各个输出口的初始相位相同。在此需要说明的是，本申请采用了硬件中断的方式优于网络通知的方式，理由是中断信号是并发产生的，而网络通知需要串行实现，且硬件中断信号的传输比较网络速度更快。
本申请实施例通过可编程逻辑器件并发为每个解码CPU产生中断，使得各解码CPU中断内完成对送显模块的同步使能，由此确保所有解码CPU的输出口的初始相位相同，进而确保通过各输出口传输的视频图像能够在拼接屏上同步显示。
进一步的，针对上述的原因(2)，针对由于时钟误差导致解码CPU长时间运行后出现视频帧送显不同步的情况，在解码拼接控制器中采用同源时钟的方式消除各解码CPU时钟的偏差，保证每个解码CPU的送显模块都是按照相同的节奏送显视频帧图像。
进一步的，解码拼接控制器中的至少两个解码CPU包括一个主解码CPU和至少一个从解码CPU；所述主解码CPU用于对编码设备传输的编码视频的每一帧标记送显时间戳，并将带有时间戳的编码视频传输到其他从解码CPU，此时主解码CPU和从解码CPU同时对编码视频进行解码、缩放、裁剪的操作，且各个解码CPU送显的图像块的时间戳相同，也即保证各个解码CPU送显的图像块属于同一帧。
而针对由于系统误差导致解码CPU长时间运行后出现视频帧送显不同步的情况，也即是由于在实际业务中由于显卡瞬时的卡顿，或者解码CPU对于中断处理的不一致性，都会慢慢导致不同解码CPU中消隐中断计数的值产生偏移，进而导致各个解码CPU送显视频帧不同步，其中，消隐中断计数用于表征相邻两帧图像送显的时间间隔。由于送显时，视频帧的时间戳是相同的，因此只需保证每个输出口的消隐中断计数相同，即可保证视频帧在拼接屏上的同步拼接显示。可选的，按照如下方法步骤实现视频帧同步拼接显示的方法：
S1.所述主解码CPU获取其对应的第一个输出口的实际消隐中断计数，并将所述实际消隐中断计数同步到其他从解码CPU，其中，消隐中断计数用于表征相邻两帧图像送显的时间间隔。
在解码拼接控制器中，由于各个解码CPU是通过网络互联的，其中主CPU可选的为图1a中的解码CPU1，因此可选的通过网络传输的方式将主解码CPU获取其对应的第一个输出口的实际消隐中断计数同步到他从解码CPU，由此保证各个解码CPU中消隐中断计数是相同的。由于每个解码CPU送显同一帧的时间戳相同，因此可以保证各解码CPU送显视频图像的同步性，具体送显可按照S2进行。
S2.在各个解码CPU中，根据当前视频帧图像的时间戳和上一送显的视频帧图像的时间戳，确定所述当前视频帧图像对应的目标消隐中断计数，并在所述目标消隐中断计数大于等于所述实际消隐中断计数时，将所述当前视频帧图像通过输出口传到显示器进行显示。
本申请实施例中，通过将第一个输出口的消隐中断计数通过网络同步到其他各个解码CPU中，使得所有解码CPU获得的消隐中断计数相同，解决了由于在实际业务中由于显卡瞬时的卡顿，或者解码CPU对于中断处理的不一致性，导致不同解码CPU中消隐中断计数的值产生偏移的问题，保证各个解码CPU可通过对应输出口同步送显视频图像。
实施例二
图2是本发明实施例二中的同步拼接显示装置的结构示意图，该装置配置于解码拼接控制器，所述解码拼接控制器包括通过网络互联的至少两个解码CPU和可编程逻辑器件，每个解码CPU对应预设数量的输出口。如图2所示，该装置包括：
中断模块201，用于所述可编程逻辑器件在所述解码拼接控制器启动阶段或拼接屏分辨率设置触发阶段，并发为每个解码CPU产生中断信号；
使能模块202，用于各所述解码CPU接收所述中断信号后，在中断时间内同步使能各自的送显模块，使得全部解码CPU对应的各个输出口的初始相位相同，其中，所述送显模块用于将视频帧图像通过所述输出口传输到指定的显示器上进行显示。
本申请实施例通过可编程逻辑器件并发为每个解码CPU产生中断，使得各解码CPU中断内完成对送显模块的同步使能，由此确保所有解码CPU的输出口的初始相位相同，进而确保通过各输出口传输的视频图像能够在拼接屏上同步显示。
可选的，所述至少两个解码CPU包括一个主解码CPU和至少一个从解码CPU；所述主解码CPU用于对编码设备传输的编码视频的每一帧标记送显时间戳，并将带有时间戳的编码视频传输到其他从解码CPU。
可选的，所述装置还包括：
获取同步模块，用于所述主解码CPU获取其对应的第一个输出口的实际消隐中断计数，并将所述实际消隐中断计数同步到其他从解码CPU，其中，消隐中断计数用于表征相邻两帧图像送显的时间间隔；
确定模块，用于在各个解码CPU中，根据当前视频帧图像的时间戳和上一送显的视频帧图像的时间戳，确定所述当前视频帧图像对应的目标消隐中断计数，并在所述目标消隐中断计数大于等于所述实际消隐中断计数时，将所述当前视频帧图像通过输出口传到显示器进行显示。
可选的，所述解码拼接控制器采用同源时钟的方式消除各解码CPU时钟的偏差。
本发明实施例所提供的同步拼接显示装置可执行本发明任意实施例所提供的同步拼接显示方法，具备执行方法相应的功能模块和有益效果。
实施例三
图3为本发明实施例三提供的一种解码拼接控制器的结构示意图。图3示出了适于用来实现本发明实施方式的示例性解码拼接控制器12的框图。图3显示的解码拼接控制器12仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图3所示，解码拼接控制器12以通用计算设备的形式表现。解码拼接控制器12的组件可以包括但不限于：一个或者多个处理器或者处理单元16，系统存储器28，连接不同系统组件(包括系统存储器28和处理单元16)的总线18。
总线18表示几类总线结构中的一种或多种，包括存储器总线或者存储器控制器，外围总线，图形加速端口，处理器或者使用多种总线结构中的任意总线结构的局域总线。举例来说，这些体系结构包括但不限于工业标准体系结构(ISA)总线，微通道体系结构(MAC)总线，增强型ISA总线、视频电子标准协会(VESA)局域总线以及外围组件互连(PCI)总线。
解码拼接控制器12典型地包括多种计算机系统可读介质。这些介质可以是任何能够被解码拼接控制器12访问的可用介质，包括易失性和非易失性介质，可移动的和不可移动的介质。
系统存储器28可以包括易失性存储器形式的计算机系统可读介质，例如随机存取存储器(RAM)30和/或高速缓存存储器32。解码拼接控制器12可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机系统存储介质。仅作为举例，存储系统34可以用于读写不可移动的、非易失性磁介质(图3未显示，通常称为“硬盘驱动器”)。尽管图3中未示出，可以提供用于对可移动非易失性磁盘(例如“软盘”)读写的磁盘驱动器，以及对可移动非易失性光盘(例如CD-ROM,DVD-ROM或者其它光介质)读写的光盘驱动器。在这些情况下，每个驱动器可以通过一个或者多个数据介质接口与总线18相连。存储器28可以包括至少一个程序产品，该程序产品具有一组(例如至少一个)程序模块，这些程序模块被配置以执行本发明各实施例的功能。
具有一组(至少一个)程序模块42的程序/实用工具40，可以存储在例如存储器28中，这样的程序模块42包括但不限于操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。程序模块42通常执行本发明所描述的实施例中的功能和/或方法。
解码拼接控制器12也可以与一个或多个外部设备14(例如键盘、指向设备、显示器24等)通信，还可与一个或者多个使得用户能与该解码拼接控制器12交互的设备通信，和/或与使得该解码拼接控制器12能与一个或多个其它计算设备进行通信的任何设备(例如网卡，调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口22进行。并且，解码拼接控制器12还可以通过网络适配器20与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。如图所示，网络适配器20通过总线18与解码拼接控制器12的其它模块通信。应当明白，尽管图中未示出，可以结合解码拼接控制器12使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID系统、磁带驱动器以及数据备份存储系统等。
处理单元16通过运行存储在系统存储器28中的程序，从而执行各种功能应用以及数据处理，例如实现本发明实施例所提供的同步拼接显示方法，应用于解码拼接控制器，所述解码拼接控制器包括通过网络互联的至少两个解码CPU和可编程逻辑器件，每个解码CPU对应预设数量的输出口，该方法包括：
所述可编程逻辑器件在所述解码拼接控制器启动阶段或拼接屏分辨率设置触发阶段，并发为每个解码CPU产生中断信号；
各所述解码CPU接收所述中断信号后，在中断时间内同步使能各自的送显模块，使得全部解码CPU对应的各个输出口的初始相位相同，其中，所述送显模块用于将视频帧图像通过所述输出口传输到指定的显示器上进行显示。
实施例四
本发明实施例四还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如本发明实施例所提供的同步拼接显示方法，应用于解码拼接控制器，所述解码拼接控制器包括通过网络互联的至少两个解码CPU和可编程逻辑器件，每个解码CPU对应预设数量的输出口，该方法包括：
所述可编程逻辑器件在所述解码拼接控制器启动阶段或拼接屏分辨率设置触发阶段，并发为每个解码CPU产生中断信号；
各所述解码CPU接收所述中断信号后，在中断时间内同步使能各自的送显模块，使得全部解码CPU对应的各个输出口的初始相位相同，其中，所述送显模块用于将视频帧图像通过所述输出口传输到指定的显示器上进行显示。
本发明实施例的计算机存储介质，可以采用一个或多个计算机可读的介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括——但不限于无线、电线、光缆、RF等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言或其组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言—诸如”C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种同步拼接显示方法，其特征在于，应用于解码拼接控制器，所述解码拼接控制器包括通过至少两个解码CPU和可编程逻辑器件，每个解码CPU对应预设数量的输出口，所述方法包括：
所述可编程逻辑器件在所述解码拼接控制器启动阶段或拼接屏分辨率设置触发阶段，并发为每个解码CPU产生中断信号；
各所述解码CPU接收所述中断信号后，在中断时间内同步使能各自的送显模块，使得全部解码CPU对应的各个输出口的初始相位相同，其中，所述送显模块用于将视频帧图像通过所述输出口传输到指定的显示器上进行显示。
2.根据权利要求1所述的方法，其特征在于，所述至少两个解码CPU包括一个主解码CPU和至少一个从解码CPU；所述主解码CPU用于对编码设备传输的编码视频的每一帧标记送显时间戳，并将带有时间戳的编码视频传输到其他从解码CPU。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
所述主解码CPU获取其对应的第一个输出口的实际消隐中断计数，并将所述实际消隐中断计数同步到其他从解码CPU，其中，消隐中断计数用于表征相邻两帧图像送显的时间间隔；
在各个解码CPU中，根据当前视频帧图像的时间戳和上一送显的视频帧图像的时间戳，确定所述当前视频帧图像对应的目标消隐中断计数，并在所述目标消隐中断计数大于等于所述实际消隐中断计数时，将所述当前视频帧图像通过输出口传到显示器进行显示。
4.根据权利要求1所述的方法，其特征在于，所述解码拼接控制器采用同源时钟的方式消除各解码CPU时钟的偏差。
5.一种同步拼接显示装置，其特征在于，配置于解码拼接控制器，所述解码拼接控制器包括通过网络互联的至少两个解码CPU和可编程逻辑器件，每个解码CPU对应预设数量的输出口，所述装置包括：
中断模块，用于所述可编程逻辑器件在所述解码拼接控制器启动阶段或拼接屏分辨率设置触发阶段，并发为每个解码CPU产生中断信号；
使能模块，用于各所述解码CPU接收所述中断信号后，在中断时间内同步使能各自的送显模块，使得全部解码CPU对应的各个输出口的初始相位相同，其中，所述送显模块用于将视频帧图像通过所述输出口传输到指定的显示器上进行显示。
6.根据权利要求5所述的装置，其特征在于，所述至少两个解码CPU包括一个主解码CPU和至少一个从解码CPU；所述主解码CPU用于对编码设备传输的编码视频的每一帧标记送显时间戳，并将带有时间戳的编码视频传输到其他从解码CPU。
7.根据权利要求6所述的装置，其特征在于，所述装置还包括：
获取同步模块，用于所述主解码CPU获取其对应的第一个输出口的实际消隐中断计数，并将所述实际消隐中断计数同步到其他从解码CPU，其中，消隐中断计数用于表征相邻两帧图像送显的时间间隔；
确定模块，用于在各个解码CPU中，根据当前视频帧图像的时间戳和上一送显的视频帧图像的时间戳，确定所述当前视频帧图像对应的目标消隐中断计数，并在所述目标消隐中断计数大于等于所述实际消隐中断计数时，将所述当前视频帧图像通过输出口传到显示器进行显示。
8.根据权利要求5所述的装置，其特征在于，所述解码拼接控制器采用同源时钟的方式消除各解码CPU时钟的偏差。
9.一种解码拼接控制器，其特征在于，包括：一个或多个处理器；
存储装置，用于存储一个或多个程序，
当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现如权利要求1-4中任一所述的同步拼接显示方法。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求1-4中任一所述的同步拼接显示方法。
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