CN112995245B - 一种基于fpga的可配置负载均衡系统与方法 - Google Patents

一种基于fpga的可配置负载均衡系统与方法 Download PDF

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Abstract

本发明公开了一种基于FPGA的可配置负载均衡系统及方法，所述系统包括：收包模块、负载均衡计算模块、FIFO阵列、DDR缓存阵列和DMA传输模块；所述负载均衡计算模块和FIFO阵列通过FPGA实现；所述收包模块，用于从网口接收数据包，并发送至负载均衡计算模块；所述负载均衡计算模块，用于从数据包提取五元组信息，根据可配置负载均衡算法，将数据包分发到对应的FIFO阵列；所述FIFO阵列，用于通过AXI总线将数据包存入对应的DDR缓存阵列；所述DMA传输模块，用于读取所述DDR缓存阵列不同地址区间的数据包，通过DMA方式传输至上位机对应的缓存阵列。本发明能够高速处理不同大小的数据包，具有低延时、高吞吐率、零丢包的特点。

Description

一种基于FPGA的可配置负载均衡系统与方法
技术领域
本发明涉及FPGA加速及数据包处理技术，特别涉及一种基于FPGA的可配置负载均衡系统与方法。
背景技术
在通讯网络飞速发展的今天，随着5G网络、物联网、云计算等应用不断涌现，互联网承载的数据信息量和数据传输速率发生了空前的变化。通过单独的一台设备已无法及时处理大量数据，因此服务器集群及多核处理器等技术引起了人们的广泛重视，该技术涉及到大量负载在不同处理单元上的资源分配问题。
近年来，随着网络带宽的逐步提高，为了实现大量负载可以由多个处理单元并行处理，各种负载均衡方案及措施得到了广泛应用，该类技术可充分发挥处理单元集群的性能，降低系统的响应用时。其核心是将多个独立的处理单元组合在一起，使系统的整体性能成倍提高。然而，在实际应用中，由于CPU资源数量有限，但当任务规模较大时，如何合理地将资源分配给用户任务，同时保证资源分配的负载均衡十分重要。经过学者及有关厂商的多年研究，基于各类标准的均衡算法发挥着重要作用，如基于数据包源信息、目的信息，协议类型等进行资源分配的各类算法。负载均衡的两个最关键点是：第一，将网络流量均匀地分配到每个处理单元，这是发挥系统最佳性能的前提；第二，负载均衡带来的延迟不能太大，否则也会影响相应的性能。目前，负载均衡功能主要存在均衡效果不明显，造成资源分配不均匀；以及由于大部分由软件实现，引入的延时较长，在某些情况下并不适用。平衡性能也不理想。本发明提出一种基于FPGA的高性能可配置负载均衡引擎的实现方法。
FPGA经过几十年飞速发展，已逐渐成为高速数据处理系统的主流平台之一，由于其可并行、高吞吐率的突出优点，广泛应用于网络通信各个领域。对于高速数据处理系统，通常使用FPGA来将所需处理的数据传输至上位机服务器端进行后续精度复杂的运算处理。基于FPGA平台实现的可配置负载均衡引擎在具有巨大优势。首先，负载均衡设计到FPGA与上位机间大量的数据块传输问题，其中，主要传输机制是采用DMA高速传输的PCIE接口，该接口具有很高的传输效率，对CPU资源占用率很低；其次，FPGA资源丰富，可以支持各种负载均衡算法对FIFO接口的并行分配；最后，基于FPGA平台还具有延时低，工作频率高的有点。因此，基于FPGA的可配置负载均衡引擎在业界具有巨大优势。
发明内容
本发明的目的在于克服上述技术缺陷，提出了一种基于FPGA的可配置负载均衡系统与方法。
为了实现上述目的，本发明提出了一种基于FPGA的可配置负载均衡系统，所述系统包括：收包模块、负载均衡计算模块、FIFO阵列、DDR缓存阵列和DMA传输模块；所述负载均衡计算模块和FIFO阵列通过FPGA实现；
所述收包模块，用于从网口接收数据包，并发送至负载均衡计算模块；
所述负载均衡计算模块，用于从数据包提取五元组信息，根据可配置负载均衡算法，将数据包分发到对应的FIFO阵列；
所述FIFO阵列，用于通过AXI总线将数据包存入对应的DDR缓存阵列；
所述DMA传输模块，用于读取所述DDR缓存阵列不同地址区间的数据包，通过DMA方式传输至上位机对应的缓存阵列。
作为上述系统的一种改进，所述负载均衡计算模块包括：附加参数单元、哈希单元、模运算单元和仲裁单元；
所述附加参数单元，用于提取数据包的五元组信息：源IP、源端口、目的IP、目的端口和协议号，发送至哈希单元；
所述哈希单元，用于对五元组信息进行负载均衡运算，获得源信息校验值、目的信息校验值和协议信息校验值，发送至模运算单元；
所述模运算单元，用于把源信息校验值、目的信息校验值和协议信息校验值进行异或运算，获得异或结果，根据设置的模数，对异或结果进行取模运算，获得模值；
所述仲裁单元，用于根据模值，将数据包分发到不同的FIFO阵列。
作为上述系统的一种改进，所述哈希单元的具体实现为：
把源IP信息作为CRC32的输入，进行校验运算，获得第一校验值；
将第一校验值作为CRC32的初始向量，把源端口信息作为输入，进行校验运算，获得源信息校验值；
把目的IP信息作为CRC32的输入，进行校验运算，获得第二校验值；
将第二校验值作为CRC32的初始向量，把目的端口信息作为输入，进行校验运算，获得目的信息校验值；
把协议号作为CRC32的输入，进行校验运算，获得协议信息校验值；
作为上述系统的一种改进，所述设置的模数为负载均衡路数，通过FPGA的寄存器由外部设定。
作为上述系统的一种改进，所述FIFO阵列的数量、所述DDR缓存阵列的数量和上位机缓存阵列的数量与负载均衡路数相同。
作为上述系统的一种改进，所述FIFO阵列的输入时钟为与数据包同步的时钟，FIFO的输出时钟为AXI4总线的工作时钟。
本发明还提出一种基于FPGA的可配置负载均衡方法，基于上述的系统实现，所述方法包括以下步骤：
所述收包模块从网口接收数据包至负载均衡计算模块；
所述负载均衡计算模块从数据包提取五元组信息，根据可配置负载均衡算法，将数据包分发到对应的FIFO阵列；
所述FIFO阵列通过AXI总线将数据包存入对应的DDR缓存阵列；
所述DMA传输模块读取DDR缓存阵列不同地址区间的数据包，通过DMA方式传输至上位机对应的缓存阵列。
作为上述方法的一种改进，所述负载均衡计算模块从数据包提取五元组信息，根据可配置负载均衡算法，将数据包分发到对应的FIFO阵列，具体包括：
提取数据包的五元组信息：源IP、源端口、目的IP、目的端口和协议号；
把源IP信息作为CRC32的输入，进行校验运算，获得第一校验值；
将第一校验值作为CRC32的初始向量，把源端口信息作为输入，进行校验运算，获得源信息校验值；
把目的IP信息作为CRC32的输入，进行校验运算，获得第二校验值；
将第二校验值作为CRC32的初始向量，把目的端口信息作为输入，进行校验运算，获得目的信息校验值；
把协议号作为CRC32的输入，进行校验运算，获得协议信息校验值；
把源信息校验值、目的信息校验值和协议信息校验值进行异或运算，获得异或结果；
根据设置的模数，对异或结果进行取模运算，获得模值；
根据模值把数据包分发到不同的FIFO阵列。
与现有技术相比，本发明的优势在于：
1、本发明的高速数据传输采集系统基于FPGA实现高速网络数据包的捕获，以及PCIE高速传输，具有很高的吞吐率；
2、本发明提出的负载均衡优选方法第二步将第一步中得到的校验值作为下一次CRC32的初始向量，同时把源端口作为输入计算校验值，具有较强的相关性，能够得到更好的均衡效果；
3、本发明基于FPGA平台实现负载均衡方法，采用DMA方式进行服务器端和FPGA端的数据传输，可以大限度地降低CPU资源利用率，并同时获得较低的延时。
4、本发明均衡算法具有零丢包的特性，同时对各种数据包的处理均可达到全线速。
附图说明
图1是本发明的系统框架图；
图2是本发明的可配置负载均衡算法流程示意图。
具体实施方式
本发明在现有均衡策略及均衡算法的基础上进行算法优化及功能完善，保证零丢包的同时降低均衡引擎引入的时延。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
实施例1
本发明中的可配置负载均衡系统如图1所示。服务器和FPGA板卡之间采用高速网口协议和PCIE协议进行通信，网口接收来自网络端的数据包，通过负载均衡算法模块进行资源流量分配，分配到不同的FIFO中，并通过AXI总线传输至DDR的不同地址作为大容量缓存，再通过DMA操作将DDR中不同地址缓存的数据高速传输至相应的上位机系统内存并进行后续处理。
具体处理包括以下步骤：
步骤1、网口接收待处理数据包；
步骤2、提取数据包的五元组信息(如源IP地址，目的IP地址，源端口，目的端口，协议号)由哈希单元计算CRC32校验值；
步骤3、对上面得出的CRC32校验值根据要均衡的CPU核数进行模运算；
步骤4、根据步骤2的运算结果确定把该数据包分发到对应的FIFO中；
步骤5、不同FIFO的数据包通过AXI总线存入不同地址的DDR内存；
步骤6、通过DMA方式读取DDR不同地址区间的数据包至相应的上位机内存由对应的CPU核做后续处理。
其中步骤2的具体运算如图2所示，过程如下：
(1)选定CRC32的初始向量为0x1edc6f41，把源IP作为CRC32的输入并计算其校验值；
(2)把第一步中的校验值作为下一次CRC32的初始向量，同时把源端口作为输入计算校验值；
(3)对目的IP、目的端口和协议信息进行相同的操作得到对应的校验值；
(4)把上述三个校验值进行异或运算。
实施例2
本发明实施例实现了一种基于FPGA的可配置负载均衡实现方法，对现有的均衡算法进行了重新设计，同时结合FPGA平台的特性，通过Verilog语言实现了相应的运算模块。该均衡算法具有延时小，零丢包的特性，同时对各种数据包的处理均可达到全线速。
该方法包括：首先，对FPGA收到的数据包进行缓存，然后根据五元组出现的位置提取数据包的五元组信息；然后，对上述五元组中的源IP、源端口、目的IP、目的端口、协议号进行CRC32处理，具体处理过程如下：1、在第一次执行CRC32运算时，先确定其初始向量为0x1edc6f41，然后把32bit的源IP信息作为CRC32的输入并得出其校验结果；2、对于1中得到的校验值，把其作为新的初始向量对源端口信息进行校验运算并得到相应的结果；3、对于目的信息，同样先选定CRC32的初始向量，同时把目的IP信息输入到CRC32运算模块中，得到运算结果；4、把上述的结果作为CRC32运算模块的初始向量对目的端口信息进行校验运算；5、对于协议信息，同样进行如上所述的操作，选定初始向量并求校验值；6、把上述源信息、目的信息及协议信息对应的三个校验值进行异或运算；7、对上述的异或结果进行取模运算，根据模值把数据包分发到不同的FIFO；8、通过AXI总线存入DDR缓存并经过DMA上传至上位机端内存。
FIFO阵列的数量与可配置的负载均衡路数相同，FIFO的输入时钟为以太网接收解析模块与码流同步的时钟，FIFO的输出时钟为AXI4总线的工作时钟。
在可配置方面，该均衡方案中的多项参数可通过寄存器进行设置，如CRC32校验算法的选择，CRC32初始值的选择，处理单元的数目等。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (5)

1.一种基于FPGA的可配置负载均衡系统，其特征在于，所述系统包括：收包模块、负载均衡计算模块、FIFO阵列、DDR缓存阵列和DMA传输模块；所述负载均衡计算模块和FIFO阵列通过FPGA实现；
所述收包模块，用于从网口接收数据包，并发送至负载均衡计算模块；
所述负载均衡计算模块，用于从数据包提取五元组信息，根据可配置负载均衡算法，将数据包分发到对应的FIFO阵列；
所述FIFO阵列，用于通过AXI总线将数据包存入对应的DDR缓存阵列；
所述DMA传输模块，用于读取所述DDR缓存阵列不同地址区间的数据包，通过DMA方式传输至上位机对应的缓存阵列；
所述负载均衡计算模块包括：附加参数单元、哈希单元、模运算单元和仲裁单元；
所述附加参数单元，用于提取数据包的五元组信息：源IP、源端口、目的IP、目的端口和协议号，发送至哈希单元；
所述哈希单元，用于对五元组信息进行负载均衡运算，获得源信息校验值、目的信息校验值和协议信息校验值，发送至模运算单元；
所述模运算单元，用于把源信息校验值、目的信息校验值和协议信息校验值进行异或运算，获得异或结果，根据设置的模数，对异或结果进行取模运算，获得模值；
所述仲裁单元，用于根据模值，将数据包分发到不同的FIFO阵列；
所述哈希单元的具体实现为：
把源IP信息作为CRC32的输入，进行校验运算，获得第一校验值；
将第一校验值作为CRC32的初始向量，把源端口信息作为输入，进行校验运算，获得源信息校验值；
把目的IP信息作为CRC32的输入，进行校验运算，获得第二校验值；
将第二校验值作为CRC32的初始向量，把目的端口信息作为输入，进行校验运算，获得目的信息校验值；
把协议号作为CRC32的输入，进行校验运算，获得协议信息校验值。
2.根据权利要求1所述的基于FPGA的可配置负载均衡系统，其特征在于，所述设置的模数为负载均衡路数，通过FPGA的寄存器由外部设定。
3.根据权利要求2所述的基于FPGA的可配置负载均衡系统，其特征在于，所述FIFO阵列的数量、所述DDR缓存阵列的数量和上位机缓存阵列的数量与负载均衡路数相同。
4.根据权利要求1所述的基于FPGA的可配置负载均衡系统，其特征在于，所述FIFO阵列的输入时钟为与数据包同步的时钟，FIFO的输出时钟为AXI4总线的工作时钟。
5.一种基于FPGA的可配置负载均衡方法，基于权利要求1-4之一所述的系统实现，所述方法包括以下步骤：
所述收包模块从网口接收数据包至负载均衡计算模块；
所述负载均衡计算模块从数据包提取五元组信息，根据可配置负载均衡算法，将数据包分发到对应的FIFO阵列；
所述FIFO阵列通过AXI总线将数据包存入对应的DDR缓存阵列；
所述DMA传输模块读取DDR缓存阵列不同地址区间的数据包，通过DMA方式传输至上位机对应的缓存阵列；
所述负载均衡计算模块从数据包提取五元组信息，根据可配置负载均衡算法，将数据包分发到对应的FIFO阵列，具体包括：
提取数据包的五元组信息：源IP、源端口、目的IP、目的端口和协议号；
把源IP信息作为CRC32的输入，进行校验运算，获得第一校验值；
将第一校验值作为CRC32的初始向量，把源端口信息作为输入，进行校验运算，获得源信息校验值；
把目的IP信息作为CRC32的输入，进行校验运算，获得第二校验值；
将第二校验值作为CRC32的初始向量，把目的端口信息作为输入，进行校验运算，获得目的信息校验值；
把协议号作为CRC32的输入，进行校验运算，获得协议信息校验值；
把源信息校验值、目的信息校验值和协议信息校验值进行异或运算，获得异或结果；
根据设置的模数，对异或结果进行取模运算，获得模值；
根据模值把数据包分发到不同的FIFO阵列。
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