CN1129867A

CN1129867A - 行程码的解码电路

Info

Publication number: CN1129867A
Application number: CN95117267A
Authority: CN
Inventors: 藤原美贵雄; 后井良之; 石井秀树
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-10-12
Filing date: 1995-10-11
Publication date: 1996-08-28
Anticipated expiration: 2015-10-11
Also published as: KR100197190B1; CN1113472C; KR960016166A; US5689254A

Abstract

在本发明中，在把存储在第1扫描变换用RAM中的全部数据字进行初始化，预置成“0”之后，根据零行程数据字，仅把带符号层次数据字写入到由第1扫描变换用RAM中的锯齿形扫描地址所指定的位置“0”上，并且，在仅把下一个块的非零成分写入到第2扫描变换用RAM内的期间，对存储在第1扫描变换器用RAM中的1个块进行读出和初始状态预置。这样，能实现实时地与高频象素时钟信号相对应的高效率行程解码。

Description

行程码的解码电路

本发明涉及行程码(扫描宽度码)的解码电路。

关于活动图像数据的压缩和恢复的国际标准，大家知道，一般是采用ISO/IEC的工作小组的名称，即MPEG2(Moving PictureImage Coding Experts Group Phasez)作为国际标准的名称。MPEG2是把活动图像数据分割成8×8像素大小的块或16×16像素大小的宏块，以块或宏块为单位进行数据处理。

按MPEG进行活动图像数据压缩所需的图像编码器，其主要构成部分有：DCT(Discrete Cosine Transform，离散余弦变换)电路、量化器、RLC(Run Length Coder，行程编码器)和VLC(ariable Length，coder，可变长编码器)。DCT电路以块为单位把空间区的数据变换成频率区的数据。这一变换的目的是利用自然图像的大部分能量一般集中在低频区这一性质，使具有非零的相对较大的值的系数偏置在低频区。量化器利用人的视觉对高频区的感受能力比对低频区的感受能力小这一特性，对DCT电路的结果中的高频区的系数进行较粗的量化。这样以来，高频区的数值较小的系数几乎都变换成零成分。RLC一边对量化器的结果进行锯齿形的扫描，使零成分容易连接排列，一边生成具有多个数据集的数据流，该数据集由表示在各个非零成分之前的零成分的个数的零行程数据字、和表示该非零成分值的层次数据字而构成。这种经过行程编码的数据流借助VLC，利用霍夫曼编码(Huffma Code)表进行可变长编码。

关于上述图像编码器中的RLC数据处理，参照图5～图7所示的例子说明如下。图5表示构成量化后的一个块的8×8个成分QF[V][U](0≤V≤7，0≤U≤7)的例子。按照图6所示的有关锯齿形扫描顺序的规则，一边对图5中的8×8个成分进行扫描，一边依次求出零行程数据字和层次数据字(与非零成分有关的数据字)的对。图7中的编码号1～21表示求得的21对数据字，它们对应于DCT电路结果中的63个AC(交流)系数。V＝0而且u＝0位置的DC(直流)系数所对应的数据字示于编码号0内；EOB(End of Block：块结尾)代码示于编码号22内。再者，EOB代码表示在量化器的结果中以下不存在非零成分。根据图5～图7，在量化器结果中构成一个块的8×8个成分被压缩成在RLD的结果中与DC系数相对应的1个数据字、和与AC系数相对应的21对数据字、以及EOB代码。

另一方面，对原有活动图像数据进行重放所用的图像解码器，与上述图像编码器相对应，其主要构成部分有：VLD(VariableLength Decoder，可变长解码器)、RLD(Run Length Decoder行程解码器)、反量化器和IDCT(Inverse Discrete Cosine Transform，逆离散余弦变换)电路。

图4与其前段的VLD一起表示现有图像解码器中的RLD电路结构例。图4的解码电路采用流水线结构，其中有VLD201、1位锁存器210、第1数据锁存器211、带数据预置的降值计数器212、第2数据锁存器221、地址计数器223、查表器226和扫描变换用RAM(Random Access Memory)232。第1数据锁存器211、降值计数器212和第2数据锁存器221的位长分别为16、8和16。通过数据输入端子200供给的可变长编码的数据流供给到VLD201。时钟信号202，为使解码电路同步动作，分别被分配到1位锁存器210、第1数据锁存器211、降值计数器212、第2数据锁存器221和地址计数器223内，同时，通过掩蔽(Mask)电路203和信号线204也供给到VLD201内。

VLD201，在DC系数的可变长代码被加到数据输入端子200上时，把表示1个块的开头的块起动信号供给到信号线205内。并且，VLD201，在AC系数的可变长代码被加到数据输入端子200上时，把表示非零成分之前(优先于非零成分)的零成分个数的零行程数据字供给到信号线207上；把表示该非零成分绝对值的层次数据字供给到信号线208上；把指定该非零成分是正还是负的1位信息供给到信号线209上。与DC系数有关的解码结果，作为层次数据供给到信号线208和209上。再者，VLD201，在与EOB有关的可变长代码被加到数据输入端子200上时，把EOB检测信号供给到信号线206上。

接收到信号线205上的块起动信号的地址计数器223，与时钟信号202同步地对计数值从初始值“0”开始依次进行计数，把该计数值作为线性地址供给到信号线224上。并且，地址计数器223，在计数值达到“63(10进制数表示)”时，把表示块结束的脉冲信号作为块结束信号供给到信号线225上。与VLD201和地址计数器223相连接的RS触发器228，在初始状态下使信号线229保持在“L”(低)电平上；当接收到信号线206上的EOB检测信号时，把信号线229置于“H”(高)电平上；当接收到信号线225上的块结束信号时，使信号线229恢复到“L”电平上。

查表器226具有与图6的锯齿形扫描相对应的图8所示的地址变换表，把信号线224上的线性地址变换成与其相对应的锯齿形扫描地址，把该锯齿形扫描地址供给到信号线227上。信号线227上的锯齿形扫描地址，作为写入地址施加到扫描变换用RAM232上。

信号线207上的零行程数据字送入到降值计数器212内；信号线208上的层次数据字送入到第1数据锁存器211内；信号线209上的1位信息送入到1位锁存器210内。以上送入动作均与时钟信号202同步进行。降值计数器212，与时钟信号202同步地对预置的零行程数据字进行降值计数，直到“0”为止。在该计数动作中，降值计数器212的信号线213被固定在“H”电平上，其结果，掩蔽电路203阻止时钟信号202向VLD201传播，VLD201保持信号线207、208和209的状态。另一方面，送入到第1数据锁存器211内的层次数据字通过信号线215供给到正/负值切换部216内；送入到1位锁存器210内的1位信息通过信号线214供给到正/负值切换部216内。当把信号线215上的层次数据字作为LEVEL(n)，把信号线214上的1位信息作为S(n)时(在图7的示例中n＝0～21)，正/负值切换部216根据

若S(n)＝0，则SLEVEL(n)＝LEVEL(n)…(1)

若S(n)＝1，则SLEVEL(n)＝(-LEVEL(n))…(2)来计算带3符号层次数据字SLEVEL(n)，把该带符号电平数据字供给到信号线218内。

再者，在降值计数器212的计数动作中，该降值计数器212的另一信号线217也被固定在“H”电平上，其结果，以2条信号线217和229上的信号为2个输入的NOR(或非)电路230把信号线231上的选择信号固定在“H”电平上。接收了信号线231上的“H”电平选择信号的多路转换器219，把固定数据字“0”供给到信号线220上。当降值计数器212的计数值变为“0”时，信号线213和217变为“L”电平。其结果，VLD201把后面的可变长代码的解码结果供给到信号线207、208和209上，多路转换器219把信号线218上的带符号层次数据字供给到信号线220上。当与EOB有关的可变长代码加到数据输入端子200上时，如上所述，VLD201把EOB检测信号供给到RS触发器228上，其结果，多路转换器219再次把固定数据字“0”供给到信号线220上。这样以来，供给到信号线220上的固定数据字“0”和带符号电平数据字，与时钟信号202同步地被送到第2数据锁存器221内。依次送入到第2数据锁存器221内的数据字，通过信号线222作为写入数据写入到扫描变换用RAM232内。其结果，一连串的数据字依次被写入到扫描变换用RAM232中的上述信号线227上的锯齿形扫描地址所指定的位置上，由图5所示的8×8个成分而构成的1个块在扫描变换用RAM232中被复原。然后，扫描变换用RAM232中的8×8个成分，利用图中未示出的读出装置，通过数据输出端子234，依次供给到下一级的反量化器内。

如上所述，现有的RLD，不管构成一个块的8×8个成分中非零成分有几个，一个块的处理都需要时钟信号202中的8²个时钟脉冲。

另一方面，彩色活动图像中的16×16像素大小的宏块，按照所谓4∶2∶0格式，由与壳度信号Y有关的4个块和与色差信号Cb、Cr有关的2个块共6个块而构成。每个块由8×8个数据要素构成。也就是说，按照上述现有的RLD，表示4×8²像素大小的宏块的6×8²个成分的行程解码，需要时钟信号202中的6×8²个时钟脉冲。所以，要求时钟信号202的频率要达到像素时钟信号频率的1.5倍以上。

这一点，在MPEG2的11种规格中，像与现行电视制式分辨率相对应的主层次中的主外形(MP ML)那样，如果像素时钟信号的频率为13.5MHZ，那么就没有什么问题。这是因为也考虑到其他条件，很容易准备其4倍的约54MHZ频率的系统时钟信号。

但是，HDTV(High Definition Television)的分辨率比现行电视制式更高，在与HDTV制式相对应的MPEG的高1440层次时的主外形(MP H1440)以及高层次时的主外形(MP

HL)的情况下，由于像素时钟信号的频率是40MHZ以上的高频，所以，利用上述现有RLD难以进行实时行程解码。

本发明的目的在于提供能实时地对应(适用)于高频像素时钟信号的高效率行程解码电路。

为达到上述目的，本发明，预先把扫描变换用RAM内所存储的数据字全部预置成“0”，然后根据零行程数据字仅把层次数据字写到该扫描变换用RAM中的对应位置上，以便在该扫描变换用RAM的的“0”上开始写。该扫描变换用RMA中的层次数据字写地址，由计算线性地址用的加法器，和把该线性地址变换成锯齿形扫描地址用的查表器来生成。

尤其，在由2个双端口RAM来构成扫描变换用RAM的情况下，在向一个双端口RAM中写入层次数据字的期间，对在另一个双端口RAM中所存储的数据字进行读出和初始化(预置)。这时，最好是在1个数据字读出之后立即进行该数据字的初始化。

并且，在由3个单端口RAM来构成扫描变换用RAM的情况下，在向其中的任一个单端口RAM中写入层次数据字的时候，对在另一个单端口RAM中所存储的数据字进行读出，对其余的一个单端口RAM中所存储的数据字进行起始状态预置。

图1是本发明的解码电路结构示例方框图。

图2是本发明的另一解码电路的结构示例方框图。

图3A是图2中的解码器内部结构示例电路图。

图3B是图2中的解码器的真值表。

图4是现有解码电路结构示例方框图。

图5是量子化后的一个块中的成分示例图。

图6是与锯齿形扫描顺序有关的规则示意图。

图7是经过行程编码的数据流的示例图。

图8是与图6相对应的地址变换表的示例图。

图1与前级(段)的VLD(可变长码解码器)一起来表示与本发明有关的RLD(行程码解码器)电路结构例。图1的解码电路采用流水线结构，其中包括：VLD101、第1数据锁存器108、第2数据锁存器109、1位锁存器110、第3数据锁存器115、地址加法器119、查表器122、读出用地址生成电路124、初始化(预置)用地址生成电路127、第1扫描变换用RAM131a和第2扫描变换用RAM131b。第1和第2扫描变换用RAM131a、131b，分别由双端口RAM构成。地址加法器119和查表器122，构成了写入用地址生成电路118。第1数据锁存器108、第2数据锁存器109和第3数据锁存器115的位长，例如分别为8、16和16。通过数据输入端子100而供给的可变长编码的数据流供给到VLD101内。时钟信号102，为使解码电路同步动作而被分配到第1数据锁存器108、第2数据锁存器109、1位锁存器110、第3数据锁存器115和地址加法器119上。并且，时钟信号102直接送入VLD101内。

DC系数的可变长代码一加到数据输入端子100上，VLD101就与时钟信号102同步地把表示1个块的开头的块起动信号送到信号线103内。并且，AC系数的可变长代码一加到数据输入端子100上，VLD101就与时钟信号102同步地把表示比非零成分先行的零成分个数的零行程数据字送到信号线105上；把表示该非零成分绝对值的层次数据字送到信号线106上；把指定该非零成分为正还是负的1位信息送到信号线107上。与DC系数有关的解码结果作为层次数据供给到信号线106和107上。再者，与EOB有关的可变长代码一加到数据输入端子100上，VLD101就与时钟信号102同步地把EOB检测信号供给到信号线104上。

信号线105上的零行程数据字送入到第1数据锁存器108内；信号线106上的层次数据字送入到第2数据锁存器109内；信号线107上的1位信息送入到1位锁存器110内。以上送动作分别与时钟信号102同步进行。已送入到第1数据锁存器108内的零行程数据字，送入到信号线113内。已送入到第2数据锁存器109内的层次数据字通过信号线111供给到正/负值切换部112内；已送入到1位锁存器110内的1位信息，通过信号线135供给到正/负值切换部112内。当把信号线111上的层次数据字假定为LEVEL(n)，把信号线135上的1位信息假定为S(n)时(在图7的例子中n＝0～21)，正/负值切换部112根据上述式(1)和式(2)来计算带符号层次数据字SLEVEL(n)，把该带符号层次数据字供给到信号线114上。信号线114上的带符号层次数据字，与时钟信号102同步地送入到第3数据锁存器115内。已送入到第3数据锁存器115内的带符号层次数据字供给到信号线116上。

已接收到信号线103上的块起动信号的地址加法器119，与时钟信号102同步地把处于保留状态的线性地址预置成“0”，把该线性地址供给到信号线121上。再者，在把保留状态的线性地址假定为LADDR(n－1)，把信号线113上的零行程数据字假定为RUN(n)时(在图7的示例中n＝1～21)，地址加法器119与时钟信号102同步地，根据

LADDR(n)＝LADDR(n－1)＋RUN(n)＋1……(3)来计算新的线性地址LADDR(n)，并将其加以保留。这一新的线性地址也再供给到信号线121上。并且，地址加法器119具有这样一种功能，即把信号线120a上的第1选择信号和信号线120b上的第2选择信号中的任一个设定为“H”电平；把另一个设定为“L”电平。每次接收信号线104上的EOB检测信号时，都要分别对该第1和第2选择信号的逻辑电平进行一次翻转。

查表器122具有与图6锯齿形扫描相对应的如图8所示的地址变换表，它把信号线121上的线性地址变换成与其相对应的锯齿形扫描地址，再把该锯齿形扫描地址供给到信号线123上。

读出用地址生成电路124，在信号线120a上的第1选择信号为“H”电平时把读出地址供给到信号线125b上；在信号线120b上的第2选择信号为“H”电平时把读出地址供给到信号线125a上。信号线125a上的读出地址送到第1扫描变换用RAM131a内；信号线125b上的读出地址送到第2扫描变换用RAM131b内。根据信号线125a上的读出地址，从第1扫描变换用RAM131a中读出的数据字，供给到第1数据输出端子134a上；根据信号线125b上的读出地址从第2扫描变换用RAM131b中读出的数据字，供给到第2数据输出端子134b上。并且，与信号线125a相同的读出地址供给到信号线126a上；与信号线125b相同的读出地址供给到信号线126b上。

初始化用地址生成电路127，在读出地址已供给到信号线126a上时，稍滞后一定时间就把与读出地址相同的地址作为初始化地址供给到信号线128a上。并且，初始化用地址生成电路127，在读出地址供给到信号线126b上时，销滞后一定时间就把与读出地址相同的地址作为初始化地址供给到信号线128b上。

在第1和第2扫描变换用RAM131a、131b的周围，设置了第1和第2数据多路复用(变换)器129a、129b以及第1和第2地址多路复用(变换)器132a、132b。第1数据多路复用器129a，在信号线120a上的第1选择信号为“H”电平时，把信号线116上的带符号层次数据字供给到信号线130a上；在该第1选择信号为“L”电平时，把信号线117上的固定数据字“0”供给到信号线130a上。信号线130a上的数据字作为写入数据送到第1扫描变换用RAM131a内。第2数据多路复用器129b，在信号线120b上的第2选择信号为“H”电平时，把信号线116上的带符号层次数据字供给到信号线130b上；在该第2选择信号为“L”电平时，把信号线117上的固定数据字“0”供给到信号线130b上。信号线130b上的数据字作为写入数据送到第2扫描变换用RAM131b内。第1地址多路复用器132a，在信号线120a上的第1选择信号为“H”电平时，把信号线123上的锯齿形扫描地址供给到信号线133a上；在该第1选择信号为“L”电平时，把信号线128a上的初始化地址供给到信号线133a上。信号线133a上的地址作为写入地址送到第1扫描变换用RAM131a内。第2地址多路复用器132b，在信号线120b上的第2选择信号为“H”电平时，把信号线123上的锯齿形扫描地址供给到信号线133b上；在该第2选择信号为“L”电平时，把信号线128b上的初始化地址供给到信号线133b上。信号线133b上的地址作为写入地址送到第2扫描变换用RAM131b内。

如果采用图1的解码电路，则在第1扫描变换用RAM131a内存储的所有数据字均预置(初始化)成“0”之后，根据零行程数据字仅把带符号层次数据字写到由该第1扫描变换用RAM131a中的锯齿形扫描地址所指定的位置“0”上。这样以来，在只把构成1个块的8×8个成分中的非零成分向第1扫描变换用RAM131a内写入的期间，对存储在第2扫描变换用RAM131b中的1个块进行读出和初始状态预置。并且在只把下一个块的非零成分向第2扫描变换用RAM131b内写入的期间，对存储在第1扫描变换用RAM131a内的1个块进行读出和初始状态预置。

例如，在进行第1扫描变换用RAM131a的写入的模式中，继DC系数的可变长代码之后，向数据输入端子100内送入这样一个AC系数的可变长代码，即由VLD101来生成“3”的零行程数据字RUN(n)，“2”的层次数据字LEVEL(n)和“0”的1位信息S(n)。这时，地址加法器119在把“0”的线性地址LADDR(n－1)供给到信号线121上之后，根据式(3)把“4(10进制数表示)”的线性地址LADDR(n)供给到信号线121上。所以，查表器122，根据图图8所示的地址变换表，在“000 000(2进制数表示)”之后把“001 001(2进制表示)”的锯齿形扫描地址供给到第1扫描变换用RAM131a内。第3数据锁存器115，在与DC系数有关的带符号层次数据字SLEVEL(n－1)之后把从式(1)求得的“+2”的带符号层次数据字SLEVEL(n)供给到第1扫描变换用RAM131a内。所以，由第1扫描变换用RAM131a中的锯齿扫描地址“000 000”所指定的位置“0”被改写成与DC系数有关的带符号层次数据字SLEVEL(n－1)之后，由锯齿扫描地址“001 001”所指定的位置“0”被改写成“+2”的带符号层次数据字SLEVEL(n)。这时，由对应于线性地址“1”、“2”和“3”的锯齿形扫描地址所指定的位置“0”，在第1扫描变换用RAM131a中仍保持原有状态。以下同样地，每当AC系数的可变长代码被加到数据输入端子100上时，已送入到第3数据锁存器115内的带符号层次数据字就被写入到第1扫描变换用RAM131a中的对应位置“0”上。

如上所述，若采用图1的解码电路，则由于预先把存储在扫描变换用RAM(例如131a)中的全部数据字都预置(初始化)成“0”，与时钟信号102同步地仅把带符号层次数据字写入到该扫描变换用RAM内，所以，根据构成1个块的8×8个成分中的非零成分个数，处理一个块所需的时钟信号102中的时钟脉冲数比8²个少得多。因此，即使在处理彩色活动图像中的16×16像素大小的宏块(4∶2∶0格式)的情况下，也可使用频率与像素时钟信号相同的时钟信号102。这是因为，若采用图1的解码电路，则即使像素时钟信号的频率很高，超过40MHZ，也能利用比时钟信号102中的4×8²个少的时钟脉冲数，很容易地完成表示宏块的6×8²个成分的实时行程解码。

在上述第1数据输出端子134a上读出的数据字，供给到具有流水线结构的1组反量化器和IDCT电路内；在第2数据输出端子134b上读出的数据字供给到具有流水线结构的另1组反量化器和IDCT电路内。这样是适合的。借助多个流水线的并行动作，可以有效地利用图1的解码电路。

显然，即使利用3个以上的双端口RAM，也能获得同样的效果。并且，在上述例子中，每当读出1个数据字时，就把该数据字预置成“0”。也可以在读完1个块之后开始对该块进行预置(初始化)。但是，在构成1个块的8×8个成分中的非零成分写入结束之前，必须完成先行(前面的)块的读出和初始状态预置。

在图1的解码电路中，由用来形成先行块初始化完成时用的初始化地址生成电路127向地址加法器119发出写入请求信号也是可以的。地址加法器119在收到这一写入请求信号之前，一直处于等待状态，即使收到信号线104上的EOB检测信号也不将信号线120a上的第1选择信号和信号线120b上的第2选择信号反转，并且向VLD101送出等待信号。这样一来，上述先行块的读出及初始化、下一个块的写入完成之后，才开始更下一个块的写入。另外，为了使第1、第2扫描变换用RAM131a、131b中的块读出以及初始化实现高速化，采取以多数数据字为单位进行读出和初始化的方法是很有效果的。

图2表示与本发明有关的另一解码电路结构的一部分，其中备有分别由单端口RAM构成的第1、第2和第3扫描变换用RAM131a，131b、131c。该解码电路也备有与图1中的VLD101、第1数据锁存器108、第2数据锁存器109、1位锁存器110、正/负值切换部112和第3数据锁存器115相同的电路部件。但是，其中的第3数据锁存器115以外的电路部件，在图2中省略，未表示出来。

图2中的地址加法器119，在块起动信号供给到了信号线103上的情况下，与时钟信号102同步地把保留状态的线性地址预置成“0”，把该线性地址供给到信号线121上，同时把触发信号供给到信号线152上。并且，地址加法器119，在把保留状态的线性地址假定为LADDR(n－1)；把信号线113上的零行程数据字假定为RUN(n)时根据上述式(s)，与时钟信号102同步地对新的线性地址LADDR(n)进行计算，并将其加以保留。这一新的线性地址也被供给到信号线121上。并且，地址加法器119具有这样一种功能，即把信号线151上的2位信息，周期性地设定成“00”、“10”和“01”。每当接收信号线104上的EOB检测信号时，就把该2位信息从“00”更新成“10”，从“10”更新成“01”，从“01”更新成“00”。

图2中的查表器122具有图8所示的地址变换表，该表对应于图6的锯齿形扫描，把信号线121上的线性地址变换成与其对应的锯齿形扫描地址，把该锯齿形扫描地址供给到信号线123上。

信号线152上的触发信号被供给到读出，初始化用地址生成电路159内。读出初始化用地址生成电路159接收信号线152上的触发信号，开始进行把读出兼初始化地址依次供给到信号线160上的动作。

信号线151上的2位信息被供给到解码器153内。解码器153的内部结构例子示于图3A内。解码器153具有分别把构成信号线151上的2位信息的上151、1和下位151、0作为2个输入的4个逻辑电路171、172、173、175、和把上位151、1作为输入的反相器174、以及把下位151、0作为输入的反相器176。解码器153具有6根输出信号线，即154a、154b、154c、155a、155b、155c。读解码器153的真值表示于图3B内。

在图2中的第1、第2、第3扫描变换用RAM131a、131b、131c的周围，设置了第1、第2和第3数据多路复用器129a、129b、129c、和第1、第2、第3非反转控制缓冲器156a、156b、156c、以及第1、第2、第3反转控制缓冲器158a、158b、158c、和第1、第2、第3地址多路复用器132a、132b、132c。

第1数据多路复用器129a在信号线154a上的选择信号为“H”电平的情况下，把信号线116上的带符号层次数据字供给到信号线130a上；在该选择信号为“L”电平的情况下，把信号线117上的固定数据字“0”供给到信号线130a上。第1非反转控制缓冲器156a，在信号线155a上的控制信号为“H”电平的情况下，把信号线130a上的数据字供给到信号线157a上；在该控制信号为“L”电平的情况下，把本身的输出保持在高阻抗状态下。已供给到信号线157a上的数据字被送入到第1扫描变换用RAM131a内。第1反转控制缓冲器158a，在信号线155a上的控制信号为“L”电平的情况下，把从第1扫描变换用RAM131a中读到信号线157a上的数据字供给到数据输出端子134上；在该控制信号为“H”电平的情况下，把本身的输出保持在高阻抗状态下。第1地址多路复用器132a，在信号线154a上的选择信号为“H”电平的情况下，把信号线123上的锯齿形扫描地址供给到信号线133a上；在该选择信号为“L”电平的情况下，把信号线160上的读出兼初始化地址供给到信号线133a上。信号线133a上的地址被送入到第1扫描变换用RAM133a内。第2数据多路复用器129b、第2非反转控制缓冲器156b、第2反转控制缓冲器158b、第2地址多路复用器132b、和信号线130b、133b、154b、和157b，是为第2扫描变换用RAM131b而设置的，它们分别对应于第1数据多路复用器129a、第1非反转控制缓冲器156a、第1反转控制缓冲器158a、第1地址多路复用器132a和信号线130a、133a、154a、155a、157a。第3数据多路复用器129c、第3非反转控制缓冲器156c、第反转控制缓冲器158c、第3地址多路复用器132c和信号线130c、133c、154c、155c、157c，是为第3扫描变换用RAM131c而设置的，它们分别对应于第1数据多路复用器129a、第1非反转控制缓冲器156a、第1反转控制缓冲器158a、第1地址多路复用器132a和信号线130a、133a、154a、155a、157a。

若采用图2的解码电路，则存储在第1扫描变换用RAM131a内的全部数据字被预置成“0”之后，根据零行程数据字，仅把带符号层次数据字写入到由该第1扫描变换用RAM131a中的锯齿形扫描地址所指定的位置“0”内。这样，在只把构成1个块的8×8个成分中的非零成分向第1扫描变换用RAM131a内写入的期间，对存储在第2扫描变换用RAM131b中的1个块进行读出；对存储在第3扫描变换用RAM131c中的1个块进行初始状态预置。并且，在只把下一个块的非零成分向第3扫描变换用RAM131c内写入的期间，对存储在第1扫描变换用RAM131a中的1个块进行读出；对存储在第2扫描变换用RAM131b中的1个块进行初始状态预置。再者，在仅把下一个块的非零成分向第2扫描变换用RAM131b中写入的期间，对存储在第3扫描变换用RAM1312c中的1个块进行读出；对存储在第1扫描变换用RAM131a中的1个块进行初始状态预置。所以，若采用图2的解码电路，则与图1的情况一样，可以实现时地与高频像素时钟信号相对应的高效率零行程解码。

再者，显然即使利用4个以上的单端口RAM也可获得同样的效果。在读完1个块之后对该块进行初始状态预置的情况下，用2个单端口RAM就足够了。

在图2的解码电路中，由在第1先行块的初始化和第2先行块的读出完成对形成读出及初始化地址的电路159向地址加法器119发出写入请求信号也是可以的。地址加法器119在收到该写入请求信号之前一直处于等待状态，即使收到了信号线104上的EOB检测信号也不刷新信号线151上的2位信息，并且还向VLD101提供等待信号。这样一来，只有在上述第1先行块的初始化、第2先行块的读出及下一个块的写入完成之后，才开始更下一个块的写入。另外，为了使第1、第2及第3扫描变换用RAM131a、131b和131c中的块读出和初始化实现高速化，采用以多个数据字为单位进行读出和初始化是很有效果的。

Claims

1.一种行程码的解码电路，其特征在于：

上述电路是对经过行程编码的数据流进行解码的电路，该数据流具有多个数据集，数据集由表示比各个非零成分先行的零成分个数的零行程数据字、和表示上述非零成分值的层次数据字构成，

上述解码电路内具有以下装置：

对上述数据流中的零行程数据字和对应的层次数据字各1个进行锁存的装置、

为了扫描变换，把一连串的数据字分别存储在规定位置上所用的存储装置、

把存储在上述存储装置内的数据字全部预置成零数据字所用的初始状态预置装置、

为了根据上述被锁存的零行程数据字来向上述存储装置中的1个零数据字上进行写入，把上述被锁存的层次数据字写入到上述存储装置内所用的写入装置，以及

对存储在上述存储装置内的数据字依次进行读出所用的读出装置。

2.如权利要求1中所叙述的行程码解码电路，其特征在于包括：

加法器，其用途是：对处于保留状态的线性地址，由上述被锁存的零行程数据字来表示的零成分的个数和1这三者进行相加，以计算出新的线性地址；

查表器，其用途是：从上述已计算出的线性地址中求出锯齿形扫描地址，把求出的该锯齿形扫描地址作为写入地址供给到上述存储装置内。

3.如权利要求1所述的行程码的解码电路，其特征在于：

上述存储装置具有2个双端口RAM，

在把上述被锁存的层次数据字向上述2个双端口RAM中的一个内写入的期间，对存储在另一个双端口RAM中的数据字进行读出和初始状态预置。

4.如权利要求3所述的行程码解码电路，其特征在于：

在把存储在上述另一双端口RAM中的1个数据字读出之后，立即对该数据字进行初始状态预置。

5.如权利要求1所述的行程解码电路，其特征在于：

上述存储装置具有3个单端口RAM，

在把上述被锁存的层次数据字向上述3个单端口RAM中的任一个中写入的期间，对存储在另一个单端口RAM中的数据字进行读出，对存储在剩余的另一个单端口RAM中的数据字进行初始状态预置。