CN112953870A - 一种数字预失真处理方法、装置、系统和计算机设备 - Google Patents

Abstract

本发明实施例提供的一种数字预失真处理方法、装置、系统和计算机设备。本发明实施例提供的技术方案中，接收TR通路的TR数据和FB通路的FB数据，并将所述TR数据和所述FB数据存储至DDR SDRAM；在存储完成后，从所述DDR SDRAM回读所述TR数据和所述FB数据；对所述TR数据和所述FB数据进行预处理；对所述预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；将所述计算结果发送至所述数字信号处理模块，以更新DPD系数，实现PA的非线性校准。本发明实施例在DPD处理中考虑时延和功率的影响，根据PA特性挑选真正适合做DPD运算的数据，能够相对完全的改善PA的非线性特性，保证通信质量。

Description

一种数字预失真处理方法、装置、系统和计算机设备

【技术领域】

本发明实施例涉及通信技术领域，特别涉及一种数字预失真处理方法、装置、系统和计算机设备。

【背景技术】

随着通信技术的发展，5G通信为实现10Gbit/s的高数据传输速率和低于1毫秒的快速响应时间的性能，需要功率放大器(Power Amplifier，PA)提供更宽的带宽和尽可能高的效率运行。然而，这将使PA的非线性恶化。为改善PA的非线性，提高PA的效率，数字预失真(Digital Pre-Distortion，DPD)是首选的PA线性化方法之一。

DPD通过增加一个与放大器失真数量相当，但功能完全相反的非线性电路，用来补偿功率放大器的非线性，将这两个非线性失真功能相结合，便能够实现高线性系统。

现有DPD技术只针对削峰处理(Crest Factor Reduction，CFR)、时延估计(TimeEst)或者功率估计(Gain Est)中的其中一种进行估计预处理，未能做到对发送信号(Transmit，TR)、反馈信号(Feedback，FB)和DPD系数的深入特性分析。例如，在实际通信过程中信号功率的波动容易导致峰均比的变化，高峰均比不易挑选到合适的数据去做DPD运算，还可能会使DPD更新系数后溢出，导致DPD对消性能恶化，通信质量受到影响。

因此，现有的DPD技术不能完全改善PA的非线性特性，无法保证通信质量。

【发明内容】

本发明实施例提供一种数字预失真处理方法、装置、系统和计算机设备，在DPD处理中考虑时延和功率的影响，根据PA特性挑选真正适合做DPD运算的数据，能够相对完全的改善PA的非线性特性，保证通信质量。

第一方面，提供一种数字预失真处理方法，所述方法包括：

接收TR通路的TR数据和FB通路的FB数据，并将所述TR数据和所述FB数据存储至DDR SDRAM；

在存储完成后，从所述DDR SDRAM回读所述TR数据和所述FB数据；

对所述TR数据和所述FB数据进行预处理；

对所述预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；

将所述计算结果发送至所述数字信号处理模块，以更新DPD系数，实现PA的非线性校准。

可选地，所述对所述TR数据和所述FB数据进行预处理，具体包括：

对所述TR数据依次完成削峰处理、整数延迟处理和分数延迟处理；

对所述FB数据完成DC估计与补偿处理。

可选地，所述对所述预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果，具体包括：

对所述预处理后的数据做时延估计得到时延估计结果；

根据所述时延估计结果，对所述预处理后的数据做功率估计得到功率估计结果；

根据所述功率估计结果，对所述预处理后的数据做相关矩阵计算得到计算结果。

可选地，所述计算结果包括LUT估计值。

第二方面，提供一种数字预失真处理装置，所述装置包括：

DDR存储模块，用于接收TR通路的TR数据和FB通路的FB数据，并将所述TR数据和所述FB数据存储至DDR SDRAM；

回读模块，用于回读所述DDR SDRAM中的所述TR数据和所述FB数据；

预处理模块，用于对所述TR数据和所述FB数据进行预处理；

计算模块，用于对所述预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；

收发模块，用于将所述计算结果发送至所述数字信号处理模块，以更新DPD系数，实现PA的非线性校准。

可选地，所述预处理模块，具体包括：

第一处理子模块，用于对所述TR数据依次完成削峰处理、整数延迟和分数延迟；

第二处理子模块，用于对所述FB数据完成DC估计与补偿。

可选地，所述计算模块，具体包括：

时延估计子模块，用于对所述预处理后的数据做时延估计得到时延估计结果，并将所述时延估计结果发送至所述数字信号处理模块；

功率估计子模块，用于根据所述数字信号处理模块发送的所述时延估计结果，对所述预处理后的数据做功率估计得到功率估计结果，并将所述功率估计结果发送至所述数字信号处理模块；

相关矩阵计算子模块，用于根据所述数字信号处理模块发送的所述功率估计结果，对所述预处理后的数据做相关矩阵计算得到计算结果。

可选地，所述计算结果包括LUT估计值。

可选地，还包括：状态监测模块、数据存储控制模块和数据处理控制模块；

所述状态监测模块，用于完成参数初始化，并通过监控各模块的执行命令状态，控制DPD处理过程在相应的状态之间进行切换；

所述数据存储控制模块，基于所述状态监测模块和所述数据处理控制模块发送的信息，生成用于实现乒乓RAM和所述DDR SDRAM的读写时序控制的控制信号；

所述数据处理控制模块，用于向所述数据存储控制模块发送DDR SDRAM离线数据读取请求，并控制所述预处理模块对读取的离线数据进行处理。

可选地，所述状态监测模块，具体包括：

配置信息子模块，用于对所述DPD寄存器在开机上电时进行配置；

初始状态子模块，用于对所述DPD处理进行初始化；

准备状态子模块，用于所述DPD处理的各状态的准备阶段；

DDR转储状态子模块，用于离线采集并存储所述TR数据与所述FB数据；

数据处理状态子模块，用于在所述DPD处理阶段输出用于更新所述DPD系数的PA校准参数。

第三方面，提供一种数字预失真处理系统，所述系统包括：数字前端处理模块、频域IQ校准模块、数字信号处理模块和上述第二方面所述的数字预失真处理装置；

所述数字预失真处理装置，用于接收TR通路的TR数据和FB通路的FB数据，并将所述TR数据和所述FB数据存储至DDR SDRAM；在存储完成后，从所述DDR SDRAM回读所述TR数据和所述FB数据；对所述TR数据和所述FB数据进行预处理；对所述预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；将所述计算结果发送至所述数字信号处理模块；

所述数字前端处理模块，用于从所述FB通路获取FB初始数据，完成DET通路对所述FB初始数据的直流偏置校准和滤波器校准并输出所述FB数据，将所述FB数据发送至所述数字预失真处理装置或所述频域IQ校准模块；

所述频域IQ校准模块，用于对所述FB数据进行处理并将处理结果上报至所述数字信号处理模块；

所述数字信号处理模块，用于接收所述数字预失真处理装置发送的所述计算结果，并根据所述计算结果更新DPD系数，实现PA的非线性校准，或者用于接收所述频域IQ校准模块发送的所述处理结果。

第四方面，提供一种可读存储介质，其特征在于，所述可读存储介质包括存储的程序，其中，在所述程序运行时控制所述可读存储介质所在设备执行上述第一方面所述的数字预失真处理方法。

第五方面，提供一种计算机设备，包括存储器和处理器，所述存储器用于存储包括程序指令的信息，所述处理器用于控制程序指令的执行，其特征在于，所述程序指令被处理器加载并执行时实现上述第一方面所述的数字预失真处理方法的步骤。

本发明实施例提供的一种数字预失真处理方法、装置、系统和计算机设备。本发明实施例提供的技术方案中，接收TR通路的TR数据和FB通路的FB数据，并将所述TR数据和所述FB数据存储至DDR SDRAM；在存储完成后，从所述DDR SDRAM回读所述TR数据和所述FB数据；对所述TR数据和所述FB数据进行预处理；对所述预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；将所述计算结果发送至所述数字信号处理模块，以更新DPD系数，实现PA的非线性校准。本发明实施例在DPD处理中考虑时延和功率的影响，根据PA特性挑选真正适合做DPD运算的数据，能够相对完全的改善PA的非线性特性，保证通信质量。

【附图说明】

图1为本发明一实施例提供的一种数字预失真处理方法的流程图；

图2为图1中对TR数据和FB数据进行预处理的具体流程图；

图3为图1中对预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果的具体流程图；

图4为本发明一实施例提供的一种数字预失真处理装置的结构示意图；

图5为本发明一实施例提供的一种数字预失真处理系统的结构示意图；

图6为本发明实施例提供的一种计算机设备的示意图。

【具体实施方式】

为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，甲和/或乙，可以表示：单独存在甲，同时存在甲和乙，单独存在乙这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

图1为本发明一实施例提供的一种数字预失真处理方法的流程图，如图1所示，该方法包括：

步骤101、接收TR通路的TR数据和FB通路的FB数据，并将TR数据和FB数据存储至双倍速率同步动态随机存储器(Double Data Rate Synchronous Dynamic Random AccessMemory，DDR SDRAM)。

本发明实施例中，本步骤需要射频控制(Radio Frequency timing control，RFT)来启动，同时触发外部DDR SDRAM来存储TR数据和FB数据，完成DPD训练信号的采集。

本发明实施例采用离线化方式将TR数据和FB数据存储到外部DDR SDRAM，能够满足多种采样率，以及多种训练方式的DPD处理。

本发明实施例中，在接收TR通路的TR数据和FB通路的FB数据之前，首先选择需要校准的频点，初始化检测通路和待校准的TR通路，启动正常上行发射过程，延迟一段时间后，启动FB通路。

步骤102、在存储完成后，从DDR SDRAM回读TR数据和FB数据。

本发明实施例中，DDR SDRAM存储TR数据和FB数据完成后，TR通路和FB通路都需要从DDR SDRAM回读TR数据和FB数据。

现有的DPD技术未能做到对发送信号、反馈信号和DPD系数的深入特性分析，一般采用实时在线处理方式，在限定处理时间和缓存开销的情况下只能局限在一小段时间内完成。而本发明实施例采用离线化处理方式，即将TR数据和FB数据存储至DDR SDRAM，然后再从DDR SDRAM回读TR数据和FB数据的处理方式，可以在任意时刻对任意长度的TR数据和FB数据进行DPD处理，保证DPD校准的可靠性和灵活性。

步骤103、对TR数据和FB数据进行预处理。

本步骤中，对从DDR SDRAM中回读的TR数据和FB数据进行预处理。

本发明实施例中，如图2所示，步骤103具体包括：

步骤1031、对TR数据依次完成削峰处理、整数延迟处理和分数延迟处理。

本发明实施例中，削峰处理是对高于削峰门限值的通信信号进行消除，实现动态削峰，以控制通信信号的峰均比在预定范围内。削峰处理能够有效地预防因高峰均比造成的频谱溢出，提高信道质量。

步骤1032、对FB数据完成直流(Direct Current，DC)估计与补偿处理。

本发明实施例中，DC估计与补偿处理能够消除FB数据的DC偏置。

步骤104、对预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果。

本发明实施例中，如图3所示，步骤104具体包括：

步骤1041、对预处理后的数据做时延估计得到时延估计结果。

本发明实施例中，由于TR数据和FB数据之间存在一个固定时延，需要估计出TR数据与FB数据之间的时间延迟并且分别补偿到TR数据和FB数据上，使得TR数据和FB数据在去除时延后在包络上完全对齐，并且可以支持多种采样率。

步骤1042、根据时延估计结果，对预处理后的数据做功率估计得到功率估计结果。

本发明实施例中，功率估计是对FB数据相对于TR数据的增益进行估计，并补偿到FB数据上。

步骤1043、根据功率估计结果，对预处理后的数据做相关矩阵计算得到计算结果。

本发明实施例中，相关矩阵运算是根据记忆多项式(Memory Polynomial，MP)模型的计算公式，构建一个有记忆深度的MP模型，并构建相对应的相关矩阵计算。相关矩阵运算能够根据不同训练模式算出PA不同的查找表(Lookup Table，LUT)估计值。

本发明实施例中，计算结果包括LUT估计值。

现有DPD技术只针对削峰处理、时延估计或者功率估计中的其中一种进行估计预处理，未能做到对发送信号、反馈信号和DPD系数的深入特性分析。在DPD中，广泛应用的单一削峰处理技术是不能完全改善PA的非线性特性的，在DPD处理中还需要考虑时延和功率的影响。本发明实施例综合考虑削峰处理、时延估计、功率估计和相关矩阵运算对DPD处理的影响，根据PA特性挑选真正适合做DPD运算的数据，能准确的补偿PA衰减，保证通信质量。

步骤105、将计算结果发送至数字信号处理模块，以更新DPD系数，实现PA的非线性校准。

本发明实施例中，将计算结果上报数字信号处理模块，从而更新DPD系数，实现PA的非线性校准。

由于PA的非线性特性会随温漂、偏压以及老化等现象的变化而改变，而采用具有MP模型的数字预失真处理方法，可以通过更新DPD系数的方式来有效完成PA非线性的校准。本发明实施例通过选取一段满足条件的时域数据，即TR数据和FB数据，将其存储在DDRSDRAM中，再采用离线化方式对TR数据和FB数据进行处理，以改善PA的线性度，从而允许PA在靠近饱和区的范围内工作。本发明实施例由软件调度基带(Baseband，BB)计算单元在空闲时刻进行DPD处理，使DPD的调度更加灵活化。

本实施例提供的一种数字预失真处理方法的技术方案中，接收TR通路的TR数据和FB通路的FB数据，并将TR数据和FB数据存储至DDR SDRAM；在存储完成后，从DDR SDRAM回读TR数据和FB数据；对TR数据和FB数据进行预处理；对预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；将计算结果发送至数字信号处理模块，以更新DPD系数，实现PA的非线性校准。本发明实施例在DPD处理中考虑时延和功率的影响，根据PA特性挑选真正适合做DPD运算的数据，能够相对完全的改善PA的非线性特性，保证通信质量。

图4为本发明一实施例提供的一种数字预失真处理装置的结构示意图，如图4所示，所述装置包括：DDR存储模块31、回读模块32、预处理模块33、计算模块34和收发模块35。

DDR存储模块31，用于接收TR通路的TR数据和FB通路的FB数据，并将TR数据和FB数据存储至DDR SDRAM。

回读模块32，用于回读DDR SDRAM中的TR数据和FB数据。

预处理模块33，用于对TR数据和FB数据进行预处理。

本发明实施例中，预处理模块33，具体包括：第一处理子模块331和第二处理子模块332。

第一处理子模块331，用于对TR数据依次完成削峰处理、整数延迟和分数延迟。

第二处理子模块332，用于对FB数据完成DC估计与补偿。

计算模块34，用于对预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果。

本发明实施例中，计算模块34，具体包括：时延估计子模块341、功率估计子模块342和相关矩阵计算子模块343。

时延估计子模块341，用于对预处理后的数据做时延估计得到时延估计结果，并将时延估计结果发送至数字信号处理模块。

功率估计子模块342，用于根据数字信号处理模块发送的时延估计结果，对预处理后的数据做功率估计得到功率估计结果，并将功率估计结果发送至数字信号处理模块。

相关矩阵计算子模块343，用于根据数字信号处理模块发送的功率估计结果，对预处理后的数据做相关矩阵计算得到计算结果。

本发明实施例中，计算结果包括LUT估计值。

需要说明的是，时延估计子模块341、功率估计子模块342和相关矩阵计算子模块343的启动都需要触发信号，并且完成估计或运算后不仅需要上报标志中断至数字信号处理模块，同时都需要上报时延估计结果、功率估计结果和计算结果至数字信号处理模块，并将延估计结果、功率估计结果或者计算结果自动应用到下一级子模块的估计或者运算，同时启动下一级子模块，直至相关矩阵计算子模块343处理完成，最终将相关矩阵计算子模块343的计算结果上报给数字信号处理模块。

收发模块35，将计算结果发送至数字信号处理模块，以更新DPD系数，实现PA的非线性校准。

本发明实施例中，数字预失真处理装置还包括：状态监测模块36、数据存储控制模块37和数据处理控制模块38。

状态监测模块36，用于完成参数初始化，并通过监控各模块的执行命令状态，控制DPD处理过程在相应的状态之间进行切换。

本发明实施例中，状态监测模块36，具体包括：配置信息子模块361、初始状态子模块362、准备状态子模块363、DDR转储状态子模块364和数据处理状态子模块365。

配置信息子模块361，用于对DPD寄存器在开机上电时进行配置；

初始状态子模块362，用于对DPD处理进行初始化；

准备状态子模块363，用于DPD处理的各状态的准备阶段；

DDR转储状态子模块364，用于离线采集并存储TR数据与FB数据；

数据处理状态子模块365，用于在DPD处理阶段输出用于更新DPD系数的PA校准参数。

数据存储控制模块37，基于状态监测模块36和数据处理控制模块38发送的信息，生成用于实现乒乓RAM和DDR SDRAM的读写时序控制的控制信号。

其中，控制信号包括乒乓RAM和DDR SDRAM的读写标志，读写长度、地址等信息，以及总线协议(Advanced extensible Interface，AXI)数据总线访问DDR SDRAM的控制信息。

需要说明的是，乒乓RAM用于对DDR SDRAM进行访问控制，并对DDR SDRAM读写数据进行缓冲处理。本发明实施例中，需要两套乒乓ram，即乒乓ram1和乒乓ram2。其中，乒乓ram1与ram2分别用于TR通路与FB通路的第一级缓存，用于增加DPD处理对DDR SDRAM访问延迟的鲁棒性，同时，在写命令阶段，将输入数据位宽转换为适配DDR SDRAM的数据位宽，拼接按照Byte操作。乒ram写满后开始向DDR SDRAM发送写请求，同时向乓ram写入接收数据，DPD只占用一个AXI输入口,但TR通路与FB通路会存在同时读写的请求，数据存储控制模块37基于两套兵乓ram空满信息进行DDR SDRAM访问仲裁,以此间替读写；DDR SDRAM数据转储可以支持不同速率的控制。在读命令阶段，则用于将DDR SDRAM中读取出来的数据恢复成原始数据位宽，同样按照Byte操作。此时TR/FB仲裁以及各自内部乒乓ram切换类似DDR SDRAM写入情况。

数据处理控制模块38，用于向数据存储控制模块37发送DDR SDRAM离线数据读取请求，并控制预处理模块33对读取的离线数据进行处理。

本实施例提供的数字预失真处理装置可用于实现上述图1至图2中的数字预失真处理方法，具体描述可参见上述数字预失真处理方法的实施例，此处不再重复描述。

所述数字预失真处理装置，例如可以是：芯片、芯片模组或者芯片模组的一部分。

本发明实施例提供的一种数字预失真处理装置的技术方案中，DDR SDRAM存储模块，用于接收TR通路的TR数据和FB通路的FB数据，并将TR数据和FB数据存储至DDR SDRAM；回读模块，用于回读DDR SDRAM中的TR数据和FB数据；预处理模块，用于对TR数据和FB数据进行预处理；计算模块，用于对预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；收发模块，用于将计算结果发送至数字信号处理模块，以更新DPD系数，实现PA的非线性校准。本发明实施例在DPD处理中考虑时延和功率的影响，根据PA特性挑选真正适合做DPD运算的数据，能够相对完全的改善PA的非线性特性，保证通信质量。

关于上述如图4实施例中描述的各个装置、产品包含模块/单元，其可以是软件模块/单元，也可以是硬件模块/单元，或者也可以部分是软件模块/单元，部分是硬件模块/单元。例如，对于应用或集成芯片的各个装置、产品其包含的各个模块/单元可以都采用电路等硬件的方式实现，或者至少部分模块/单元可以采用软件程序的方式实现，该运行于芯片内部集成处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应于或集成芯片模组的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同模块/单元可以位于芯片模组的同一件(例如芯片、电路模块等)或者不同组件中，至少部分/单元可以采用软件程序的方式实现，该软件程运行于芯片模组内部集成处理器剩余(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应或集成终端的各个装置、产品，其包含的模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于终端内同一组件(例如，芯片、电路模块等)或者不同组件中，或者至少部分模块/单元可以采用软件程序的方式实现，该程序运行于终端内部集成的处理器，剩余(如果有)分模块/单元可以采用电路等硬件方式实现。

图5为本发明一实施例提供的一种数字预失真处理系统的结构示意图，如图5所示，所述系统包括：数字前端处理模块41、频域IQ校准模块42、数字信号处理模块43和数字预失真处理装置44。

数字预失真处理装置44，用于接收TR通路的TR数据和FB通路的FB数据，并将TR数据和FB数据存储至DDR SDRAM；在存储完成后，从DDR SDRAM回读TR数据和FB数据；对TR数据和FB数据进行预处理；对预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；将计算结果发送至数字信号处理模块43。

其中，数字预失真处理装置44对TR数据和FB数据进行预处理。具体地，数字预失真处理装置44对TR数据依次完成削峰处理、整数延迟处理和分数延迟处理；对FB数据完成DC估计与补偿处理。

其中，数字预失真处理装置44对预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果。具体地，数字预失真处理装置44对预处理后的数据做时延估计得到时延估计结果；根据时延估计结果，对预处理后的数据做功率估计得到功率估计结果；根据功率估计结果，对预处理后的数据做相关矩阵计算得到计算结果。

本发明实施例中，计算结果包括LUT估计值。LUT估计值为矩阵系数，用于上报给数字信号处理模块43做后续矩阵运算。

数字前端处理模块41，用于从FB通路获取FB初始数据，完成DET通路对FB初始数据的直流偏置校准和滤波器校准并输出FB数据，将FB数据发送至数字预失真处理装置44或频域IQ校准模块42。

本发明实施例中，数字前端处理模块41的开关受控于数字信号处理模块43。数字前端处理模块41用于补偿FB检测通路可能存在的损失并消除干扰。

频域IQ校准模块42，用于对FB数据进行处理并将处理结果上报至数字信号处理模块43。

本发明实施例中，频域IQ校准模块42的处理结果为功率累加结果和FFT结果，用于上报给数字信号处理模块43做后续三角运算。频域IQ校准模块42与数字预失真处理装置44是互斥的。频域IQ校准模块42一般应用于开机校准，或者手机老化后再次校准。

数字信号处理模块43，用于接收数字预失真处理装置44发送的计算结果，并根据计算结果更新DPD系数，实现PA的非线性校准，或者用于接收频域IQ校准模块42发送的处理结果。

本发明实施例中，tx_on是启动TR通路的使能信号，一旦使能TR通路，便开始收集并存储TR路数据；rx_on是启动FB通路的使能信号，一旦使能FB通路，便开始收集并存储FB数据或者开始频域IQ校准模块42的处理。

本实施例提供的数字预失真处理系统可用于实现上述图3至图4中的数字预失真处理方法，具体描述可参见上述数字预失真处理方法的实施例，此处不再重复描述。

本发明实施例提供的一种数字预失真处理系统的技术方案中，数字预失真处理装置，用于接收TR通路的TR数据和FB通路的FB数据，并将TR数据和FB数据存储至DDR SDRAM；在存储完成后，从DDR SDRAM回读TR数据和FB数据；对TR数据和FB数据进行预处理；对预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；将计算结果发送至数字信号处理模块；数字前端处理模块，用于从FB通路获取FB初始数据，完成DET通路对FB初始数据的直流偏置校准和滤波器校准并输出FB数据，将FB数据发送至数字预失真处理装置或频域IQ校准模块；频域IQ校准模块，用于对FB数据进行处理并将处理结果上报至数字信号处理模块；数字信号处理模块，用于接收数字预失真处理装置发送的计算结果，并根据计算结果更新DPD系数，实现PA的非线性校准，或者用于接收频域IQ校准模块发送的处理结果。本发明实施例在DPD处理中考虑时延和功率的影响，根据PA特性挑选真正适合做DPD运算的数据，能够相对完全的改善PA的非线性特性，保证通信质量。

图6为本发明实施例提供的一种计算机设备的示意图。如图6所示，该实施例的计算机设备20包括：处理器21、存储器22以及存储在存储22中并可在处理器21上运行的计算机程序23，该计算机程序23被处理器21执行时实现实施例中的应用于数字预失真处理方法，为避免重复，此处不一一赘述。或者，该计算机程序被处理器21执行时实现实施例中应用于数字预失真处理装置中各模型/单元的功能，为避免重复，此处不一一赘述。

计算机设备20包括，但不仅限于，处理器21、存储器22。本领域技术人员可以理解，图6仅仅是计算机设备20的示例，并不构成对计算机设备20的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件，例如计算机设备还可以包括输入输出设备、网络接入设备、总线等。

所称处理器21可以是中央处理单元(Central Processing Unit，简称CPU)，还可以是其他通用处理器、数字信号处理器(Digital Signal Processor，简称DSP)、专用集成电路(Application Specific Integrated Circuit，简称ASIC)、现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

存储器22可以是计算机设备20的内部存储单元，例如计算机设备20的硬盘或内存。存储器22也可以是计算机设备20的外部存储设备，例如计算机设备20上配备的插接式硬盘，智能存储卡(Smart Media Card,简称SMC)，安全数字(Secure Digital,简称SD)卡，闪存卡(Flash Card)等。进一步地，存储器22还可以既包括计算机设备20的内部存储单元也包括外部存储设备。存储器22用于存储计算机程序以及计算机设备所需的其他程序和数据。存储器22还可以用于暂时地存储已经输出或者将要输出的数据。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机装置(可以是个人计算机，服务器，或者网络装置等)或处理器(Processor)执行本发明各个实施例所述方法的部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (13)

1.一种数字预失真处理方法，其特征在于，所述方法包括：

接收TR通路的TR数据和FB通路的FB数据，并将所述TR数据和所述FB数据存储至DDRSDRAM；

在存储完成后，从所述DDR SDRAM回读所述TR数据和所述FB数据；

对所述TR数据和所述FB数据进行预处理；

对所述预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；

将所述计算结果发送至所述数字信号处理模块，以更新DPD系数，实现PA的非线性校准。

2.根据权利要求1所述的方法，其特征在于，所述对所述TR数据和所述FB数据进行预处理，具体包括：

对所述TR数据依次完成削峰处理、整数延迟处理和分数延迟处理；

对所述FB数据完成DC估计与补偿处理。

3.根据权利要求1所述的方法，其特征在于，所述对所述预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果，具体包括：

对所述预处理后的数据做时延估计得到时延估计结果；

根据所述时延估计结果，对所述预处理后的数据做功率估计得到功率估计结果；

根据所述功率估计结果，对所述预处理后的数据做相关矩阵计算得到计算结果。

4.根据权利要求1所述的方法，其特征在于，所述计算结果包括LUT估计值。

5.一种数字预失真处理装置，其特征在于，所述装置包括：

DDR存储模块，用于接收TR通路的TR数据和FB通路的FB数据，并将所述TR数据和所述FB数据存储至DDR SDRAM；

回读模块，用于回读所述DDR SDRAM中的所述TR数据和所述FB数据；

预处理模块，用于对所述TR数据和所述FB数据进行预处理；

计算模块，用于对所述预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；

收发模块，用于将所述计算结果发送至所述数字信号处理模块，以更新DPD系数，实现PA的非线性校准。

6.根据权利要求5所述的装置，其特征在于，所述预处理模块，具体包括：

第一处理子模块，用于对所述TR数据依次完成削峰处理、整数延迟和分数延迟；

第二处理子模块，用于对所述FB数据完成DC估计与补偿。

7.根据权利要求5所述的装置，其特征在于，所述计算模块，具体包括：

时延估计子模块，用于对所述预处理后的数据做时延估计得到时延估计结果，并将所述时延估计结果发送至所述数字信号处理模块；

功率估计子模块，用于根据所述数字信号处理模块发送的所述时延估计结果，对所述预处理后的数据做功率估计得到功率估计结果，并将所述功率估计结果发送至所述数字信号处理模块；

相关矩阵计算子模块，用于根据所述数字信号处理模块发送的所述功率估计结果，对所述预处理后的数据做相关矩阵计算得到计算结果。

8.根据权利要求5所述的装置，其特征在于，所述计算结果包括LUT估计值。

9.根据权利要求5所述的装置，其特征在于，还包括：状态监测模块、数据存储控制模块和数据处理控制模块；

所述状态监测模块，用于完成参数初始化，并通过监控各模块的执行命令状态，控制DPD处理过程在相应的状态之间进行切换；

所述数据存储控制模块，基于所述状态监测模块和所述数据处理控制模块发送的信息，生成用于实现乒乓RAM和所述DDR SDRAM的读写时序控制的控制信号；

所述数据处理控制模块，用于向所述数据存储控制模块发送DDR SDRAM离线数据读取请求，并控制所述预处理模块对读取的离线数据进行处理。

10.根据权利要求9所述的装置，其特征在于，所述状态监测模块，具体包括：

配置信息子模块，用于对所述DPD寄存器在开机上电时进行配置；

初始状态子模块，用于对所述DPD处理进行初始化；

准备状态子模块，用于所述DPD处理的各状态的准备阶段；

DDR转储状态子模块，用于离线采集并存储所述TR数据与所述FB数据；

数据处理状态子模块，用于在所述DPD处理阶段输出用于更新所述DPD系数的PA校准参数。

11.一种数字预失真处理系统，其特征在于，包括：数字前端处理模块、频域IQ校准模块、数字信号处理模块和权利要求5-10任一项所述的数字预失真处理装置；

所述数字预失真处理装置，用于接收TR通路的TR数据和FB通路的FB数据，并将所述TR数据和所述FB数据存储至DDR SDRAM；在存储完成后，从所述DDR SDRAM回读所述TR数据和所述FB数据；对所述TR数据和所述FB数据进行预处理；对所述预处理后的数据依次做时延估计、功率估计和相关矩阵运算得到计算结果；将所述计算结果发送至所述数字信号处理模块；

所述数字前端处理模块，用于从所述FB通路获取FB初始数据，完成DET通路对所述FB初始数据的直流偏置校准和滤波器校准并输出所述FB数据，将所述FB数据发送至所述数字预失真处理装置或所述频域IQ校准模块；

所述频域IQ校准模块，用于对所述FB数据进行处理并将处理结果上报至所述数字信号处理模块；

所述数字信号处理模块，用于接收所述数字预失真处理装置发送的所述计算结果，并根据所述计算结果更新DPD系数，实现PA的非线性校准，或者用于接收所述频域IQ校准模块发送的所述处理结果。

12.一种可读存储介质，其特征在于，所述可读存储介质包括存储的程序，其中，在所述程序运行时控制所述可读存储介质所在设备执行权利要求1-4任意一项所述的数字预失真处理方法。

13.一种计算机设备，包括存储器和处理器，所述存储器用于存储包括程序指令的信息，所述处理器用于控制程序指令的执行，其特征在于，所述程序指令被处理器加载并执行时实现权利要求1-4任意一项所述的数字预失真处理方法的步骤。

Images