CN1129072C - 具有可配置数据/地址通道结构的数据处理系统 - Google Patents
具有可配置数据/地址通道结构的数据处理系统 Download PDFInfo
- Publication number
- CN1129072C CN1129072C CN 99122057 CN99122057A CN1129072C CN 1129072 C CN1129072 C CN 1129072C CN 99122057 CN99122057 CN 99122057 CN 99122057 A CN99122057 A CN 99122057A CN 1129072 C CN1129072 C CN 1129072C
- Authority
- CN
- China
- Prior art keywords
- data
- address
- passage
- transmission
- tunnel structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Abstract
一种具有可配置数据/地址通道结构的数据处理系统，尤指一种利用非同步数据/地址通道来取代传统的同步数据总线，系统控制器与其相连元件之间通过多个通道来传送地址/数据，藉由系统控制器中的交换电路模组以及控制逻辑来决定不同元件之间的通道连接，并可根据实际的数据流量需求，决定所需要的通道数量而增加两元件之间的传输频宽，使数据传输最佳化；且每个通道在每次启动时只能维持单一传送方向，能节省数据传送过程中改变传送方向的转向时间，加速数据传递的速度。
Description
本发明有关一种具有可配置数据/地址通道结构的数据处理系统，尤指一种利用非同步数据/地址通道来取代传统的同步数据总线，能根据实际的数据流量需求，决定出所需要的通道数量而增加两元件之间的传输频宽的数据处理系统。
如图1所示的传统电脑系统的基本结构图；一般电脑系统包括：中央处理器10(CPU)、系统控制器20(system controller)、存储器30(memory)、视频子系统40(video subsystem)以及外围装置PCI元件50(peripheral component interconnect device)。上述各元件的连结是利用多条数据线的总线(bus)来进行数据的传递。系统控制器20是作为中央处理器10及其他系统元件(如存储器30、视频子系统40及外围装置PCI元件50)之间的桥接界面。以一般电脑系统为例，即为系统芯片组(chipsets)或是北桥芯片(north bridge)。在系统控制器20与CPU10之间的系统总线11(system bus)中，包含多条并行的数据线(Data I/O)以及地址线(Address I/O)，以目前Pentium II和Power PC为例，共有64条数据线以及32条地址线，用以并行接收/传送数据和地址。另外系统控制器20和存储器30之间的存储器总线31(memory bus)，则包括64条数据线以及数条地址线(根据不同的存储器类型而不同)。这些传统总线的另一项特征是单一性，例如当存储器30要传送数据到视频子系统40时，则全部的数据I/O和地址I/O都会被使用在此时的传送状态中，存储器30不可能一边送数据给视频子系统40而同时又送数据给CPU10。
简单的说，上述总线有两个特点：
(1)并行多条的数据/地址线，这在数据/地址数据信息的处理频宽上具有较佳的性能，举例来说，数据线由32条增加到64条，在相同的操作时钟下，频宽可以增加一倍。
(2)单一性和同步性(synchronous)，其优点在于时序关系可以定义得非常清楚，因此在实际操作上很方便，有利于实现总线两端元件的通信协议。
传统总线的并行化和同步化特性固然有其优点，但是也有下列缺点：
(1)时钟频率大致是以8MHz→16MHz→33MHz→66MHz→100MHz的轨迹发展。然而，随着操作时钟频率的逐渐提高，同步化变得非常困难。
(2)目前大多数电脑系统所使用的总线的数据/地址线比特宽度(bitwidth)为64比特宽度的数据线，未来可预贝的是128比特宽度的总线将会是主流。比特宽度的增加即意味着集成电路IC接脚数量(pin count)的增加，而且所增加的接脚数相当的大。接脚数量太大则会导致封装的难度增加，体积变大等等的缺点。其中以系统控制器20的接脚数量影响最大(这是因为其必须对每个与其相连的元件，分别增加对应的接脚)。
(3)并行化的数据/地址线在出现同时切换(由0变1，由1变0)的情况时，在功率的消耗上会比较大，同时产生较大的干扰信号。
(4)系统控制器20能够处理的数据流量为固定的，所以即使其相连元件通过增加数据/地址接脚数量的方式来增加频宽，也不见得可以增加整体性能。换言之，最后结果可能只是徒然增加接脚数而已。
本发明的主要目的是提供一种具有可配置数据/地址通道结构的数据处理系统，其利用非同步数据/地址通道来取代传统的同步数据总线。系统控制器与其相连元件之间通过多个通道来传送地址/数据，藉由系统控制器中的交换电路模组以及控制逻辑来决定不同元件之间的通道连接，并可以根据实际的数据流量需求，决定出所需要的通道数量而增加两元件之间的传输频宽，达到数据传输的最佳化。
本发明的目的是这样实现的：一种具有可配置数据/地址通道结构的数据处理系统，该系统是由中央处理器、存储器及多个外围装置所构成，上述各元件之间是通过多个可以独立运行的通道与系统控制器连结，以传递数据与地址信息；其特征在于：该系统控制器包含有交换电路模组及控制逻辑；该交换电路模组由多个数据缓冲器所组成；该控制逻辑是接收上述各元件所送来的传输需求，产生一组传输方向设定信号及交换控制信号，用以控制交换电路模组中各个数据缓冲器的动作，以建立数据传输双方的通道并依据数据信息传输量的大小机动地调整通道配置数量和决定通道的状态。
上述各元件欲传送数据时，必须提供：指示所要传送的目的元件的标记信息、所要传送的数据信息、以及该数据在该目的元件的地址数据信息。
其中该交换电路模组是由多个数据缓冲器所组成，可以是固定方向、动态方向及多重通道设定组态三种交换电路模组中的任一种，或是其他变化的模式。
其中该固定方向设定组态是指各个数据缓冲器只能设定为单一方向，藉由同方向的缓冲器连结构成信息传输的通道。
其中该动态方向设定组态是指每个数据缓冲器对外的连线是双向可设定的，每个连线的方向是由控制逻辑在配置时加以设定。
其中该多重通道设定组态是指每个数据缓冲器的对外连线方向为双向的，每一个数据缓冲器是配置给邻近相连结的元件通道。
其中该通道每次启动时维持单一传送方向，在通道内传送的地址/数据则是通过既定的传输格式进行。
其中该系统控制器与各元件之间设有通道对应的界面处理电路，连接的双方以相同通道传输协议来进行数据信息的传递。
其中该通道包含有数条信号线，每条信号线是依照通道传输协议来进行数据的传送。
本发明的特点是通过多个通道来传送地址/数据，以及藉由系统控制器中的交换电路模组以及控制逻辑来决定不同元件之间的通道连接，并可以根据实际的数据流量需求，决定出所需要的通道数量；而且，每个通道本身是独立运作的，以较多通道进行数据信息传输时，可以增加两元件之间的传输频宽和获得较高的数据传输速率，达到数据传输的最佳化。此外，每个通道在设定完成后，需要维持单一方向的传输，藉此可以避免回转时间所造成的时间延迟，加速数据信息传递的速度。
下面参阅附图，对本发明的结构设计、特征和技术原理，作一详细的
说明：
图1为传统电脑系统的基本结构图；
图2为传统技术与本发明的差异示意图；
图3为本发明的第一种结构示意图；
图4为本发明的第二种结构示意图；
图5为本发明的动作流程图；
图6为固定方向设定组态的交换电路模组示意图；
图7为动态方向设定组态的交换电路模组示意图；
图8为多重通道设定组态的交换电路模组示意图。
本发明所采用的结构，是以适应型数据/地址通道模型来取代传统的总线结构。传统技术与本发明之间的差异可由图2看出(参见图2)。
在传统的总线结构(如图2左半部)中，各元件(如上述，在此图中以一元件A通称之，请配合参见图1所示)是以总线方式连接系统控制器20，原始总线包含了地址总线21(16比特)以及数据总线22(64比特)。以存储器存取为例，由于数据总线的单一性与同步性的特点，此时的存取请求是单一时间对单一存储器进行读或写固定地址。对于元件A本身而言，此种情况即为单一处理程序(single processing)。
而在本发明所提供的通道结构中，相同的连接脚数可以构成数条通道CH，每个通道CH则可以依照需求加以配置。也就是说，在同一时间，对于存储器需求可以读或写不同的地址。如果以与上述相同的接脚数量来说，可以组成8个通道CH，每通道CH有10条信号线。如此即可根据实际应用配置不同需求的通道数量配置，也就是可以让元件B进行多重处理程序，达到最佳化的设定。
每个通道CH本身是独立运作，以较多通道CH进行数据信息传输时可以获得较高的数据传输速率。每个通道CH在设定完成后，需要维持单一方向的传输，藉此可以避免回转时间所造成的时间延迟。另外，通道CH与信号线的观念并不相同，每个通道CH可能有多条信号线，每条信号线则依照通道传输协议来进行数据的传送。在本发明中，通道CH本身的传输协议并不特别定义。如果在上述范例中，利用10条信号线构成一通道，可以定义一条为时钟线，一条为地址线(以串行传输方式传送)，八条为数据线(以并行传输方式传送)。不过，实际可应用的通道类型可以视情况而改变。
在本发明中，重点在于系统控制器20如何控制通道CH以及配置通道CH的机制，以下将以二实施例作详细说明。
如图3所示，其为本发明的第一种结构示意图；该系统控制器60(systemcontroller)的功能类似于通道管理器的角色，每个通道CH代表在外部元件(处理器10、存储器30或外围元件)与系统控制器60之间具有一定传输速率的数据流。系统控制器60包含有交换电路模组61(switching box)及控制逻辑62(control logic)两个部分。该交换电路模组61是由多个数据缓冲器data buffer)所构成，可以是固定方向、动态方向及多重通道设定组态三种交换电路模组61中的任一种，或是其他变化的模式(内容后详述)。该控制逻辑62的主要作用是提供各元件间信息的实际传递控制，用以控制由数据缓冲器(data buffer)所构成的交换电路模组61，藉以在上述的外部元件之间构成实际通道CH。
以图3中通道CH P1与通道CH M1之间的情况为例说明。当CPU 10欲从存储器30中读出数据时，可以设定通道CH M1的方向为存储器30→系统控制器60，设定通道CH P1的方向为系统控制器60→处理器10。控制逻辑62根据元件的实际传输需求，产生一组传输方向设定信号63(direction setting signals)以及交换控制信号64(switching controlsignals)，用以控制交换电路模组61中各个数据缓冲器的动作，以建立两者之间的数据信息(包括地址、数据本身)传递通道。当某个元件欲传送数据到另一元件时，必须提供三种信息：(1)标记(tag)，是指示所要传送的目的元件；
(2)数据(data)，是所要传送的数据；
(3)地址(address)，该数据在该目的元件的地址信息。
除此之外，需要传送的数据信息可能还需要包含一部分的控制信号，这些数据信息都可以通过通道CH进行传送。
另外，图3所示的各元件和系统控制器60中的椭图形标记，是表示通道所对应的界面处理电路I、I’，连接的双方需以相同通道传输协议来进行数据信息的传递。必须注意的是，本发明的重点在于通过这种通道CH的结构以及其启动和配置可以是机动性的，使传统总线结构的缺点可以获得改善。
系统控制器60在控制地址/数据的流量时，可以根据实际的数据流量需求，决定出所需要的通道CH数量。也即，当某一元件对于数据流量的需求变得非常大时，系统控制器60可以开启更多的通道让通信频宽增加，加速数据的传递。而每个元件的通道CH也可以机动地调整。换言之，本发明通道CH的总数量为固定的，但通道CH的配置是采用动态的设计。举例来说，如图3所示，系统控制器60连接于处理器10、存储器30、第一外围装置、第二外围装置的通道中，设有多个通道是相通的，如图3左半部的虚线所示，为避免附图线条众多复杂，在此例中仅以处理器与第一外围装置为例说明，两者之间具有CH CO1至CH COn连结在处理器10与第一外围装置之间。在传输时，处理器具有8个通道CH，假设对于第一外围元件的数据信息传输需求非常大而对于处理器10的数据信息传输需求则相当小时，可以一方面配置4个通道CH CO1～CO4对应第一外围装置，同时仅配置剩余的通道则对应处理器10，藉此可以有效率地配置资源(通道CH)的使用。
每个通道CH每次启动时只能维持单一传送方向，在通道CH内传送的地址/数据则是通过既定的传输格式进行。这种作法有个好处，就是可以节省在数据信息传送过程中需要改变传送方向的转向时间(turn-overtime)，以加速数据信息传递的速度。需注意的是，通道CH与通道CH之间并不需要同步，换言之，彼此可以独立完成工作。
如图4所示，其为本发明的第二种结构示意图；其结构其实是图3结构的变化类型，两者之间差异点仅在于原来通过通道本身传送的部分标记(tag)和控制信号，在图4中是利用单独的接脚来传送(如图中虚线部分control/tag)。这部分可以简化通道CH内非数据信息的时序复杂度，不过也会增加额外的接脚需求。另外，在本实施例中，与图3同样具有通道的机动变化性，与前述实施例相同。
依据上述可以归纳出如图5的流程图，更能明白本发明的通道传输方式。
步骤a：中央处理器10下达的存取命令。
步骤b：系统控制器60内的控制逻辑62即依据存取命令或实际传输需求，产生一组传输方向设定信号63以及交换控制信号64，用以控制交换电路模组61中各个数据缓冲器的动作(设定通道数量、目的、存取方向等)，以便建立两者之间的数据信息传递通道。
步骤c：切换电路模组61依据设定进行缓冲器切换，连结成数据传输的方向性。
步骤d：数据流由指定的外围装置经缓冲器所连结的通道传送至目的外围装置。
步骤e：存取动作完毕。
如前所述，交换电路模组是由许多数据缓冲器所构成。在以下说明中，举出三种交换电路模组的设定组态，藉以说明交换电路模组的动作。
如图6所示，其为固定方向设定组态(fixed direction setup)的交换电路模组示意图；在此设定组态中，交换电路模组61中的数据缓冲器只能设定为单一方向。数据缓冲器A1的数据输入方向有两个，分别来自处理器界面以及相邻的缓冲器A2，同样地，其数据输出方向也有两个，分别是到第一外围装置界面(配合图1为视频子系统40)和相邻的缓冲器B1。因此，如果要建立由处理器10界面到第三外围装置界面(配合图1可为存储器30)之间的通道CH，可以利用数据缓冲器A1-B1-C1-D1或者是A3-B3-C3-D3组成，相对地，如果要建立由第三外围装置界面到处理器界面之间的通道，则可以利用数据缓冲器D2-C2-B2-A2或者是D4-C4-B4-A4(同理类推)。固定方向设定组态的优点是结构简单，容易实现，不过数据缓冲器的使用效率并不高。
如图7所示，其为动态方向设定组态的交换电路模组(dynamicdirection setup)示意图；在此设定组态中，每个数据缓冲器对外的连线是双向可设定的，换言之，每个连线的方向是由控制逻辑62在配置时加以设定，不过必须注意每个数据缓冲器虽然具有双向输出入连线，但是当通道CH完成配置后，单向性仍然必须维持，如此才能够避免回转时间(turn-over time)。由于利用动态方向设定组态时需要进行资源的有效配置，并且双向连线在实施上也比较复杂，因此成本较高；不过在数据缓冲器的使用效率上比较高。
如图8所示，其为多重通道设定组态(multi-channel setup)的交换电路模组示意图；在此设定组态中，每个数据缓冲器的对外连线方向也是双向的，不过并不是所有的数据缓冲器都可以任意的配置，其中左半部的数据缓冲器只能够配置给处理器10通道、第0外围装置界面PIO(peripheralinterface 0)和第1外围装置界面PI1之间的通道，而右半部的数据缓冲器则只能够配置给处理器通道、第2外围装置界面PI2和第3外围装置界面PI3之间的通道。另外，在图8所示的设定组态中，实际通道数量会高于数据缓冲器的数量。
交换电路模组61是由数据缓冲器所构成，其模式可以是上述三种交换电路模组中的任一种，或是其他变化的模式，通过控制逻辑62的设定，可以将交换电路模组61中的数据缓冲器根据通道CH连接的需求，调整成通道CH的组态以建立通道CH传输的方向性，同时也构成通道CH中的缓冲区。
综上所述，本发明所提供的具有可配置数据/地址通道结构的数据处理系统，通过多个通道来传送地址/数据，藉由系统控制器中的交换电路模组以及控制逻辑来决定不同元件之间的通道连接，可以根据实际的数据流量需求，决定出所需要的通道数量，增加两元件之间的传输频宽，达到数据传输的最佳化。
Claims (9)
1、一种具有可配置数据/地址通道结构的数据处理系统，该系统是由中央处理器、存储器及多个外围装置所构成，上述各元件之间是通过多个可以独立运行的通道与系统控制器连结，以传递数据与地址信息；其特征在于：该系统控制器包含有交换电路模组及控制逻辑；该交换电路模组由多个数据缓冲器所组成；该控制逻辑是接收上述各元件所送来的传输需求，产生一组传输方向设定信号及交换控制信号，用以控制交换电路模组中各个数据缓冲器的动作，以建立数据传输双方的通道并依据数据信息传输量的大小机动地调整通道配置数量和决定通道的状态。
2、如权利要求1所述的具有可配置数据/地址通道结构的数据处理系统，其特征在于：上述各元件欲传送数据时，必须提供：指示所要传送的目的元件的标记信息、所要传送的数据信息、以及该数据在该目的元件的地址数据信息。
3、如权利要求1所述的具有可配置数据/地址通道结构的数据处理系统，其特征在于：其中该交换电路模组是由多个数据缓冲器所组成，可以是固定方向、动态方向及多重通道设定组态三种交换电路模组中的任一种，或是其他变化的模式。
4、如权利要求3所述的具有可配置数据/地址通道结构的数据处理系统，其特征在于：其中该固定方向设定组态是指各个数据缓冲器只能设定为单一方向，藉由同方向的缓冲器连结构成信息传输的通道。
5、如权利要求3所述的具有可配置数据/地址通道结构的数据处理系统，其特征在于：其中该动态方向设定组态是指每个数据缓冲器对外的连线是双向可设定的，每个连线的方向是由控制逻辑在配置时加以设定。
6、如权利要求3所述的具有可配置数据/地址通道结构的数据处理系统，其特征在于：其中该多重通道设定组态是指每个数据缓冲器的对外连线方向为双向的，每一个数据缓冲器是配置给邻近相连结的元件通道。
7、如权利要求1所述的具有可配置数据/地址通道结构的数据处理系统，其特征在于：其中该通道每次启动时维持单一传送方向，在通道内传送的地址/数据则是通过既定的传输格式进行。
8、如权利要求1所述的具有可配置数据/地址通道结构的数据处理系统，其特征在于：其中该系统控制器与各元件之间设有通道对应的界面处理电路，连接的双方以相同通道传输协议来进行数据信息的传递。
9、如权利要求1所述的具有可配置数据/地址通道结构的数据处理系统，其特征在于：其中该通道包含有数条信号线，每条信号线是依照通道传输协议来进行数据的传送。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 99122057 CN1129072C (zh) | 1999-10-27 | 1999-10-27 | 具有可配置数据/地址通道结构的数据处理系统 |
| GB0025565A GB2359709B (en) | 1999-10-27 | 2000-10-18 | Data processing system with an adjustable data/address channel framework |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 99122057 CN1129072C (zh) | 1999-10-27 | 1999-10-27 | 具有可配置数据/地址通道结构的数据处理系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1247343A CN1247343A (zh) | 2000-03-15 |
| CN1129072C true CN1129072C (zh) | 2003-11-26 |
Family
ID=5282273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 99122057 Expired - Fee Related CN1129072C (zh) | 1999-10-27 | 1999-10-27 | 具有可配置数据/地址通道结构的数据处理系统 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN1129072C (zh) |
| GB (1) | GB2359709B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4405277B2 (ja) | 2004-02-16 | 2010-01-27 | 株式会社日立製作所 | ディスク制御装置 |
| JP4441286B2 (ja) * | 2004-02-10 | 2010-03-31 | 株式会社日立製作所 | ストレージシステム |
| US7467238B2 (en) | 2004-02-10 | 2008-12-16 | Hitachi, Ltd. | Disk controller and storage system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4075608A (en) * | 1976-01-19 | 1978-02-21 | The United States Of America As Represented By The Secretary Of The Navy | Multiple-channel data switch |
| US4604743A (en) * | 1984-11-21 | 1986-08-05 | North American Philips Corporation | Bus structure for an image processor |
| WO1996041274A1 (en) * | 1995-06-07 | 1996-12-19 | Advanced Micro Devices, Inc. | Dynamically reconfigurable data bus |
| US5734843A (en) * | 1995-06-07 | 1998-03-31 | Advanced Micro Devices Inc. | Reverse data channel as a bandwidth modulator |
| US5754807A (en) * | 1995-11-20 | 1998-05-19 | Advanced Micro Devices, Inc. | Computer system including a multimedia bus which utilizes a separate local expansion bus for addressing and control cycles |
| US5991824A (en) * | 1997-02-06 | 1999-11-23 | Silicon Graphics, Inc. | Method and system for simultaneous high bandwidth input output |
-
1999
- 1999-10-27 CN CN 99122057 patent/CN1129072C/zh not_active Expired - Fee Related
-
2000
- 2000-10-18 GB GB0025565A patent/GB2359709B/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2359709B (en) | 2002-08-14 |
| GB0025565D0 (en) | 2000-12-06 |
| GB2359709A (en) | 2001-08-29 |
| CN1247343A (zh) | 2000-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8036243B2 (en) | Single chip protocol converter | |
| US11194754B2 (en) | PCI express to PCI express based low latency interconnect scheme for clustering systems | |
| CN1205562C (zh) | 总线系统的分隔事务协议 | |
| CN100524287C (zh) | 微处理器子系统 | |
| CN100461140C (zh) | 支持多个图形处理单元的方法与系统 | |
| CN1713164A (zh) | 可自主处理多事务传输要求的dma控制器及数据传输方法 | |
| US20040236891A1 (en) | Processor book for building large scalable processor systems | |
| JP2006502642A (ja) | トランザクションを確立するための集積回路および方法 | |
| US6694392B1 (en) | Transaction partitioning | |
| CN1315066C (zh) | 用于校正并行/串行接口中的波动的缓冲网 | |
| CN1696917A (zh) | 主从系统中直接内存存取控制器及总线结构 | |
| CN1109307C (zh) | 在处理器单元之间交换数据的系统 | |
| CN1832488A (zh) | 实现SPI4设备与PCI Express设备互连的系统及方法 | |
| CN1129072C (zh) | 具有可配置数据/地址通道结构的数据处理系统 | |
| CN1196065C (zh) | 集成电路和使用它的信息处理装置 | |
| GB2377138A (en) | Ring Bus Structure For System On Chip Integrated Circuits | |
| CN1639679A (zh) | 通信系统 | |
| CN101075959A (zh) | 用于设计片上网络的一种带宽动态分配方法 | |
| CN1507285A (zh) | 用fpga器件实现机群交换网络路由芯片的方法 | |
| CN101655825A (zh) | 一种使用fpga实现lpc-usb双向通信的装置及lpc-usb和usb-lpc数据转换方法 | |
| CN116248758A (zh) | 一种高效的内核-片上网络的桥式连接结构 | |
| CN1921476A (zh) | 用于窄带通信设备之间的业务级联方法及级联系统 | |
| US20030099238A1 (en) | High-speed interchip interface protocol | |
| CN1885747A (zh) | 通过通用串行总线通道进行传输的装置及方法 | |
| US7817651B2 (en) | Method and apparatus for controlling storage of data |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |