CN112864561A - 一种n路单片集总式功分器的拓扑结构及其设计方法 - Google Patents

Abstract

本发明公开了一种n路单片集总式功分器的拓扑结构及其设计方法，该拓扑结构包括电感L₁和n个支路，n个支路包括电容C₁至电容C_n、电阻R₁至电阻R_n，其中，电感L₁的一端连接输入端口，电容C₁至电容C_n的一端也均连接输入端口，电感L₁的另一端接地，电容C₁至电容C_n的另一端对应连接输出端口1至输出端口n，电阻R₁至电阻R_n‑1分别并接于相邻两个输出端口之间，电阻R_n的两端分别连接于输出端口1和输出端口n。本发明相比于其他功分器只使用了1个电感，总共使用元件为2n+1(n≥3)，能够以最少的元件实现n路功率分配，其中最简单的的2路和3路功分器仅仅分别由4和7个元件构成，因此能做到损耗最小和电路版图最小，实现高度集成。

Description

一种n路单片集总式功分器的拓扑结构及其设计方法

技术领域

本发明属于功分器技术领域，具体涉及一种n路单片集总式功分器的拓扑结构及其设计方法。

背景技术

功分器是射频微波领域一种常见的电路单元，其作用是将输入信号功率分解为N路功率相等或不相等的信号，反之则为功率合成器，功分器被广泛应用于无线通信、卫星通讯和相控阵天线中。

常见的功分器有威尔金森功分器、定向耦合器、兰格耦合器和T型结等，这些功分器的实现方式往往是微带电路或波导单元。虽然以微带电路方式实现的威尔金森功分器具有体积小和易于加工的优点，但还是不适用于芯片上集成。随着人们对设备小型化的需求越来越大，实现低损耗的片上集成功分器意义重大，具有各种各样拓扑结构的集总式功分器也被人们所提出。芯片所使用的半导体工艺无源元件包括片上电阻R、片上电感L、片上电容C和传输线TL，通过这些元件的组合可以实现片上集总功分器，然而半导体工艺中的片上电感面积大，品质因数Q很低(约8到15左右)，是无源电路版图面积和损耗的主要来源，相比之下，电容的版图面积和损耗就小得多。传统的片上集成威尔金森功分器是将90度微带线用π型网络等效，以实现小型化的目的。如图1所示，这种功分器可以实现芯片上集成，但由于其使用了2个电感，损耗和版图面积也因此大幅增加。还有的电路结构是将图1简化，得到电路结构更加紧凑的片上集成式功分器，使用了更少的元件，如图2所示，但由于其电路中仍然使用了2个或以上的电感，电路的尺寸和损耗并不理想。

经典的集总式威尔金森功分器及其改进电路不可避免的使用了两个或以上的电感，因此也意味着更大的版图面积和更多的损耗，而人们对芯片电路高集成度和低损耗的追求永无止境，越少的使用片上电感可以更进一步逼近高集成度和低损耗的目标。

发明内容

为了解决现有技术中存在的上述问题，本发明提出一种N路功分器拓扑结构设计，用于提高芯片上功分器的集成度，缩小版图面积，减小电路损耗。

本发明提供了一种n路单片集总式功分器的拓扑结构及其设计方法。本发明要解决的技术问题通过以下技术方案实现：

一种n路单片集总式功分器的拓扑结构，包括电感L₁和n个支路，所述n个支路包括电容C₁至电容C_n、电阻R₁至电阻R_n，其中，

所述电感L₁的一端连接输入端口，所述电容C₁至所述电容C_n的一端也均连接所述输入端口，所述电感L₁的另一端接地，所述电容C₁至所述电容C_n的另一端对应连接输出端口1至输出端口n，所述电阻R₁至所述电阻R_n-1分别并接于相邻两个输出端口之间，所述电阻R_n的两端分别连接于所述输出端口1和所述输出端口n。

在本发明的一个实施例中，在n＝2时，所述电感L₁、所述电容C₁至所述电容C_n以及所述电阻R₁至所述电阻R_n的数量之和为4，在n≥3时，所述电感L₁、所述电容C₁至所述电容C_n以及所述电阻R₁至所述电阻R_n的数量之和为2n+1。

本发明一个实施例还提供一种n路单片集总式功分器的拓扑结构的设计方法，包括：

选择功分数n；

基于所述功分数n，按照上述任一项实施例所述的拓扑结构建立n路单片集总式功分器电路；

设置所述n路单片集总式功分器电路的元件数值为可优化变量，并设置所述n路单片集总式功分器电路的优化目标；

基于所述优化目标确定各个元件的终值。

在本发明的一个实施例中，按照上述任一项实施例所述的拓扑结构建立n路单片集总式功分器电路，包括：

利用电路仿真软件按照上述任一项实施例所述的拓扑结构建立n路单片集总式功分器电路。

在本发明的一个实施例中，所述电路仿真软件为ADS。

在本发明的一个实施例中，设置所述n路单片集总式功分器电路的元件数值为可优化变量，并设置优化目标，还包括：

设置所述n路单片集总式功分器电路的优化频带。

在本发明的一个实施例中，所述优化目标包括带内匹配和/或插入损耗。

在本发明的一个实施例中，所述带内匹配的Sii<-15dB，所述Si1在预设目标范围内，其中，1≤i≤n。

在本发明的一个实施例中，基于所述优化目标确定各个元件的终值，包括：

基于所述优化目标，利用随机优化方法确定各个元件的初值；

基于各个元件的所述初值，利用梯度优化方法确定各个元件的终值。

本发明的有益效果：

本发明相比于其他功分器只使用了1个电感，总共使用元件为2n+1(n≥3)，能够以最少的元件实现n路功率分配，其中最简单的的2路和3路功分器仅仅分别由4和7个元件构成，因此能做到损耗最小和电路版图最小，实现高度集成。

本发明是拓扑结构上的发明，输入输出端口直流隔离且匹配效果较好，输出信号等幅同相，工作带宽约为17％，可以满足多数通信应用需求。

本发明能够以最少的元件实现等幅同相功率分配、端口匹配和良好的隔离度，可扩展到其它半导体工艺，具有广泛的适用性。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种用π型电路等效的集总威尔金森功分器的结构示意图；

图2是本发明实施例提供的一种简化的集总威尔金森功分器的结构示意图；

图3是本发明实施例提供的一种n路单片集总式功分器的拓扑结构的结构示意图；

图4是本发明实施例提供的一种n＝2时的两路功分器的结构示意图；

图5是本发明实施例提供的一种n＝3时的三路功分器结构示意图；

图6是本发明实施例提供的一种n＝3时的三路功分器的四个端口匹配特性Sii仿真结果示意图；

图7是本发明实施例提供的一种n＝3时的三路功分器输入端口到输出端口传输特性Si1仿真结果示意图；

图8是本发明实施例提供的一种以GaAs工艺实现的三路功分器版图的示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图3，图3是本发明实施例提供的一种n路单片集总式功分器的拓扑结构的结构示意图。本实施例提供一种n路单片集总式功分器的拓扑结构，该n路单片集总式功分器的拓扑结构包括电感L₁和n个支路，n个支路包括n个电容和n个电阻，n个电容分比为电容C₁至电容C_n，n个电阻分比为电阻R₁至电阻R_n，其中，电感L₁的一端连接输入端口，电容C₁至电容C_n的一端也均连接输入端口，电感L₁的另一端接地，电容C₁至电容C_n的另一端对应连接输出端口1至输出端口n，即电容C₁的另一端连接输出端口1，电容C₂的另一端连接输出端口2，电容C₃的另一端连接输出端口3，电容C_n的另一端连接输出端口n，电阻R₁至电阻R_n-1分别并接于相邻两个输出端口之间，即电阻R₁的两端分别连接于输出端口1和输出端口2，电阻R₂的两端分别连接于输出端口2和输出端口3，电阻R₃的两端分别连接于输出端口3和输出端口4，电阻R_n-1的两端分别连接于输出端口n-1和输出端口n，电阻R_n的两端分别连接于输出端口1和输出端口n。

具体地，本发明的n路功分器包括1个输入端口、n个输出端口，即输出端口1到输出端口n、1个匹配电感L₁、n个支路电容，即电容C₁到电容C_n、n个隔离电阻，即电阻R₁到电阻R_n。其中，匹配电感L₁一端接输入端口，另一端接地；n个支路电容分别连接于输入端口和各个输出端口之间；n个隔离电阻并联于各个端口之间。由于片上电感的减少意味着集成度的提高和电路损耗的减少，设计一种以电容构成为主，电路只包含1个片上电感的功分器就很有意义。如图3所示，本发明的关键技术是将每个功分器支路只用1个电容代替，电容的一端连接输入端口，另一端连接各个输出端口，输出端口之间通过互联电阻可以同时实现匹配和隔离，输入端口通过1个电感L₁实现端口匹配。由于该结构仅使用了1个低Q值片上电感用于匹配，其余组成元件全是高Q值电容，因此这种结构可以同时提高集成度，降低损耗。

进一步地，n≥2，在n＝2时，所有元件的总数量为4，即电感L₁、电容C₁至电容C_n以及电阻R₁至电阻R_n的数量之和为4，在n≥3时，所有元件的总数量为2n+1，即电感L₁、电容C₁至电容C_n以及电阻R₁至电阻R_n的数量之和为2n+1。

对于芯片中的多数应用场合，输出端口数n＝2和n＝3这两种情况最为普遍，此时的电路结构如图4和图5所示，图4的两路功分器仅使用了4个元件而图5的三路功分器仅由7个元件构成，这使得电路非常紧凑。

本发明还提供一种n路单片集总式功分器的拓扑结构的设计方法，该设计方法包括步骤1～步骤4，其中：

步骤1、选择功分数n。

具体地，根据功分需求选择需要的功分数n，功分数n确定后，n路单片集总式功分器的支路数量便可以确定，功分数为n，n路单片集总式则功分器的支路数量也为n。

步骤2、基于功分数n，按照上述实施例所述的拓扑结构建立n路单片集总式功分器电路。

具体地，在功分数n的数量确定后，n路单片集总式功分器的支路数量便可以确定之后，便可以按照图3的拓扑结构建立n路单片集总式功分器电路。

进一步地，利用电路仿真软件按照上述实施例所述的拓扑结构建立n路单片集总式功分器电路。

优选地，电路仿真软件为ADS(Advanced Design System)。

步骤3、设置n路单片集总式功分器电路的元件数值为可优化变量，并设置n路单片集总式功分器电路的优化目标。

具体地，在ADS中，将n路单片集总式功分器电路的各个元件的数值设置为可以进行优化的变量(即可优化变量)，另外，为了对n路单片集总式功分器电路进行优化，还需要设置优化目标。

另外，还需要设置n路单片集总式功分器电路的优化频带，优化频带为是优化目标的频率范围，即在该频率范围内进行优化。

进一步地，优化目标包括带内匹配和/或插入损耗。

具体地，带内匹配通过设置S参数进行设置，其中，Sii<-15dB，Si1在预设目标范围内，其中，1≤i≤n，例如，n＝3，则，S11<-15dB，S22<-15dB，S33<-15dB，且S21＝S31，且S21＝S31均在预设目标范围内，预设目标范围例如为-4.8dB至-5.1dB。

具体地，插入损耗设置一个优化范围，在此优化范围内进行优化。

步骤4、基于优化目标确定各个元件的终值。

在一个具体实施例中，步骤4包括步骤4.1～步骤4.2，其中：

步骤4.1、基于优化目标，利用随机优化方法确定各个元件的初值。

具体地，利用随机优化方法(ADS中的Random)优化n路单片集总式功分器电路的各个元件的数值，以使n路单片集总式功分器电路的带内匹配和/或插入损耗达到所设置范围内，在达到所设置的带内匹配和/或插入损耗达到所设置范围时，便可以确定各个元件的初值

步骤4.2、基于各个元件的初值，利用梯度优化方法确定各个元件的终值。

具体地，首先设定梯度优化方法(ADS中的Gradient)的次数，然后在步骤4.1所得到的各个元件的初值的基础上，利用梯度优化方法进行优化，在达到所设定的次数后，得到各个元件的终值，该终值变为n路单片集总式功分器电路的各个元件最终的数值。

为了使本发明的设计方案和优点更加清楚，下面将结合本发明中的附图，以一个基于GaAs半导体工艺，中心频率为3.5GHz的3路功分器为例，将发明实施例中的技术方案作清晰完整的描述。显然，本文所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

以下为本发明实施例所提供的高集成度低损耗3路功分器实施方案。图5为该功分器原理图，其包含输入端口、输出端口1、输出端口2、输出端口3、电容C₁、电容C₂、电容C₃、电阻R₁、电阻R₂和电阻R₃。其中输入端口和输出端口阻抗均为50Ω，电容C₁、电容C₂和电容C₃数值相等，电阻R₁、电阻R₂和电阻R₃相等，信号被电感L₁匹配结构后经过电容C₁、电容C₂和电容C₃分别到达输出端口1、输出端口2和输出端口3，这些到达输出端口信号的功率相等、相位相同，实现了3路同相功率分配功能。具体实施方案如下：

1、根据图5的拓扑结构在电路仿真软件如ADS中搭好电路。

2、设置电感L₁、电容C₁、电容C₂、电容C₃、电阻R₁、电阻R₂和电阻R₃为可优化变量，设置优化频带为3.2到3.8GHz，带内匹配特性为：S11<-15dB，S22<-15dB，S33<-15dB，S21和S31在-4.8dB到-5.1dB之间。

3、首先使用1000次随机优化来确定各个元件的初值，然后再使用500次梯度优化方法来确定各个元件的终值，所得各元件值如下表1。

表1元件的终值

4、基于GaAs半导体工艺，根据原理图及所得到的各个元件的终值，绘制版图，如图8所示，其中电感用通孔接地，版图中的电感L1、电容C1、电容C2、电容C3、电阻R1、电阻R2和电阻R3与原理图相对应，做电磁仿真得到图6和图7的结果。

从图6可以看出，图5的3路功分器在3.2GHz到3.8GHz内的各端口反射系数均小于-14dB，匹配特性良好，相对带宽为17％，可满足多数通信需求。

从图7可以看出，图5的3路功分器在3.2GHz到3.8GHz内的各个输出端口传输系数均大于-4.95dB，与理想三路等功分器的理论值-4.77dB差距很小，仅为0.18dB。由此可见，该3路功分器损耗很低，这正是减少片上电感数量所带来的收益，表明了本发明的低损耗优势。

从图8可以看出，本实施例的3路功分器结构紧凑，其中面积最大的元件为片上电感L₁，它占据了整体版图的一半尺寸，其余电容，电阻加起来的版图面积和电感相当，假如再多一个电感的话，芯片板图尺寸会增加约三分之一，这说明无源片上电路中电感的使用数量对电路版图尺寸有重大影响，而减少功分器中电感的使用数量对缩小功分器版图面积，增加集成度有重大的帮助。

综上所述，本发明的一种高集成度低耗单片集总式N路功分器基于减少电感元件数量的思路，在能够实现基本功率分配的基础上将电感元件数量减少至1个，是其它集总式功分器方案中电感数量最少的，这因此降低了功分器的传输损耗，大幅缩减了电路版图面积，增加了集成度。

本发明相比于其他功分器只使用了1个电感，总共使用元件为2n+1(n≥3)，能够以最少的元件实现n路功率分配，其中最简单的的2路和3路功分器仅仅分别由4和7个元件构成，因此能做到损耗最小和电路版图最小，实现高度集成。

本发明是拓扑结构上的发明，输入输出端口直流隔离且匹配效果较好，输出信号等幅同相，工作带宽约为17％，可以满足大多数通信应用需求。

本发明能够以最少的元件实现等幅同相功率分配、端口匹配和良好的隔离度，可扩展到其它半导体工艺，具有广泛的适用性。

在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种n路单片集总式功分器的拓扑结构，其特征在于，包括电感L₁和n个支路，所述n个支路包括电容C₁至电容C_n、电阻R₁至电阻R_n，其中，

所述电感L₁的一端连接输入端口，所述电容C₁至所述电容C_n的一端也均连接所述输入端口，所述电感L₁的另一端接地，所述电容C₁至所述电容C_n的另一端对应连接输出端口1至输出端口n，所述电阻R₁至所述电阻R_n-1分别并接于相邻两个输出端口之间，所述电阻R_n的两端分别连接于所述输出端口1和所述输出端口n。

2.根据权利要求1所述的n路单片集总式功分器的拓扑结构，其特征在于，在n＝2时，所述电感L₁、所述电容C₁至所述电容C_n以及所述电阻R₁至所述电阻R_n的数量之和为4，在n≥3时，所述电感L₁、所述电容C₁至所述电容C_n以及所述电阻R₁至所述电阻R_n的数量之和为2n+1。

3.一种n路单片集总式功分器的拓扑结构的设计方法，其特征在于，包括：

选择功分数n；

基于所述功分数n，按照权利要求1或2所述的拓扑结构建立n路单片集总式功分器电路；

设置所述n路单片集总式功分器电路的元件数值为可优化变量，并设置所述n路单片集总式功分器电路的优化目标；

基于所述优化目标确定各个元件的终值。

4.根据权利要求3所述的n路单片集总式功分器的拓扑结构，其特征在于，按照权利要求1或2所述的拓扑结构建立n路单片集总式功分器电路，包括：

利用电路仿真软件按照权利要求1或2所述的拓扑结构建立n路单片集总式功分器电路。

5.根据权利要求4所述的n路单片集总式功分器的拓扑结构，其特征在于，所述电路仿真软件为ADS。

6.根据权利要求3所述的n路单片集总式功分器的拓扑结构，其特征在于，设置所述n路单片集总式功分器电路的元件数值为可优化变量，并设置优化目标，还包括：

设置所述n路单片集总式功分器电路的优化频带。

7.根据权利要求3所述的n路单片集总式功分器的拓扑结构，其特征在于，所述优化目标包括带内匹配和/或插入损耗。

8.根据权利要求3所述的n路单片集总式功分器的拓扑结构，其特征在于，所述带内匹配的Sii<-15dB，所述Si1在预设目标范围内，其中，1≤i≤n。

9.根据权利要求3所述的n路单片集总式功分器的拓扑结构，其特征在于，基于所述优化目标确定各个元件的终值，包括：

基于所述优化目标，利用随机优化方法确定各个元件的初值；

基于各个元件的所述初值，利用梯度优化方法确定各个元件的终值。

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