CN112864232A - 具有台阶形貌钝化层堆叠的高压半导体器件 - Google Patents

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Abstract

一种高压半导体器件包括高压导电结构和在高压导电结构处或附近的台阶形貌。层堆叠覆盖台阶形貌。层堆叠包括电绝缘缓冲层、在电绝缘缓冲层之上的SiC层、以及在SiC层或SiC层的氮化表面区之上的氮化硅层。

Description

具有台阶形貌钝化层堆叠的高压半导体器件
技术领域
本公开大体上涉及高压半导体器件的领域，并且特别涉及高压半导体器件的钝化结构。
背景技术
高压半导体器件需要采取预防措施来阻止湿气进入器件的有源区。常规方法是提供厚钝化层（例如氮化硅层）以覆盖和保护下层结构，例如金属层或其他半导体或氧化物器件结构。金属层在被湿气腐蚀时体积会膨胀，并且可能使钝化层破裂，从而导致器件故障。湿度驱动的离子传输进入到栅极氧化物或进入体半导体材料中可能会以不希望的方式改变器件的开/关滞后特性。因此，需要钝化层的极高程度的不渗透性和稳定性。特别地，这在台阶形貌处是有挑战性的，因为钝化层的易损性更可能在这样的台阶形貌的边缘处发生。
发明内容
根据本公开的一个方面，一种高压半导体器件包括高压导电结构和在高压导电结构处或附近的台阶形貌。层堆叠覆盖台阶形貌。层堆叠包括电绝缘缓冲层、在电绝缘缓冲层之上的SiC层、以及在SiC层或SiC层的氮化表面区之上的氮化硅层。
附图说明
附图中的元素不一定相对于彼此按比例绘制。相同的附图标记表示对应的类似部件。各种所示实施例的特征可以进行组合，除非它们彼此排斥，和/或可以被选择性地省略，如果未被描述为必需的话。实施例在附图中描绘，并且在以下的说明书中示例性地详述。
图1A是由包括SiC层之上的氮化硅层的层堆叠所覆盖的高压半导体器件的示例性台阶形貌的示意性截面图；
图1B是由包括具有氮化表面区的SiC层的层堆叠所覆盖的高压半导体器件的示例性台阶形貌的示意性截面图；
图2是示例性高压半导体器件的示意性截面图，其示出有源单元结构的一部分和器件的边缘终止，并且包括用于表面形貌之上的钝化的层堆叠；
图3是包括用于表面形貌之上的钝化的层堆叠的示例性高压半导体器件的示意性截面图；
图4A是用于钝化的示例性层堆叠的示意性截面局部视图；
图4B是用于钝化的示例性层堆叠的示意性截面局部视图；
图5A至5D是用于层堆叠的不同中间层的台阶形貌的边缘和侧壁覆盖程度的示意图；
图6是示例性高压半导体器件的部分截面图，其示出示例性高压半导体器件的有源单元区和边缘终止之间的过渡区；
图7是用于钝化的台阶形貌之上的示例性层堆叠的轮廓跟踪电子显微镜图像。
具体实施方式
应当理解，除非另外特别指出，否则本文所述的各种示例性实施例和示例的特征可以彼此组合。
如本说明书中所使用的，术语"沉积"、"覆盖"、"连接"和/或"电连接"并不意味着元素或层必须直接接触在一起；可以在"沉积"、"覆盖"、"连接"和/或"电连接"元素之间分别提供中间元素或层。然而，根据本公开，上述术语可以可选地还具有元素或层直接接触在一起的特定含义，即，在"沉积"、"覆盖"、"连接"和/或"电连接"元素之间不提供中间元素或层。
此外，关于形成或定位或布置在表面"之上"的部件、元素或材料层所使用的词语"之上"在本文中可以用于表示部件、元素或材料层"直接"定位（例如放置、形成、布置、沉积等）在所指的表面"上"，例如与所指的表面直接接触。关于形成或定位或布置在表面"之上"的部件、元素或材料层所使用的词语"之上"在本文中可以用于表示部件、元素或材料层"间接"定位（例如放置、形成、布置、沉积等）在所指的表面"上"，其中一个或多个附加的部件、元素或层布置在所指的表面与该部件、元素或材料层之间。
特别地，高压半导体器件可以包括具有竖直或水平结构的半导体芯片。也就是说，（例如，作为高压竖直半导体器件的）高压竖直半导体器件的半导体芯片可以以电流在垂直于半导体芯片的主面的方向上流动的方式来制造。具有竖直结构的半导体芯片通常在其两个主面上也就是说在其顶侧和底侧（底侧在此也称为背侧）上具有负载电极。相反，在水平半导体器件中，电流在平行于半导体芯片的主面的方向上流动，并且负载电极通常放置在半导体芯片的前主面上。
高压半导体器件（例如半导体芯片）可以例如被配置为IGBT（绝缘栅双极晶体管）、FET（场效应晶体管）（特别是MOSFET（金属氧化物半导体FET）、JFET（结型栅FET））、晶闸管（特别是GTO（栅截止）晶闸管）、BJT（双极结型晶体管）、HEMT（高电子迁移率晶体管）、或二极管。作为示例，例如FET或MOSFET的源电极和栅电极可以位于前侧主面上，而FET或MOSFET的漏电极可以布置在背侧主面上。
参考图1A，示出了高压半导体器件100A的台阶形貌110。在图1A中，台阶形貌110例如由高压导电结构120形成，其例如由金属制成。所有种类的金属或金属合金可以用于高压导电结构120，尽管在许多情况下，金属可以包括铝或铜或者铝或铜的合金，或者可以由铝或铜或者铝或铜的合金构成。台阶形貌110和高压导电结构120的示例在下面进一步阐述。应当注意，台阶形貌110不需要由高压导电结构120直接形成，然而，其可以相对靠近该结构120定位成在高压半导体器件100A的操作期间经受高电场。
台阶形貌110和/或高压导电结构120可以设置在半导体衬底130之上，例如在半导体衬底130的表面131上或之上。半导体衬底130可以包括半导体材料或由半导体材料构成，诸如例如Si、SiC、SiGe、GaAs、GaN、AlGaN、InGaAs、InAlAs等。例如，半导体衬底130可以是晶片或芯片。
导电结构120可以配置成在操作期间被施加等于或大于0.6 kV、1 kV、2 kV、3 kV或4 kV或5 kV或6 kV或6.5 kV的高压。该电压可以施加在高压半导体器件100A的第一电极（例如导电结构120或与导电结构120连接的另一导电结构）和第二电极（例如布置在例如与图1A中所示的表面131相对的半导体衬底130的表面处的背侧电极（未示出））之间。
在图1A的示意图中可以省略许多细节。例如，可以在半导体衬底130的表面131与导电结构120之间设置阻挡层（未示出）。此外，半导体衬底130可以通过包括掺杂区或沟槽等而结构化（未示出）。这些可能性中的一些将在下面进一步更详细地描述。
台阶形貌110被层堆叠LS覆盖，该层堆叠LS包括绝缘缓冲层150、布置在电绝缘缓冲层150之上的SiC层160、和布置在SiC层160之上的氮化硅层170。
通常，SiC层160可以是例如晶体或多晶或非晶SiC层。在不失一般性的情况下，下面将通过含氢的非晶SiC层来举例说明SiC层。这种含氢的非晶SiC层被称为a-SiC：H层160。a-SiC：H层160在本公开中的任何地方都可以被概括为代表SiC层。
图1B示出了高压半导体器件100B的局部视图，其示出了布置在台阶形貌110之上的另一层堆叠LS。高压半导体器件100B的层堆叠LS包括绝缘缓冲层150和（示例性）a-SiC：H层160。然而，代替氮化硅层170，a-SiC：H层160（通常为SiC层）包括在a-SiC：H层160的顶表面160_1处的氮化表面区180。高压半导体器件100B的所有其他特征及特性可以与高压半导体器件100A的特征或特性相似或相同，且为简洁起见，避免重复相同的特征或特性。
参考图2，示出了高压半导体器件200的示例性表面形貌。表面形貌可以包含多个台阶形貌，包括例如布置在半导体衬底130之上的有源金属电极210和/或金属场板220。掺杂场环（也称为p环）230可以设置在衬底130中，并且电连接到金属场板220。绝缘层240可以布置在场环230和金属场板220之间的半导体衬底130之上。高压半导体器件200的另一台阶形貌可以由布置在半导体衬底130（例如半导体芯片）的边缘终止处的外围导电结构250形成。可以由例如金属或多晶硅形成的外围导电结构250可以连接到由例如半导体衬底130的n++掺杂区形成的沟道截断部（channel stopper）260。例如，可以在有源金属电极210和/或场板220与外围导电结构250之间施加高压。
有源金属电极210可以例如形成高压半导体器件200的负载电极（例如，源电极或漏电极）或所谓的栅极流道。
有源金属电极210、金属场板220和外围导电结构250可以全部由相同的金属制成，例如铝或铜或者铝或铜合金（例如，具有约1.0 wt%的Si百分比和约0.5 wt%的Cu百分比、余量铝的铝合金AlSiCu）。
图2中所描绘的包括例如有源金属电极210和/或金属场板220和/或外围导电结构250的高压半导体器件200的部分可以表示高压半导体器件200的高压边缘终止区，其包围高压半导体器件200的内部有源区，该内部有源区不（或者仅到有源金属电极210的小范围）在图2中描绘。更具体地，高压半导体器件200可以由高压半导体芯片形成，并且图2的图示可以描绘高压半导体芯片的边缘终止区的截面图。
在半导体衬底130的背侧处，可以形成半导体接触区270以提供到背侧金属化层280的电接触。半导体接触区270可以由比（例如n-掺杂）半导体衬底130更高掺杂（例如n掺杂）的衬底区来形成。
台阶形貌（其在图2的示例中由有源金属电极210、金属场板220和外围导电结构250形成）中的至少一个被层堆叠LS覆盖。层堆叠LS可以具有如图1A或图1B中所示的设计。
此外，酰亚胺层290可以布置在层堆叠LS之上，并且例如可以完全覆盖层堆叠LS。酰亚胺层290可以是共形（conformal）层（未示出）或非共形层，即在后一种情况下，其使半导体衬底130之上的台阶形貌变平。
图3示出了高压半导体器件300或者更具体地为其边缘终止区的另一示例。这里，半导体衬底130在其边缘终止区或高压外围区中包括所谓的VLD（横向掺杂的变体）结构310。VLD结构310被掺杂得比位于高压半导体器件300的内部有源区的边界处的横向相邻阱320更弱。VLD结构310具有在横向方向上朝向半导体衬底130的边缘（例如朝向位于半导体衬底130的边缘处的沟道截断部260）降低的掺杂浓度。
如图3所示，层堆叠LS覆盖图3所示的台阶形貌中的至少一个，例如由有源金属电极210形成的台阶形貌、由有源金属电极210附近的绝缘层240形成的台阶形貌、由外围导电结构250附近的绝缘层240形成的台阶形貌和/或由外围导电结构250形成的台阶形貌。此外，层堆叠LS例如可以具有如图1A或图1B所示的设计，并且为了避免重复，可以参考图1A、1B和2的以上描述。
图4A示出了图1A的层堆叠LS。绝缘缓冲层150（例如氧化硅层）的厚度T1可以等于或大于100 nm且等于或小于5μm。特别地，厚度T1的范围可以在1μm至3μm之间。
绝缘缓冲层150可以通过使用例如N2O和硅烷作为处理气体的等离子体工艺来形成。另一种可能性是提供高纯度氧化物，其可以在使用硅烷和O2作为处理气体的等离子体工艺中产生。可以增加溅射工艺（例如使用Ar作为溅射气体）以用于边缘倒圆。
可选地，绝缘缓冲层（例如绝缘氧化物层）150的表面区可以被氮化。可以通过向等离子体工艺加入NH3和N2实现表面区的氮化。绝缘缓冲层150的氮化表面区由参考符号155指示。绝缘缓冲层150的氮化表面区155可以具有仅几nm的深度。
用作绝缘缓冲层150的绝缘氧化物层的氮化表面区155提供了绝缘氧化物层150的氧耗尽的顶表面。这大大提高了a-SiC：H层160（或通常是SiC层）在下面的绝缘氧化物层150上的粘结强度，因为防止a-SiC：H层160的C与下面的绝缘氧化物层150的O进行结合。
a-SiC：H层160（或者更一般地，SiC层）是层堆叠LS的关键层，这考虑到层堆叠LS在层堆叠LS对抗湿度和离子转移的不渗透性和稳定性方面的改进功能性。如下面将更详细地说明的，a-SiC：H层160可以被制造为以高整合性（conformity）并且没有任何生长间隙（也称为接缝线）完全覆盖台阶形貌的竖直侧壁和边缘结构。
a-SiC：H层160可以具有在50 nm至1μm之间、更具体地在100 nm至0.5μm之间的厚度T2。约1μm的最大厚度是由于由a-SiC：H层160引入的机械应变。
a-SiC：H层160可以通过等离子体工艺（例如通过在与生成绝缘缓冲层150的等离子体工艺相同的等离子体室中执行的等离子体工艺）来施加。CH4和/或C2H2可以与例如硅烷一起用作处理气体。由于a-SiC：H层160在等离子体沉积工艺期间不被蚀刻，所以任何台阶形貌的竖直侧壁和边缘被a-SiC：H层160完全且紧密地钝化。因此，配置成具有在高压导电结构处或附近的台阶形貌的任何边缘终止概念（如例如图2和3中所例示的）可以通过在层堆叠LS中使用a-SiC：H层160而被有效屏蔽免受环境影响。
此外，氮化硅层170可以沉积在a-SiC：H层160之上。氮化硅层170的厚度T3的范围可以在10 nm至2μm之间，特别是在200 nm至1μm之间。可以通过例如在与用于生成绝缘氧化物层150和a-SiC：H层160的两个其他层堆叠LS沉积工艺相同的等离子体室中执行的另一等离子体工艺来施加氮化硅层170。一方面，氮化硅层170提供了与下一层（例如酰亚胺层290）的良好粘合（参见图2、3或6）。此外，氮化硅层170可以用作（附加的）湿度屏障，并因此用作针对a-SiC：H层160的保护层。
如图4B所示，也可以省略氮化硅层170，并用a-SiC：H层160的氮化表面区180来代替。该氮化表面区180（其不是单独的层，因此不会增加到层堆叠LS的总层厚度）可以具有从a-SiC：H层160的顶表面160_1起仅几nm的深度。a-SiC：H层160的氮化表面区180同样提供了与下一层（例如酰亚胺层290）的良好粘合（参见图2、3或6）。
图5A至5D示意性地示出了鉴于其提供层堆叠LS的有效钝化的能力已经被测试的层堆叠LS的不同类型的"中间"层的效果。
如果生成硬a-C：H层而不是a-SiC：H层160（例如，通过使用CH4作为等离子体处理气体），则台阶形貌的竖直侧壁不被覆盖，参见图5A。如果C2H2用作等离子体处理气体，则可以生成软a-C：H层，其仅提供约50%侧壁覆盖（参见图5B的左部），或者可以生成硬a-C：H层，其在台阶形貌结构处是不紧密的或具有减低的阻挡功能（参见图5B的右部）。如图5C所示，硬SiN层也无法在台阶形貌结构处提供足够程度的覆盖和紧密性。发现仅a-SiC：H层160提供台阶形貌结构的高紧密度以及完全侧壁和边缘覆盖，同时可应用于低温等离子体工艺中，参见图5D。
应当注意，绝缘缓冲层150（例如绝缘氧化物层）允许将a-SiC：H层160保持为电浮置（electrically floating）。这避免了a-SiC：H层160的任何电化学相互作用。此外，绝缘缓冲层150（例如绝缘氧化物层）有利于生成a-SiC：H层160的处理集成，因为a-SiC：H层160的各向异性蚀刻在存在暴露的金属的情况下将更加困难（因为各向异性蚀刻将溅射暴露的金属）。
图6是示例性高压半导体器件600的局部截面图，其示出了高压半导体器件600（例如，半导体芯片）的有源单元区600A与到边缘终止区的过渡区600B之间的过渡区。在此示例中，610表示半导体（例如硅）衬底130的p掺杂区，620表示LOCOS（硅的局部氧化）氧化物层，630表示多晶硅层，且640表示中间氧化物层。环绕的是由共形层堆叠LS有效保护的台阶形貌（ST）结构。在该示例中，酰亚胺层290例如是共形层。
图7是用于钝化的表面台阶形貌110之上的示例性层堆叠LS的轮廓跟踪电子显微镜图像。台阶形貌110包括水平基底和竖直侧壁。
通常，竖直侧壁可以例如具有等于或大于或小于0.5μm或1μm或2μm或3μm或5μm或7μm或10μm的高度H。在图7的示例性层堆叠LS中，高度H约为4μm。如前所述，台阶形貌110可以例如由导电结构形成。图7是按真实比例的，因此公开了示例性的相对和/或绝对尺寸。
图7的示例性层堆叠LS包括或包含厚度T1=2700 nm的绝缘氧化物层150、厚度T2=300 nm的a-SiC：H层160、以及厚度T3=800 nm的氮化硅层170。图7的台阶形貌110（示例性地）由高度为约3.2μm的导电结构120形成。
图7示出了包括绝缘氧化物层150、氮化硅层170和中间a-SiC：H层160的层堆叠LS的高度的整合性和完整性。特别地，获得了台阶形貌110的竖直侧壁的完全覆盖、以及台阶形貌110的水平基底和竖直侧壁之间的边缘或拐角区的完全覆盖。没有获得使层堆叠LS并且特别是a-SiC：H层160的厚度或完整性减小的弱的区或区域。
以下示例涉及本公开的其他方面：
示例1是一种高压半导体器件，包括高压导电结构；在所述高压导电结构处或附近的台阶形貌；以及覆盖所述台阶形貌的层堆叠，所述层堆叠包括：电绝缘缓冲层；在所述电绝缘缓冲层之上的SiC层；以及在所述SiC层或所述SiC层的氮化表面区之上的氮化硅层。
在示例2中，示例1的主题可以可选地包括，其中，所述台阶形貌由所述高压导电结构的边缘形成。
在示例3中，示例1或2的主题可以可选地包括，其中，所述台阶形貌由栅极流道边缘或p环边缘或场板边缘或高压晶体管的变化横向掺杂区的边缘形成。
在示例4中，任何前述示例的主题可以可选地包括，其中，所述SiC层为a-SiC：H层。
在示例5中，任何前述示例的主题可以可选地包括，其中，所述电绝缘缓冲层包括氮化顶表面区。
在示例6中，任何前述示例的主题可以可选地包括，其中，所述电绝缘缓冲层是氧化物层。
在示例7中，任何前述示例的主题可以可选地包括，其中，所述高压导电结构包括铝或铜。
在示例8中，任何前述示例的主题可以可选地还包括酰亚胺层，所述酰亚胺层在所述氮化硅层之上或在所述SiC层的所述氮化表面区之上。
在示例9中，任何前述示例的主题可以可选地包括，其中，所述台阶形貌包括水平基底和竖直侧壁，并且所述竖直侧壁具有等于或大于0.5μm或1μm或2μm或3μm或5μm或7μm或10μm的高度。
在示例10中，任何前述示例的主题可以可选地包括，其中，所述台阶形貌包括水平基底和竖直侧壁，并且所述SiC层完全覆盖所述水平基底与所述竖直侧壁之间的拐角区。
在示例11中，示例10的主题可以可选地包括，其中，所述SiC层还完全覆盖所述竖直侧壁。
在示例12中，任何前述示例的主题可以可选地包括，其中，所述SiC层是遵循所述台阶形貌的共形层。
在示例13中，任何前述示例的主题可以可选地包括，其中，所述电绝缘缓冲层是遵循所述台阶形貌的共形层。
在示例14中，任何前述示例的主题可以可选地包括，其中，所述氮化硅层是遵循所述台阶形貌的共形层。
在示例15中，任何前述示例的主题可以可选地被配置成使得所述SiC层为电浮置的。
在实施例16中，任何前述示例的主题可以任选地被配置为在等于或大于0.6 kV或1 kV或2 kV或3 kV或4 kV或5 kV或6kV或6.5kV的电压下操作。
在示例17中，任何前述示例的主题可以可选地包括，其中，所述高压半导体器件是IGBT、FET、二极管、晶闸管、GTO、JFET、MOSFET、BJT和HEMT中的一个。
尽管在此已经示出和描述了特定的实施例，但是本领域普通技术人员应当理解，在不偏离本发明范围的情况下，可以用各种替代和/或等同实现来替代所示出和描述的特定实施例。本申请旨在覆盖本文讨论的特定实施例的任何改编或变化。因此，本发明旨在仅由权利要求及其等同物来限定。

Claims (17)

1.一种高压半导体器件，包括：
高压导电结构；
在所述高压导电结构处或附近的台阶形貌；以及
覆盖所述台阶形貌的层堆叠，所述层堆叠包括：
电绝缘缓冲层；
在所述电绝缘缓冲层之上的SiC层；以及
在所述SiC层或所述SiC层的氮化表面区之上的氮化硅层。
2.根据权利要求1所述的高压半导体器件，其中，所述台阶形貌由所述高压导电结构的边缘形成。
3.根据权利要求1或2所述的高压半导体器件，其中，所述台阶形貌由栅极流道边缘或p环边缘或场板边缘或高压晶体管的变化横向掺杂区的边缘形成。
4.根据前述权利要求中任一项所述的高压半导体器件，其中，所述SiC层为a-SiC：H层。
5.根据前述权利要求中任一项所述的高压半导体器件，其中，所述电绝缘缓冲层包括氮化顶表面区。
6.根据前述权利要求中任一项所述的高压半导体器件，其中，所述电绝缘缓冲层是氧化物层。
7.根据前述权利要求中任一项所述的高压半导体器件，其中，所述高压导电结构包括铝或铜。
8.根据前述权利要求中任一项所述的高压半导体器件，还包括：
酰亚胺层，所述酰亚胺层在所述氮化硅层之上或在所述SiC层的所述氮化表面区之上。
9.根据前述权利要求中任一项所述的高压半导体器件，其中，
所述台阶形貌包括水平基底和竖直侧壁，并且
所述竖直侧壁具有等于或大于0.5μm或1μm或2μm或3μm或5μm或7μm或10μm的高度。
10.根据前述权利要求中任一项所述的高压半导体器件，其中，
所述台阶形貌包括水平基底和竖直侧壁，并且
所述SiC层完全覆盖所述水平基底与所述竖直侧壁之间的拐角区。
11.根据权利要求10所述的高压半导体器件，其中，所述SiC层还完全覆盖所述竖直侧壁。
12.根据前述权利要求中任一项所述的高压半导体器件，其中，所述SiC层是遵循所述台阶形貌的共形层。
13.根据前述权利要求中任一项所述的高压半导体器件，其中，所述电绝缘缓冲层是遵循所述台阶形貌的共形层。
14.根据前述权利要求中任一项所述的高压半导体器件，其中，所述氮化硅层是遵循所述台阶形貌的共形层。
15.根据前述权利要求中任一项所述的高压半导体器件，被配置成使得所述SiC层为电浮置的。
16.根据前述权利要求中任一项所述的高压半导体器件，被配置为在等于或大于0.6kV或1 kV或2 kV或3 kV或4 kV或5 kV或6kV或6.5kV的电压下操作。
17.根据前述权利要求中任一项所述的高压半导体器件，其中，所述高压半导体器件是IGBT、FET、二极管、晶闸管、GTO、JFET、MOSFET、BJT和HEMT中的一个。
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