CN112863569B - 用于输入缓冲器的分布式偏置产生 - Google Patents

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Abstract

本申请案涉及用于输入缓冲器的分布式偏置产生。装置及方法包含将偏置分配给存储器装置的输入缓冲器。所述装置包含经配置以缓冲用于存储在多个存储体中的数据的多个输入缓冲器。所述装置还包含经配置以产生偏置且将所述偏置分配到所述多个输入缓冲器的偏置产生及分配电路。所述偏置产生及分配电路包含偏置电压产生电路及各自定位在所述输入缓冲器中的对应输入缓冲器处且远离所述偏置电压产生电路的多个远程电阻器堆叠。

Description

用于输入缓冲器的分布式偏置产生
技术领域
本发明的实施例大体上涉及半导体装置的领域。更具体来说，本发明的实施例涉及对存储器装置的输入缓冲器使用偏置产生及分配。
背景技术
半导体装置(例如，存储器装置)可利用输入缓冲器。例如，动态随机存取存储器(DRAM)装置可使用输入缓冲器，所述输入缓冲器使用偏置来控制输入缓冲器及/或输入缓冲器通道的表现且辅助DRAM装置的存储器操作。例如，偏置电流及/或电压可用于输入缓冲器及/或输入缓冲器通道中的偏置电路(例如，晶体管)。然而，集中式偏置电路在训练中改变偏置电压/电流时的响应速度可能低于适于高速DRAM装置的响应速度。例如，偏置电压/电流的响应速度可能超出联合电子装置工程委员会(JEDEC)双倍数据速率类型5(DDR5)规范。
本发明的实施例可指向上文所陈述的一或多个问题。
发明内容
一方面，本申请案提供一种存储器装置，其包括：多个存储体；多个输入缓冲器，其经配置以缓冲用于存储在所述多个存储体中的数据；及偏置产生及分配电路，其经配置以产生偏置且将所述偏置分配到所述多个输入缓冲器，其中所述偏置产生及分配电路包括：偏置电压产生电路；及多个远程电阻器堆叠，其各自定位在所述多个输入缓冲器中的对应输入缓冲器处且远离所述偏置电压产生电路，其中所述偏置是从所述多个远程电阻器堆叠输出且至少部分地基于所述偏置电压产生电路的输出。
另一方面，本申请案提供一种半导体装置，其包括：多个输入缓冲器，其经配置以缓冲用于存储在存储器装置中的数据；及偏置产生及分配电路，其经配置以产生偏置且将所述偏置分配到多个输入缓冲器，其中所述偏置产生及分配电路包括：偏置电压产生电路，其经配置以产生多个参考电压；输入缓冲器偏置基本电路，其经配置以接收所述多个参考电压且使用初级电阻器堆叠产生多个初级电压；及分配电路，其包括：多个次级电阻器堆叠，其各自经配置以接收所述多个初级电压中的至少一个初级电压且产生多个次级电压；多个远程电阻器堆叠，其各自定位在所述多个输入缓冲器中的对应输入缓冲器处且各自经配置以接收所述多个次级电压中的一或多个次级电压并产生多个次级电压；及多个多路复用器，其各自经配置以接收相应多个次级电压且从所述相应多个次级电压选择用于所述多个输入缓冲器中的相应输入缓冲器的偏置。
又一方面，本申请案提供一种方法，其包括：使用偏置电压产生电路产生多个参考电压；使用初级电阻器堆叠产生多个初级电压；将所述多个初级电压传输到多个次级电阻器堆叠；使用所述多个次级电阻器堆叠且至少部分地基于所述多个初级电压来产生多个次级电压；将所述多个次级电压传输到多个远程电阻器堆叠；使用所述远程电阻器堆叠且至少部分地基于所述多个次级电压来产生多个电势偏置；将所述多个电势偏置传输到多个多路复用器；使用所述多个多路复用器从所述多个电势偏置选择用于多个输入缓冲器中的每一者的偏置；及将每一选定偏置施加到所述多个输入缓冲器中的所述相应输入缓冲器以辅助使用所述多个输入缓冲器执行存储器操作。
附图说明
图1是说明根据本发明的实施例的具有偏置产生及分配电路的存储器装置的某些特征的简化框图；
图2是根据本发明的实施例的图1的偏置产生及分配电路的框图；
图3是根据本发明的实施例的图2的偏置产生及分配电路的电路图；
图4是根据本发明的实施例的具有带有远程电阻器堆叠的分布式架构的图1的偏置产生及分配电路的框图；
图5是根据本发明的实施例的图4的偏置产生及分配电路的电路图；及
图6是展示根据本发明的实施例的图5的偏置产生及分配电路的布局的电路图。
具体实施方式
下文将描述一或多个特定实施例。为了提供对这些实施例的简要描述，说明书中并未描述实际实施方案的所有特征。应明白，在任何此类实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现开发人员的特定目标，例如遵守系统相关及业务相关约束，这可能因实施方案而异。此外，应明白，此开发工作可能是复杂且耗时的，但是对于受益于本发明的一般技术人员来说仍将是设计、制造及制造的例行工作。
存储器装置使用输入缓冲器交换数据且将数据存储在存储体中。这些输入缓冲器及/或其对应通道经偏置以致使输入缓冲器及/或其对应通道以一致及预期的方式表现。偏置电路可包含将电压信号群组提供到输入缓冲器的输入缓冲器偏置产生及分配电路。每一电压信号群组包含具有不同电压电平的数个(例如，数十个)个别信号。例如，三级结构可用于产生这些电压电平。第一级产生数个(例如，三对)初级电压，其电压电平可由模式寄存器来选择。初级电压可由稳定电压放大器来缓冲，且每一对被转换成电阻器堆叠中的一定数目个(例如，数十个、数百个)次级电压。在传统偏置电路中，设计多个级且将其放置在远离输入缓冲器(例如，距输入缓冲器高达800μm)的块中。然而，偏置电路的响应时间可能受这个距离抑制，且整个偏置电路可能由于输入缓冲器周围的其它电路而无法靠近输入缓冲器移动。
替代地，为了改善响应时间，可将远程电阻器堆叠放置成靠近输入缓冲器(例如，在100μm内)。输入缓冲器偏置产生电路的这个新架构可包含由传统设计的第一级及第二级建构的偏置基本块。然而，分配网络可利用在输入缓冲器附近的多个远程电阻器堆叠。具体来说，远程电阻器堆叠与偏置基本块分离且分成多个电阻器堆叠并放置成靠近输入缓冲器。多个输入缓冲器(例如，一个、两个或四个输入缓冲器)可共享单个远程电阻器堆叠。远程电阻器堆叠经由分配网络使用金属宽度连接到偏置基本块，所述金属宽度经特定选择以减小电阻以抵消由于在输入缓冲器附近存在远程电阻器堆叠的时间与偏置基本块经定位成远离输入缓冲器处的时间之间的长度所致的电阻增加。输入缓冲器附近的远程电阻器堆叠的分布式性质提供改善的响应时间，同时每个输入缓冲器消耗更少功率。另外，偏置电路的面积在大小上与传统设计类似，同时实现此类益处。
现在转到附图，图1是说明存储器装置10的某些特征的简化框图。具体来说，图1的框图是说明存储器装置10的某些功能的功能框图。根据一个实施例，存储器装置10可为双倍数据速率类型5同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种特征允许功耗降低，带宽更大及存储容量更大。
存储器装置10可包含数个存储体12。例如，存储体12可为DDR5 SDRAM存储体。可在布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上提供存储体12。将明白，每一DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储体12。存储器装置10表示具有数个存储体12的单个存储器芯片(例如，SDRAM芯片)的部分。对于DDR5，存储体12可进一步经布置以形成存储体群组。例如，对于8吉字节(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的16个存储体12，每一存储体群组包含2个存储体。例如，对于16Gb DDR5 SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储体12，每一存储体群组包含4个存储体。取决于总体系统的应用及设计，可利用存储器装置10上的存储体12的各种其它配置、组织及大小。
存储器装置10可包含偏置产生及分配电路13，所述偏置产生及分配电路13产生及分配偏置电流及/或用于偏置存储器装置10的输入缓冲器的电流。偏置产生及分配电路13可包含在I/O接口16及/或数据路径46。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以提供来自例如处理器或控制器的外部装置(未展示)的数个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进发射及接收待写入到存储器装置10或从存储器装置10读取的数据。
将明白，命令接口14可包含数个电路，例如时钟输入电路18及命令地址输入电路20，例如以确保信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真实时钟信号(Clk_t/)及条形时钟信号(Clk_b)。DDR的正时钟边沿是指上升的真实时钟信号Clk_t/与下降的条形时钟信号Clk_b交叉的点，而负时钟边沿指示下降的真实时钟信号Clk_t的转变及条形时钟信号Clk_b的上升。通常在时钟信号的正边沿上输入命令(例如，读取命令、写入命令等)且在正时钟边沿及负时钟边沿两者上发射或接收数据。
时钟输入电路18接收真实时钟信号(Clk_t/)及条形时钟信号(Clk_b)且产生内部时钟信号CLK。将内部时钟信号CLK供应到内部时钟产生器，例如延迟锁定环(DLL)电路30。DLL电路30基于经接收的内部时钟信号CLK产生相位控制内部时钟信号LCLK。将相位控制内部时钟信号LCLK供应到例如I/O接口16，且将其用作用于确定读取数据的输出时序的时序信号。在一些实施例中，如下文所论述，时钟输入电路18可包含将时钟信号分成多个(例如，4个)相位的电路。时钟输入电路18还可包含相位检测电路以在数组脉冲过于频繁地出现以致使时钟输入电路18无法在数组脉冲之间复位时检测哪个相位接收第一脉冲。
(若干)内部时钟信号/相位CLK还可提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到DLL电路30以协调相位控制内部时钟信号LCLK的产生。相位控制内部时钟信号LCLK可用于对例如通过IO接口16的数据进行时控。
此外，命令解码器32可对命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令等)进行解码，且经由总线路径40提供对对应于命令的特定存储体12的存取。将明白，存储器装置10可包含各种其它解码器，例如行解码器及列解码器，以促进对存储体12的存取。在一个实施例中，每一存储体12包含存储体控制块22，所述存储体控制块22提供必要解码(例如，行解码器及列解码器)以及其它特征，例如时序控制及数据控制，以促进去向及来自存储体12的命令的执行。
存储器装置10基于从例如处理器的外部装置接收的命令/地址信号来执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线可为14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t/及Clk_b)将命令/地址信号时控到命令接口14。所述命令接口可包含命令地址输入电路20，所述命令地址输入电路20经配置以接收及发射命令以例如通过命令解码器32提供对存储体12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储体12的存取与命令一起编码在CA<13:0>总线上。
另外，命令接口14可经配置以接收数个其它命令信号。例如，可提供裸片端接命令/地址(CA_ODT)信号以促进存储器装置10内的正确阻抗匹配。例如在加电期间，可使用复位命令(RESET_n)来复位命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(CAI)信号，所述CAI信号可经提供以例如取决于特定存储器装置10的命令/地址路由来反转命令/地址总线上的命令/地址信号CA<13:0>的状态。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，可使用MIR信号来多路复用信号使得可交换所述信号以实现信号到存储器装置10的某一路由。还可提供促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置10置于测试模式以进行连接性测试。
命令接口14还可用于针对可能检测到的某些错误将警报信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10发射警报信号(ALERT_n)。也可产生其它警报信号。此外，用于从存储器装置10发射警报信号(ALERT_n)的总线及引脚可在某些操作期间用作输入引脚，例如使用TEN信号执行的连接性测试模式，如上文所描述。
可通过经由IO接口16发射及接收数据信号44，利用上文所论述的命令及时钟信号将数据发送到存储器装置10及从存储器装置10发送数据。更具体来说，可通过数据路径46将数据发送到存储体12或从存储体12检索数据，所述数据路径46包含多个双向数据总线。通常在一或多个双向数据总线中发射及接收数据IO信号，通常被称为DQ信号。对于某些存储器装置，例如DDR5 SDRAM存储器装置，IO信号可被划分成高字节及低字节。例如，对于x16存储器装置，IO信号可被划分成例如对应于数据信号的高及低字节的高及低IO信号(例如，DQ<15:8>及DQ<7:0>)。
为了在存储器装置10内允许更高数据速率，某些存储器装置，例如DDR存储器装置可利用数据选通信号，通常被称为DQS信号。DQS信号是由发送数据的外部处理器或控制器(例如，针对写入命令)或由存储器装置10(例如，针对读取命令)驱动。对于读取命令，DQS信号实际上是带有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应输入数据。正如时钟信号(Clk_t/及Clk_b)，DQS信号可提供为数据选通信号的差分对(DQS_t/及DQS_b)以在读取及写入期间提供差分对信令。对于某些存储器装置，例如DDR5 SDRAM存储器装置，DQS信号的差分对可被划分成例如对应于发送到存储器装置10及从存储器装置10发送的数据的高及低字节的高及低数据选通信号(例如，UDQS_t/及UDQS_b；LDQS_t/及LDQS_b)。
还可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。可将ZQ校准信号提供到参考引脚且将其用于通过跨工艺、电压及温度(PVT)值的变化调整存储器装置10的上拉及下拉电阻来调谐输出驱动器及ODT值。因为PVT特性可能影响ZQ电阻器值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻以将输入阻抗校准为已知值。将明白，精密电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。这个电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。
另外，可通过IO接口16将环回信号(LOOPBACK)提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置成其中信号通过同一引脚环回通过存储器装置10的模式。例如，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据及选通脉冲两者或可能仅包含数据引脚。这通常意在用于监测由存储器装置10在IO接口16处捕获的数据。
将明白，各种其它组件，例如电力供应器电路(用于接收外部VDD及VSS信号)、模式寄存器(用于定义可编程操作及配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等也可并入到存储器装置10中。因此，应理解，仅提供图1的框图来突显存储器装置10的某些功能特征以辅助后续详细描述。
现在转向图2，图2说明偏置产生及分配电路13的实施例。如所说明，偏置产生及分配电路13包含产生参考电压54的电压参考产生器电路50。电压参考产生器电路50还可产生可为参考电压54的基线的最小参考电压52。参考电压54(及最小参考电压52)用于偏置基本电路56，所述偏置基本电路56至少部分地基于参考电压54与最小参考电压52之间的电压差将一或多个偏置58提供到偏置分配电路60。偏置58可包含偏置电压及/或偏置电流。偏置分配电路60包含用于将多个偏置提供到每一多路复用器64(分别被称为多路复用器64A、64B、64C及64D)的电阻器堆叠62。每一多路复用器64接收可由存储器装置10(例如，从主机装置/处理器)接收的一或多个模式寄存器值66(分别被称为模式寄存器值66A、66B、66C及66D)。接着，每一多路复用器64从自电阻器堆叠62到相应多路复用器64的相应电势偏置选择选定偏置68(分别被称为偏置68A、68B、68C及68D)。接着将每一选定偏置68传输到相应输入缓冲器70(分别被称为输入缓冲器70A、70B、70C及70D)。选定偏置68致使输入缓冲器70按预期起作用。例如，选定偏置68可在用于将数据写入到存储体12的写入命令期间用于输入缓冲器70及/或输入缓冲器通道中的偏置电路(例如，晶体管)。因此，总之，偏置基本电路56产生提交给偏置分配电路60的一或多个(例如，六个)偏置58，其中来自电阻器堆叠62的所述偏置的至少部分传输到多路复用器64A，所述多路复用器64A基于模式寄存器值66A从所述偏置的至少部分选择用于输入缓冲器70A的选定偏置68A。
图3是图2的偏置产生及分配电路13的实施例的电路图。如所说明，参考电压产生器电路50的实施例可包含电阻器堆叠80，所述电阻器堆叠80使用电压82来将多个电压输出到多路复用器84，所述多路复用器84使用(若干)模式寄存器值86来选择参考电压54(在此最大参考电压)及最小参考电压52。多路复用器84还可用于选择中间参考电压87。中间参考电压87经传输到用于升高中间参考电压87的非反相放大器88。多路复用器90可用于在中间参考电压87的放大版本与非放大版本之间进行选择以从电压参考产生器电路50输出作为额外参考电压92。在一些实施例中，这个额外参考电压92可用作一或多个电阻器堆叠的额外输入以控制一或多个电阻器堆叠中的电压间隔的形状。
偏置基本电路56接收均在相应非反相放大器94及96处接收的参考电压54及最小参考电压52，所述非反相放大器94及96跨(若干)电阻器堆叠62施加用于产生不同电平的不同偏置58的参考电压54与最小参考电压52之间的电压差。例如，偏置58可包含基于(若干)电阻器堆叠62的电阻器的电阻值及/或任何中间电压电平(例如，额外参考电压92)的施加减小增量的偏置58A、58B、58C、58D、58E及58F。例如，在一些实施例中，(若干)电阻器堆叠62的电阻器可具有相同电阻，从而致使在参考电压54与最小参考电压52之间相等地分配偏置58。替代地，(若干)电阻器堆叠62的电阻器可具有不同电阻值以致使偏置58之间的增量电压电平在不同电阻器之间是不同的。换句话说，例如，在一些实施例中，偏置58A与58B之间的电压差可与偏置58B与58C之间的电压差不同。
(若干)电阻器堆叠62可包含用于偏置58中的每一者的一个偏置电阻器堆叠100，偏置电阻器堆叠100从相应偏置58产生偏置102。例如，偏置58C可经传输到相应偏置电阻器堆叠100中且用于输出偏置102A、102B及102D(以及其它偏置)。偏置102经传输到相应多路复用器64且最终传输到相应输入缓冲器70。偏置102可在滤波器104(分别被称为滤波器104A、104B及104D，以及其它滤波器)中进行滤波。每一滤波器104可为包含电容器106及电阻器108的RC滤波器。例如，滤波器104A可包含电容器106A及电阻器108A；滤波器104B可包含电容器106B及电阻器108B；且滤波器104D可包含电容器106D及电阻器108D。
使用图2及3的偏置产生及分配电路13，用于设置偏置102的响应可能不足以满足要求(例如，JEDEC DDR5规定的要求)。代替地，可将远程电阻器堆叠(RRS)定位成靠近输入缓冲器(例如，在100μm内)，其中偏置分配电路60经配置以容纳RRS，此可减少偏置产生及分配电路13的响应时间而不会使功率效率受损。
例如，图4说明偏置产生及分配电路13的实施例，其中偏置产生及分配电路13包含实现偏置产生及分配电路13的更快响应的RRS 112(分别被称为RRS 112A、112B及112C)。如所说明，偏置产生及分配电路13包含电压参考产生器电路50以产生传输到偏置基本电路56的参考电压54及最小参考电压52。然而，偏置分配电路60包含在靠近相应输入缓冲器的位置处遍及存储器装置10分布的RRS 112。由于在偏置产生及分配电路13中，RRS 112可在电阻器堆叠62集中的同时分布，因此来自电阻器堆叠62的路线110(分别被称为路线110A、110B及110C)可比图2及3的偏置产生及分配电路13中的电阻器堆叠62与多路复用器64之间的连接长。为了适应这个额外长度，路线110及/或偏置分配电路60的其它部分可使用特定类型及/或大小的金属以减小由于路线110的延长而产生的电阻。
每一RRS 112经由路线110接收一或多个偏置电压且输出局部偏置113(分别被说明为局部偏置113A、113B、113C、113D、113E及113F)。每一RRS 112可将一或多个局部偏置113作为电势偏置输出到各自与图2及3的多路复用器64类似地起作用的相应多路复用器114(分别被说明为多路复用器114A、114B、114C、114D、114E及114F)。尽管所说明实施例仅展示从每一相应路线RRS 112到每一多路复用器114的单个局部偏置113，但是任何数目(例如，2、3、4、5、10、20、126)个局部偏置113可从每一RRS112传输到相应多路复用器114。此外，每一所说明RRS 112将数(例如，126)个局部偏置113提供到两个多路复用器114。例如，RRS112A将数(例如，126)个局部偏置113A及数(例如，126)个局部偏置113B提供到多路复用器114A。然而，在一些实施例中，每一RRS 112可驱动不同数目(例如，1、3或更多)个多路复用器114。多路复用器114选择选定局部偏置116。所述选择可至少部分地基于用于控制所述选择的(若干)模式寄存器。例如，多路复用器114A选择选定局部偏置116A；多路复用器114B选择选定局部偏置116B；多路复用器114C选择选定局部偏置116C；多路复用器114D选择选定局部偏置116D；多路复用器114E选择选定局部偏置116E；且多路复用器114F选择选定局部偏置116F。相应局部偏置116从每一多路复用器114传输到相应输入缓冲器70以控制输入缓冲器70及/或相关输入缓冲器通道的表现。
图5是图4的偏置产生及分配电路13的电路图，其说明RRS 112包含用于产生局部偏置113的电阻器堆叠120。如所说明，可使用包含电阻器124及电容器126的滤波器122对每一选定局部偏置116进行滤波。例如，可使用包含电阻器124A及电容器126A的滤波器122A对选定局部偏置116A进行滤波；可使用包含电阻器124B及电容器126B的滤波器122B对选定局部偏置116B进行滤波；可使用包含电阻器124C及电容器126C的滤波器122C对选定局部偏置116C进行滤波；且可使用包含电阻器124D及电容器126D的滤波器122D对选定局部偏置116D进行滤波。
如图5中所说明，选定局部偏置116A及116B可经传输到第一区(例如，下DQ输入缓冲器区中的DQ输入缓冲器)。类似地，选定局部偏置116C及116D可经传输到第二区(例如，上DQ输入缓冲器区中的DQ输入缓冲器)。
图6是偏置产生及分配电路13的布局图。如所说明，偏置产生及分配电路13包含下区140及上区142。另外，偏置基本电路56接收输入150。输入150可用于将模式寄存器值及/或参考电压传输到偏置基本电路56。偏置基本电路56接着通过线152将电压输出到RRS112。尽管所说明实施例包含八根线152，但是偏置基本电路56可基于电阻器堆叠62中使用的电阻器的数目来输出任何数目个电压。经由线152及线154将所述电压从偏置基本电路56提供到RRS 112。接着，RRS 112使用线156来将局部偏置113从RRS 112传输到多路复用器114。接着，多路复用器114经由线158输出选定局部偏置116。另外，RRS 112可经由线160输出数据选通(DQS)偏置以偏置DQS电路中的DQS。此外，所述多路复用器可将端接偏置162输出到为DQS提供端接的端接数据选通(TDQS)电路。
虽然本发明可具有各种修改及替代形式，但是特定实施例已在附图中以实例方式展示且已在本文中进行详细描述。然而，应理解，本发明并非意在限于所揭示的特定形式。而是，本发明意在涵盖落入如由所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代物。
本文中所提出及主张的技术被引用且应用于可论证地改善本技术领域的实际性质的实质对象及具体实例且因而并非抽象的、无形的或纯理论的。此外，如果附在本说明书末尾的任何权利要求含有指定为“用于执行[功能]…的部件”或“用于执行[功能]…的步骤”的一或多个元件，那么此类元件意在根据35U.S.C.112(f)进行解释。然而，对于含有以任何其它方式指定的元件的任何权利要求，此类元件不意在根据35U.S.C.112(f)进行解释。

Claims (20)

1.一种存储器装置，其包括：
多个存储体；
多个输入缓冲器，其经配置以缓冲用于存储在所述多个存储体中的数据；及
偏置产生及分配电路，其经配置以产生偏置且将所述偏置分配到所述多个输入缓冲器，其中所述偏置产生及分配电路包括：
偏置电压产生电路；及
多个远程电阻器堆叠，其各自定位在所述多个输入缓冲器中的对应输入缓冲器处且远离所述偏置电压产生电路，其中所述偏置是从所述多个远程电阻器堆叠输出且至少部分地基于所述偏置电压产生电路的输出。
2.根据权利要求1所述的存储器装置，其中所述远程电阻器堆叠中的每一者经配置以将多个偏置提供到所述多个输入缓冲器中的相应输入缓冲器的相应多路复用器。
3.根据权利要求1所述的存储器装置，其中所述远程电阻器堆叠中的每一者经配置以将多个偏置提供到各自对应于所述多个输入缓冲器中的相应输入缓冲器的多个多路复用器。
4.根据权利要求3所述的存储器装置，其中所述多个偏置包括126个偏置。
5.根据权利要求3所述的存储器装置，其中所述多个多路复用器中的每一者经配置以至少部分地基于模式寄存器值从所述多个偏置选择用于所述多个输入缓冲器中的相应输入缓冲器的偏置。
6.根据权利要求5所述的存储器装置，其中所述存储器装置经配置以从主机处理器接收所述模式寄存器值。
7.根据权利要求1所述的存储器装置，其中所述偏置产生及分配电路包括经配置以接收多个参考电压以产生多个初级电压的第一电阻器堆叠。
8.根据权利要求7所述的存储器装置，其中所述偏置产生及分配电路包括各自经配置以接收所述多个初级电压中的一对且产生多个次级电压的多个第二电阻器堆叠。
9.根据权利要求8所述的存储器装置，其中所述多个远程电阻器堆叠中的每一者经配置以接收所述多个次级电压中的一或多者。
10.根据权利要求7所述的存储器装置，其中所述偏置产生及分配电路包括经配置以在将所述多个参考电压传输到所述第一电阻器堆叠之前放大所述多个参考电压的多个放大器。
11.根据权利要求7所述的存储器装置，其中所述偏置产生及分配电路包括：
参考电压电阻器堆叠，其经配置以产生参考电压；及
多路复用器，其经配置以从经产生的所述参考电压选择所述多个参考电压。
12.根据权利要求11所述的存储器装置，其中所述多路复用器经配置以至少部分地基于从主机处理器接收的模式寄存器设置来选择所述多个参考电压。
13.一种半导体装置，其包括：
多个输入缓冲器，其经配置以缓冲用于存储在存储器装置中的数据；及
偏置产生及分配电路，其经配置以产生偏置且将所述偏置分配到多个输入缓冲器，其中所述偏置产生及分配电路包括：
偏置电压产生电路，其经配置以产生多个参考电压；
输入缓冲器偏置基本电路，其经配置以接收所述多个参考电压且使用初级电阻器堆叠产生多个初级电压；及
分配电路，其包括：
多个次级电阻器堆叠，其各自经配置以接收所述多个初级电压中的至少一个初级电压且产生多个次级电压；
多个远程电阻器堆叠，其各自定位在所述多个输入缓冲器中的对应输入缓冲器处且各自经配置以接收所述多个次级电压中的一或多个次级电压并产生多个次级电压；及
多个多路复用器，其各自经配置以接收相应多个次级电压且从所述相应多个次级电压选择用于所述多个输入缓冲器中的相应输入缓冲器的偏置。
14.根据权利要求13所述的半导体装置，其中接收所述至少一个初级电压包括接收一对所述至少一个初级电压。
15.根据权利要求13所述的半导体装置，其中所述分配电路包括各自耦合到所述多个多路复用器中的相应多路复用器的多个偏置滤波器且经配置以在偏置所述多个输入缓冲器中的相应输入缓冲器之前对所述相应选定偏置进行滤波。
16.根据权利要求13所述的半导体装置，其中所述多个远程电阻器堆叠中的每一者经定位在相应输入缓冲器的100μm内。
17.根据权利要求13所述的半导体装置，其中所述分配电路包括从所述多个次级电阻器堆叠到所述多个远程电阻器堆叠的多个路线。
18.一种方法，其包括
使用偏置电压产生电路产生多个参考电压；
使用初级电阻器堆叠产生多个初级电压；
将所述多个初级电压传输到多个次级电阻器堆叠；
使用所述多个次级电阻器堆叠且至少部分地基于所述多个初级电压来产生多个次级电压；
将所述多个次级电压传输到多个远程电阻器堆叠；
使用所述远程电阻器堆叠且至少部分地基于所述多个次级电压来产生多个电势偏置；
将所述多个电势偏置传输到多个多路复用器；
使用所述多个多路复用器从所述多个电势偏置选择用于多个输入缓冲器中的每一者的偏置；及
将每一选定偏置施加到所述多个输入缓冲器中的相应输入缓冲器以辅助使用所述多个输入缓冲器执行存储器操作。
19.根据权利要求18所述的方法，其包括在将每一选定偏置施加到所述相应输入缓冲器之前对每一选定偏置进行滤波。
20.根据权利要求18所述的方法，其中将所述多个次级电压传输到所述多个远程电阻器堆叠包括将分配网络用于所述多个输入缓冲器的多个区。
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