CN1128413C - 可扩充分时总线结构 - Google Patents

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龙章俊
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Abstract

本发明是为一种可扩充分时总线结构，主要是透过微处理器及存储器的总线界面，使用一地址及资料共用总线以分时的方式来传送地址及资料于微处理器与存储器间，并以两条控制线的逻辑组合而决定该地址及资料共用总线是用以传送地址、读取资料或写入资料，藉以精简制作界面的脚位，并可得到有弹性及倍数的存储器空间。

Description

可扩充分时总线结构
技术领域
本发明是有关于电脑的总线，尤指一种可扩充地址空间的分时总线结构。
背景技术
习知的微控制系统主要是由微处理器、存储器及输出入装置所构成，如图5所示，该微处理器55与该存储器54(或输出入装置)间的资料的传输是透过一组地址总线51、一组数据总线52及配合一组读写控制信号线53来进行，其中，该地址总线51是用以承载着存储器54(或输出入装置)的地址，而地址总线51的宽度即代表着存储器空间的大小，如16条地址线即代表着最大的存储器容量为64k字节组(byte)。
当前述的微控制系统增加存储器容量时，该地址总线51的宽度也必须随之增加，例如当存储器容量增加至4M字节组时，此时须增加至22条地址线，如此一来除了增加系统PCB的成本外，并会增加存储器的打线及封装成本，而且整个系统的存储器容量在设计完之后，就不具扩充性，而有其制作及使用上的限制，因此，前述微控制系统的总线结构实有予以改进的必要。
发明人爰因于此，本于积极发明的精神，亟思一种可以解决上述问题的可扩充分时总线结构，几经研究实验终至完成此项新颖进步的发明。
发明内容
本发明的一目的是在提供一种可扩充分时总线结构，以节省集成电路晶片的接脚数目。
本发明的另一目的是在提供一种可扩充分时总线结构，以方便地扩充存储器的容量。
为达前述的目的，本发明的可扩充分时总线结构主要包括一微处理器总线界面及一存储器总线界面，其中，该微处理器界面是以一地址及资料共用总线及至少两条控制线与该存储器总线界面连接，该地址及资料共用总线是以分时传送地址及资料于该微处理器装置与该存储器装置之间，该至少两条控制线则是由该微处理器装置所予以驱动为逻辑高准位或逻辑低准位，以便使该微处理器装置与该存储器装置依据该控制线的逻辑组合而决定该地址及资料共用总线是用以传送地址、读取资料或写入资料。
其中该存储器总线界面具有一地址暂存器，以当进行资料读写时，将所要读写的地址予以锁定。
其中该存储器总线界面更具有一存储库暂存器，其是记录该存储器装置所提供的存储库的位置，以配合该地址暂存器装置的内容，透过存储器映射而产生实际的地址。
其中该存储器总线界面更具有一身份识别暂存器以记录该存储器总线界面的编号，藉以当该微处理器装置所送出的身分辨识统号与该存储器总线界面所记录的编号相同时，将该存储器总线界面予以启动。
其中该至少两条控制线是包括一第一控制线及一第二控制线。
其中当该第二控制线为第一逻辑准位时，该地址及资料共用总线是用以传送资料。
其中当该第一控制线为第二逻辑准位时，该地址及资料共用总线是用以传送读取资料，而当该第一控制线为第一逻辑准位时，该地址及资料共用总线是用以传送写入资料。
其中当该第二控制线为第二逻辑准位时，该地址及资料共用总线是用以传送地址。
其中当该第一控制线为第一逻辑准位时，该地址及资料共用总线是用以传送高地址，而当该第一控制线为第二逻辑准位时，该地址及资料共用总线是用以传送低地址。
其中该地址暂存器是以一组触发器及一组锁存来分别锁定该高地址及该低地址。
其中该微处理器装置为一微处理器，该存储器装置为一存储器。
其中该第一逻辑准位为逻辑低准位，该第二逻辑准位为逻辑高准位。
由于本发明设计新颖，能提供产业上利用，且确有增进功效，故依法申请发明专利。
附图说明
为使责审查委员能进一步了解本发明的结构、特征及其目的，兹附以图式及较佳具体实施例的详细说明如后，其中：
图1是为本发明的可扩充分时总线结构的一较佳实施例示意图。
图2是为本发明的可扩充分时总线结构的一较佳实施例的工作时序图。
图3是为本发明的可扩充分时总线结构的存储器界面的功能方块图。
图4是为本发明的可扩充分时总线结构所采用的存储器映射的一实例。
图5是为习知的总线结构示意图。
具体实施方式
有关本发明的分时总线结构的一较佳实施例，请先参照图1所示，其是用于一微处理器装置11与至少一存储器装置12之间的资料读写，于本实施例中，该微处理器装置11为一微处理器111，该存储器装置12为一存储器121。该总线结构主要包括一微处理器总线界面13及一存储器总线界面14，其中，该微处理器总线界面13是以一N字节的地址及资料共用总线15及至少两条控制线16与该存储器总线界面14连接。该地址及资料共用总线15是用以传送地址及资料资讯于该微处理器111与该存储器121之间，该至少两条控制线16则用以决定该地址及资料共用总线15是用来传送地址、读取资料或写入资料。
本实施例的可扩充分时总线结构是以具有两条控制线MC0及MC1为例来予以说明，于当欲进行资料读写时，该两条控制线MC0及MC1是由该微处理器111所予以驱动为逻辑高准位或逻辑低准位，因此，其共可提供四种逻辑状态的组合，而依据前述的逻辑状态可定义该地址及资料共用总线15的用途如以下的表一所示：
                         表一
    MC1逻辑状态     MC0逻辑状态     地址及资料共用总线
    High     Low     高地址
    High     High     低地址
    Low     High     读取资料
    Low     Low     写入资料
亦即，当该控制线MC1为逻辑高准位且控制线MC0为逻辑低准位时，该地址及资料共用总线15是用以传送对存储器121定址的地址的高地址部分；当该控制线MC1为逻辑高准位且控制线MC0亦为逻辑高准位时，该地址及资料共用总线15是用以传送对存储器121定址的地址的低地址部分；当该控制线MC1为逻辑低准位且控制线MC0为逻辑高准位时，该地址及资料共用总线15是用以传送自存储器121读取的资料；而当该控制线MC1为逻辑低准位且控制线MC0亦为逻辑低准位时，该地址及资料共用总线15则是用以传送写入存储器121的资料。
对应前述表一的控制线MC0及MC1所提供的逻辑状态组合，可在一个时脉内利用时间分割的观念而将该地址及资料共用总线15切割成三个相位，如图2所示，按照高地址总线(AH，N字节)、低地址总线(AL，N字节)与数据总线(Data，N字节)(或是低地址、高地址、数据总线)的顺序传送给存储器总线界面14，据以进行存储器存取的动作。
参照图3所示，该存储器总线界面14是由其总线控制单元141以一般的解码逻辑对该控制线MC0及MC1的逻辑状态组合进行解码，即可判断现在该地址及资料共用总线15上是传递何种资讯，以便对该存储器121发出适当的读写控制信号，以正确地完成存储器存取的动作。
又该存储器总线界面14并以一地址暂存器142来锁定所要读写的存储器121的地址，亦即依据该总线控制单元141的解码而判断该地址及数据总线15上是传递地址资讯时，将该地址予以锁定，于本较佳时实例中，该地址暂存器142是以一组触发器来锁住地址资讯的高地址部分，并以一组锁存来锁住低地址部分，而将所要读写的存储器的地址予以锁定，故共可得到22N的地址空间。
由该地址暂存器142所锁定的地址，即可用来对存储器121定址，以便以存取特定的存储器，而为进一步扩充可存取的存储器容量，该存储器总线界面14更具有一存储库暂存器143，其是用以记录由该存储器121所提供的多数存储库的位置，藉以将存储库暂存器143的内容配合上地址暂存器142的内容，透过一地址映射运算单元145的计算，以映射(Mapping)到实际的存储器地址，参照图4所示，于本较佳实施例中，该存储库暂存器143具有N字节，因此，其共可记录2N个存储库41，再配合该地址暂存器142所提供的22N的地址空间，经存储器映射后可获得23N的地址空间。
再请参照图3所示，该存储器总线界面14更具有一身分辨识暂存器144，其是用以记录该存储器总线界面14所具有的识别编号，以当微处理器总线界面13所送出的身分辨识编号与该存储器总线界面14的编号相同时，则将该存储器总线界面14予以启动(enable)，因此，可使一微处理器装置11能对多数的存储器装置12进行资料的读写，而再进一步扩充可存取的存储器容量。
于本实施例中，该身分辨识暂存器144亦为N字节，其共可识别2N个存储器装置12，因此，经由该地址暂存器142、存储库暂存器143及身份识别暂存器144等三个暂存器的作用，便可以得到24N的地址空间，而非一般N字节总线的2N的地址空间。另外，如果不使用身分辨识暂存器144，也可以得到23N的地址空间，而由于具有这些地址空间，故在系统的使用上，便可自由增删存储器空间，而不会因地址总线的宽度而受限。
以一实际的范例而言，如果要读写一个1M×8bits容量的存储器时，如使用一般的总线结构，则微处理器端须要提供至少29个接脚(地址总线20个，数据总线8个，读写信号1个)到存储器以读写资料。而如果使用本发明的可扩充分时总线结构，则仅仅需要一组8字节的地址及资料共用总线15与二条存储器控制信号线MC1及MC0，在微处理器总线界面13只需提供此10条信号，而在存储器总线界面14则可以使用4字节的存储库暂存器143即可完成读写外部存储器121的目的(2(8*2+4)＝220＝1M)。而如果要外加8个存储器121，只需3字节的身分辨识暂存器144，即可读写到8M×8bits容量的存储器。
综上所陈，经由使用本发明的可扩充分时总线结构，其确可达到下列目的及优点：
(1)有弹性的存储器容量：只需固定的地址总线宽度，即可达到扩充存储器的能力，让该微处理器的使用者，可以随着不同的应用，自由的增删存储器容量，而不须再更换微处理器。
(2)节省成本：因微处理器与存储器接脚的数目不会随着存储器容量增大而增大，整个接脚数目可达到最精简的程度，故可以有效的节省系统PCB成本，而且也可减少打线及封装成本；另外，因接脚(PAD)的数目多寡也会影响到晶片的大小，因为接脚数目固定，所以在需大容量存储器的应用，将可大大减少晶片面积。
因此，本发明无论就目的、手段及功效，在在均显示其迥异于习知技术的特征，为微控制器制作上的一大突破，恳请贵审查委员明察，早日赐准专利，以便嘉惠社会，实感德便。惟应注意的是，上述实施例仅是为了便于说明而举例而已，本发明所主张的权利范围自应以申请专利范围所述为准，而非仅限于上述实施例。

Claims (12)

1.一种可扩充分时总线结构，是用于一微处理器装置与至少一存储器装置间的资料读写，其特征在于，该总线结构主要包括一微处理器总线界面及一存储器总线界面，其中，该微处理器界面是以一地址及资料共用总线及至少两条控制线与该存储器总线界面连接，该地址及资料共用总线是以分时传送地址及资料于该微处理器装置与该存储器装置之间，该至少两条控制线则是由该微处理器装置所予以驱动为第一逻辑准位或第二逻辑准位，以便使该微处理器装置与该存储器装置依据该控制线的逻辑组合而决定该地址及资料共用总线是用以传送地址、读取资料或写入资料。
2.根据权利要求1所述的可扩充分时总线结构，其特征在于，其中该存储器总线界面具有一地址暂存器，以当进行资料读写时，将所要读写的地址予以锁定。
3.根据权利要求2所述的可扩充分时总线结构，其特征在于，其中该存储器总线界面更具有一存储库暂存器，其是记录该存储器装置所提供的存储库的位置，以配合该地址暂存器装置的内容，透过存储器映射而产生实际的地址。
4.根据权利要求3所述的可扩充分时总线结构，其特征在于，其中该存储器总线界面更具有一身份识别暂存器以记录该存储器总线界面的编号，藉以当该微处理器装置所送出的身分辨识统号与该存储器总线界面所记录的编号相同时，将该存储器总线界面予以启动。
5.根据权利要求2、3或4所述的可扩充分时总线结构，其特征在于，其中该至少两条控制线是包括一第一控制线及一第二控制线。
6.根据权利要求5所述的可扩充分时总线结构，其特征在于，其中当该第二控制线为第一逻辑准位时，该地址及资料共用总线是用以传送资料。
7.根据权利要求6所述的可扩充分时总线结构，其特征在于，其中当该第一控制线为第二逻辑准位时，该地址及资料共用总线是用以传送读取资料，而当该第一控制线为第一逻辑准位时，该地址及资料共用总线是用以传送写入资料。
8.根据权利要求7所述的可扩充分时总线结构，其特征在于，其中当该第二控制线为第二逻辑准位时，该地址及资料共用总线是用以传送地址。
9.根据权利要求8所述的可扩充分时总线结构，其特征在于，其中当该第一控制线为第一逻辑准位时，该地址及资料共用总线是用以传送高地址，而当该第一控制线为第二逻辑准位时，该地址及资料共用总线是用以传送低地址。
10.根据权利要求9所述的可扩充分时总线结构，其特征在于，其中该地址暂存器是以一组触发器及一组锁存来分别锁定该高地址及该低地址。
11.根据权利要求10所述的可扩充分时总线结构，其特征在于，其中该微处理器装置为一微处理器，该存储器装置为一存储器。
12.根据权利要求11所述的可扩充分时总线结构，其特征在于，其中该第一逻辑准位为逻辑低准位，该第二逻辑准位为逻辑高准位。
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CN100354849C (zh) * 2004-05-14 2007-12-12 凌阳科技股份有限公司 加强型可扩充分时总线架构

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100365592C (zh) * 2005-07-28 2008-01-30 上海大学 基于mcs-51架构的16m字节程序存储器寻址空间扩充方法
CN100359491C (zh) * 2005-07-28 2008-01-02 上海大学 基于mcs-51架构的16m字节数据存储器寻址空间扩充方法
US10296228B2 (en) * 2016-04-18 2019-05-21 Super Micro Computer, Inc. Low capacity latency storage enclosure with logic device
CN107045424B (zh) * 2016-10-31 2020-11-20 航天东方红卫星有限公司 小卫星固态存储器分时复用管理读写文件方法
CN111163559B (zh) * 2020-01-17 2022-02-22 铠强科技(平潭)有限公司 一种数据处理电路及发光二极管的驱动电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100354849C (zh) * 2004-05-14 2007-12-12 凌阳科技股份有限公司 加强型可扩充分时总线架构

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