CN112834819B - 一种用于电能计量芯片的数字信号处理装置及方法 - Google Patents

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Abstract

本申请公开了一种用于电能计量芯片的数字信号处理装置及方法。该装置包括：第一内核模块，用于根据第一只读存储器中的DSP指令代码生成相应的控制信号；第二内核模块，用于根据第二只读存储器中的DSP指令代码生成相应的控制信号；分别与第一内核模块和第二内核模块相连的仲裁模块，用于接收第一内核模块和第二内核模块发送的访存类指令和/或运算类指令对应的控制信号，并根据预设优先级筛选出目标访存指令和/或目标运算指令对应的控制信号；与仲裁模块相连的数据存储模块，用于接收仲裁模块发送的目标访存指令对应的控制信号；与仲裁模块相连的算数逻辑单元，用于接收仲裁模块发送的目标运算指令对应的控制信号。提高了DSP运算能力同时实现低成本。

Description

一种用于电能计量芯片的数字信号处理装置及方法
技术领域
本发明涉及数字信号处理领域，特别涉及一种用于电能计量芯片的数字信号处理装置及方法。
背景技术
当前，随着智能电网的发展，新一代单相智能物联电能表不仅要求提供传统的计量和测量的数据，例如基波/全波的有功功率、无功功率、有效值、视在功率、有功无功能量等，还要求提供包括电能质量和电表运行状态等相关的数据，以帮助更好地做配电决策，例如通过谐波分析对谐波进行计量，以及通过谐波分析检测电网信号的畸变率，为电网的谐波治理提供参考，提高电能质量；再比如，通过端子座测温检测端子座过热、端子座温度剧变、端子座温度不平衡等电表异常运行状态，从而及时产生报警或作出跳闸等决策。而面对多种功能的实现，需要对电能计量芯片进行升级，以满足新一代智能物联电表的应用需求，考虑实现的成本和一定的灵活性，电能计量芯片通常以专用的DSP(Digital SignalProcess，数字信号处理)为运算核心，采用ASIC(Application Specific IntegratedCircuit，专用集成电路)方式实现。现有技术中，当DSP运算能力已经不能满足新的需求时，通过对系统的时钟频率翻倍提升DSP运算能力，但系统时钟频率升高，增大了功耗，而且提高频率需要增加内置PLL或者替换更高频的晶振，增加了成本。现有技术中，还通过增加一个DSP核的方式提升DSP运算能力，但增加一个DSP核的同时会新增其他配置以及DSP内部的控制逻辑，增加成本和复杂程度。因此，如何在保持低功耗、低成本的基础上提高DSP的运算能力是目前亟需解决的问题。
发明内容
有鉴于此，本发明的目的在于提供一种用于电能计量芯片的数字信号处理装置及方法，能够在保证低功耗的同时提高DSP的运算能力。其具体方案如下：
第一方面，本申请公开了一种用于电能计量芯片的数字信号处理装置，包括：
第一内核模块，用于根据第一只读存储器中的DSP指令代码生成相应的控制信号；
第二内核模块，用于根据第二只读存储器中的DSP指令代码生成相应的控制信号；其中，DSP指令包括运算类指令、访存类指令、跳转类指令和空指令；
分别与所述第一内核模块和所述第二内核模块相连的仲裁模块，用于接收所述第一内核模块和所述第二内核模块发送的所述访存类指令和/或所述运算类指令对应的控制信号，并根据预设优先级筛选出目标访存指令和/或目标运算指令对应的控制信号；
与所述仲裁模块相连的数据存储模块，用于接收并执行所述仲裁模块发送的所述目标访存指令对应的控制信号；
与所述仲裁模块相连的算数逻辑单元，用于接收并执行所述仲裁模块发送的所述目标运算指令对应的控制信号。
可选的，所述第一内核模块，包括：
第一程序计数器，用于生成DSP指令对应的内存地址；
与所述第一程序计数器相连的第一只读存储器，用于存储DSP指令代码，以及根据所述内存地址确定出相应的DSP指令并发送给第一指令译码器；
与所述第一只读存储器相连的所述第一指令译码器，用于对所述DSP指令进行译码得到相应的控制信号，并将译码得到的运算类指令对应的控制信号，和访存类指令对应的控制信号发送给所述仲裁模块；
与所述第一指令译码器相连的第一地址映射模块，用于根据所述控制信号确定出虚拟地址重映射到所述数据存储器的物理地址；
与所述第一指令译码器相连的第一通用寄存器，用于存储执行访存类指令后从所述数据存储器获取的数据信息，以及存储执行运算类指令后从所述算数逻辑单元获取的结果信息；
其中，所述第一程序计数器还分别与所述第一指令译码器和所述第一通用寄存器相连，所述第一程序计数器还用于接收所述第一指令译码器发送的直接跳转指令对应的控制信号、空指令对应的控制信号和条件跳转指令对应的控制信号，并根据所述第一通用寄存器中的跳转条件参数执行所述条件跳转指令对应的控制信号。
可选的，所述第二内核模块，包括：
第二程序计数器，用于生成DSP指令对应的内存地址；
与所述第二程序计数器相连的第二只读存储器，用于存储DSP指令代码，以及根据所述内存地址确定出相应的DSP指令并发送给第二指令译码器；
与所述第二只读存储器相连的所述第二指令译码器，用于对所述DSP指令进行译码得到相应的控制信号，并将译码得到的运算类指令对应的控制信号，和访存类指令对应的控制信号发送给所述仲裁模块；
与所述第二指令译码器相连的第二地址映射模块，用于根据所述控制信号确定出虚拟地址重映射到所述数据存储器的物理地址；
与所述第二指令译码器相连的第二通用寄存器，用于存储执行访存类指令后从所述数据存储器获取的数据信息，以及存储执行运算类指令后从所述算数逻辑单元获取的结果信息；
其中，所述第二程序计数器还分别与所述第二指令译码器和所述第二通用寄存器相连，所述第二程序计数器还用于接收所述第二指令译码器发送的直接跳转指令对应的控制信号、空指令对应的控制信号和条件跳转指令对应的控制信号，并根据所述第二通用寄存器中的跳转条件参数执行所述条件跳转指令对应的控制信号。
可选的，所述数据存储模块，包括：
数据存储器，用于存储数据信息；
与所述仲裁模块和所述数据存储器相连的内存管理单元，用于根据所述第一地址映射模块和所述第二地址映射模块确定的物理地址，查询所述数据存储器中对应的数据信息。
可选的，所述数据存储器，包括：
随机存储器，用于存储中间变量、预设参数和计量结果；
寄存器组，用于存储目标硬件设备对应的实时数据。
可选的，所述仲裁模块包括内存管理单元仲裁器和算数逻辑单元仲裁器；其中，
所述内存管理单元仲裁器，用于接收所述第一内核模块和所述第二内核模块发送的所述访存类指令对应的控制信号，并根据预设优先级筛选出目标访存指令对应的控制信号，然后将所述目标访存指令对应的控制信号发送给所述内存管理单元；
所述算数逻辑单元仲裁器，用于接收所述第一内核模块和所述第二内核模块发送的所述运算类指令对应的控制信号，并根据预设优先级筛选出目标运算指令对应的控制信号，然后将所述目标运算指令对应的控制信号发送给所述算数逻辑单元。
可选的，所述内存管理单元仲裁器，还用于当同时接收到所述第一内核模块和所述第二内核模块发送的访存类指令对应的控制信号时，降低所述第二内核模块的数据有效信号，以停止运行所述第二程序计数器，并在当前访存类指令执行完成后，升高所述数据有效信号；
所述算数逻辑单元仲裁器，还用于当同时接收到所述第一内核模块和所述第二内核模块发送的运算类指令对应的控制信号时，降低所述第二内核模块的数据有效信号，以停止运行所述第二程序计数器，并在当前运算类指令执行完成后，升高所述数据有效信号。
第二方面，本申请公开了一种用于电能计量芯片的数字信号处理方法，包括：
根据第一只读存储器中的DSP指令代码生成相应的控制信号；
根据第二只读存储器中的DSP指令代码生成相应的控制信号；其中，DSP指令包括运算类指令、访存类指令、跳转类指令和空指令；
通过仲裁模块，接收所述第一内核模块和所述第二内核模块发送的所述访存类指令和/或所述运算类指令对应的控制信号，并根据预设优先级筛选出目标访存指令和/或目标运算指令对应的控制信号；
通过数据存储模块，接收并执行所述仲裁模块发送的所述目标访存指令对应的控制信号；
通过算数逻辑单元，接收并执行所述仲裁模块发送的所述目标运算指令对应的控制信号。
本申请中，通过第一内核模块根据第一只读存储器中的DSP指令代码生成相应的控制信号，并通过第二内核模块根据第二只读存储器中的DSP指令代码生成相应的控制信号，其中，上述DSP指令包括运算类指令、访存类指令、跳转类指令和空指令；再利用分别与第一内核模块和第二内核模块相连的仲裁模块，接收第一内核模块和第二内核模块发送的访存类指令和/或运算类指令对应的控制信号，并根据预设优先级筛选出目标访存指令和/或目标运算指令对应的控制信号；然后通过数据存储模块接收并执行仲裁模块发送的目标访存指令对应的控制信号，并通过算数逻辑单元接收并执行仲裁模块发送的所述目标运算指令对应的控制信号。可见，通过新增加一个内核提高了DSP运算能力，同时，通过第一内核模块和第二内核模块共享数据存储模块和算数逻辑单元，降低了产品成本，并且无需提高系统时钟频率降低了运行功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请提供的一种用于电能计量芯片的数字信号处理装置结构示意图；
图2为本申请提供的一种第一内核模块和第二内核模块指令执行示意图；
图3为本申请提供的一种具体的用于电能计量芯片的数字信号处理装置结构示意图；
图4为本申请提供的一种具体的用于电能计量芯片的数字信号处理装置结构示意图；
图5为本申请提供的一种数据存储架构示意图；
图6为本申请提供的一种用于电能计量芯片的数字信号处理方法流程图。
具体实施方式
现有技术中，通过对系统的时钟频率翻倍提升DSP运算能力，但系统时钟频率升高，增大了功耗，现有技术中，还通过增加一个DSP核的方式提升DSP运算能力，但增加一个DSP核的同时会新增其他配置以及DSP内部的控制逻辑，增加成本和复杂程度。为克服上述技术问题，本申请提出一种用于电能计量芯片的数字信号处理装置，能够在提高DSP运算能力的同时实现系统的低功耗运行。
本申请实施例公开了一种用于电能计量芯片的数字信号处理装置，参见图1所示，该装置包括：
第一内核模块11，用于根据第一只读存储器中的DSP指令代码生成相应的控制信号。
本实施例中，第一内核模块11通过读取自身内部的第一只读存储器中的DSP指令代码，生成相应的控制信号；可以理解的是，第一内核模块11通过自身内部的指令译码器，读取自身内部的第一只读存储器中的DSP指令代码，得到各类控制信息信号以控制不同的模块或单元执行相应的操作，以完成相应的DSP指令。
第二内核模块12，用于根据第二只读存储器中的DSP指令代码生成相应的控制信号；所述DSP指令包括运算类指令、访存类指令、跳转类指令和空指令。
本实施例中，第二内核模块12通过读取自身内部的第二只读存储器中的DSP指令代码，生成相应的DSP指令。同理，第二内核模块12通过自身内部的指令译码器，读取自身内部的第二只读存储器中的DSP指令代码，得到各类控制信息信号以控制不同的模块或单元执行相应的操作，以完成相应的DSP指令。可以理解的是，上述第一内核模块11和第二内核模块12内部都含有各自的只读存储器，用户可以通过将任务写入上述第一只读存储器或第二只读存储器，然后由第一内核模块11和第二内核模块12控制完成相应的指令任务。其中，上述第一内核模块11和第二内核模块12内存储的DSP指令包括但不限于运算类指令(ALU)、访存类指令(MMU)、跳转类指令(JMP)和空指令(NOP)。
分别与所述第一内核模块11和所述第二内核模块12相连的仲裁模块13，用于接收所述第一内核模块11和所述第二内核模块12发送的所述访存类指令和/或所述运算类指令对应的控制信号，并根据预设优先级筛选出目标访存指令和/或目标运算指令对应的控制信号。
本实施例中，仲裁模块13在接收到上述第一内核模块11和第二内核模块12发送的访存类指令对应的控制信号，和/或运算类指令对应的控制信号后，会根据预设优先级筛选出目标访存指令对应的控制信号，和/或目标运算指令对应的控制信号。其中，上述优先级为针对内核模块预设的优先级；可以理解的是，由于同一时间内不能同时执行多个访存指令只能执行一个访存指令，同样，同一时间内不能同时执行多个运算指令，只能执行一个运算指令，因此，在同时接收到第一内核模块11和第二内核模块12发送的访存类指令对应的控制信号时，会根据预设优先级选择优先级较高的内核模块发送的访存类指令对应的控制信号作为上述目标访存指令的控制信号；同理，在同时接收到第一内核模块11和第二内核模块12发送的运算类指令对应的控制信号时，会根据预设优先级选择优先级较高的内核模块发送的运算类指令对应的控制信号作为上述目标运算指令的控制信号，但访存类指令和运算类指令以及其他类型指令是可以同时执行的。由此，用户可以通过将任务分组写入上述第一只读存储器和第二只读存储器，以便第一内核模块11和第二内核模块12执行。例如，设置第一内核模块11的优先级高于第二内核模块12，并将大部分任务存放在第一只读存储器由第一内核模块11执行，将小部分任务存放在第二只读存储器由第二内核模块11执行，由此，第一内核模块11可以无停顿的工作，充分利用1024个时钟周期，剩余的任务交由第二内核模块12执行，具体的，上述第一内核模块11和第二内核模块12的指令执行流程可以如图2所示，当第一内核模块11和第二内核模块12发生访存类指令冲突或运算类指令冲突时，暂停第二内核模块12，在第一内核模块11当前的访存类指令或运算类指令完成后，再启动上述第二内核模块12。
与所述仲裁模块13相连的数据存储模块14，用于接收并执行所述仲裁模块发送的所述目标访存指令对应的控制信号。
本实施例中，数据存储模块14接收到仲裁模块13发送的目标访存指令对应的控制信号后，根据该控制信号反馈相应的数据信息，以实现目标访存指令。
与所述仲裁模块13相连的算数逻辑单元15，用于接收并执行所述仲裁模块发送的所述目标运算指令对应的控制信号，以实现目标运算指令。
本实施例中，算数逻辑单元(ALU，Arithmetic Logic Unit)15接收到仲裁模块13发送的目标运算指令对应的控制信号后，根据该控制信号进行逻辑运算并反馈相应的运算结果。可以理解的是，电能计量算法采用的是时域积分算法，包括电信号产生和电能数据测量。电信号产生主要是对ADC采样后的结果进行滤波处理，以得到用于电能数据测量的信号，主要由各种滤波器组成，包括CIC滤波器，HBF滤波器，Hilbert滤波器等。电能数据测量会进行加减法，乘法，开方和求平均等运算。同时，计量系统是多速率运算系统，为了实现速率的控制，需要比较指令。因此算数逻辑单元15包含的运算类指令包括但不限于加(ADD)、减(SUB)、移位(SHFT)、乘(MULT)、开方(SQRT)和比较(CND)。
由上可见，本实施例中，相比于以往技术通过增加一个内核模块，无需提高时钟频率即可提高DSP的运算能力，降低了运行功耗，并且两个内核通过共享数据存储模块和算数逻辑单元可以降低成本。由于第一内核模块和第二内核模块共用同样一个数据存储模块和算数逻辑单元，因此面积成本相对于传统的双核结构得到了降低。同时优先级较低的第二内核模块也具有一定的运算能力，并且在DSP程序中，通常是访存类指令和运算类指令交替执行，因此不会存在数据存储模块和算数逻辑单元长期被占用的情况。只有在第一内核模块和第二内核模块都执行访存类指令时，或者第一内核模块和第二内核模块都执行运算类指令时，第二内核模块才会暂停运行，但由于数据存储模块和算数逻辑单元不会长期被占用，第二内核模块很快又会继续执行。并且其它类型的指令组合都可以并行运行。由此，以低功耗低成本的方式提高了电能计量芯片中数字信号处理器的运算能力，以便完成更多的计量算法，满足新一代单相智能电表应用规范的需求，如端子座测温，谐波分析等功能。
本申请实施例公开了一种具体的用于电能计量芯片的数字信号处理装置，参见图3所示，该装置包括：
第一内核模块11，用于根据第一只读存储器中的DSP指令代码生成相应的控制信号。
本实施例中，所述第一内核模块11，可以包括：第一程序计数器，用于生成DSP指令对应的内存地址；与所述第一程序计数器相连的第一只读存储器，用于存储DSP指令代码，以及根据所述内存地址确定出相应的DSP指令并发送给第一指令译码器；与所述第一只读存储器相连的所述第一指令译码器，用于对所述DSP指令进行译码得到相应的控制信号，并将译码得到的运算类指令对应的控制信号，和访存类指令对应的控制信号发送给所述仲裁模块；与所述第一指令译码器相连的第一地址映射模块，用于根据所述控制信号确定出虚拟地址重映射到所述数据存储器的物理地址；与所述第一指令译码器相连的第一通用寄存器，用于存储执行访存类指令后从所述数据存储器获取的数据信息，以及存储执行运算类指令后从所述算数逻辑单元获取的结果信息；其中，所述第一程序计数器还分别与所述第一指令译码器和所述第一通用寄存器相连，所述第一程序计数器还用于接收所述第一指令译码器发送的直接跳转指令对应的控制信号、空指令对应的控制信号和条件跳转指令对应的控制信号，并根据所述第一通用寄存器中的跳转条件参数执行所述条件跳转指令对应的控制信号。
可以理解的是，例如图4所示，第一内核模块11内第一程序计数器(PC，ProgramCounter)即PC生成1，生成DSP指令对应的内存地址(即指针)，发送给第一只读存储器ROM1，第一只读存储器根据接收的内存地址确定出相应的DSP指令，并发送给第一指令译码器，第一指令译码器经过译码得到该DSP指令对应的用于控制不同模块或单元运行的控制信号，上述DSP指令包括运算类指令、访存类指令、跳转类指令和空指令，若上述DSP指令为运算类指令或访存类指令，则第一指令译码器将译码后得到的运算类指令对应的控制信号或访存类指令对应的控制信号发送给仲裁模块13；若上述DSP指令为直接跳转指令或空指令，则将译码后得到的直接跳转指令对应的控制信号，或空指令对应的控制信号发送给上述第一程序计数器；若上述DSP指令为条件跳转指令，则根据第一通用寄存器中的跳转条件参数，在符合条件跳转时执行条件跳转指令对应的控制信号。
其中，上述第一通用寄存器用于进行运算、访存和控制的跳转，内含有2个64bit的通用寄存器和1个1bit的通用寄存器，其中1bit的通用寄存器REG_C存储了条件跳转的条件；另外，在运行过程中，执行上述访存类指令时会将数据加载到第一通用寄存器，以便后续执行运算类指令时从第一通用寄存器获取相关的运算数据，并且，运算结果也写回上述第一通用寄存器。可以理解的是，访存类指令先完成第一通用寄存器与数据存储模块14之间的数据交互，访存类指令执行时先从数据存储模块14中加载(load)数据到第一通用寄存器，再根据运算类指令利用算数逻辑单元15进行运算，运算结果写回(write-back)第一通用寄存器中，最后再存储(store)至数据存储模块14中。
第二内核模块12，用于根据第二只读存储器中的DSP指令代码生成相应的控制信号；所述DSP指令包括运算类指令、访存类指令、跳转类指令和空指令。
本实施例中，所述第二内核模块12，可以包括：第二程序计数器，用于生成DSP指令对应的内存地址；与所述第二程序计数器相连的第二只读存储器，用于存储DSP指令代码，以及根据所述内存地址确定出相应的DSP指令并发送给第二指令译码器；与所述第二只读存储器相连的所述第二指令译码器，用于对所述DSP指令进行译码得到相应的控制信号，并将译码得到的运算类指令对应的控制信号，和访存类指令对应的控制信号发送给所述仲裁模块；与所述第二指令译码器相连的第二地址映射模块，用于根据所述控制信号确定出虚拟地址重映射到所述数据存储器的物理地址；与所述第二指令译码器相连的第二通用寄存器，用于存储执行访存类指令后从所述数据存储器获取的数据信息，以及存储执行运算类指令后从所述算数逻辑单元获取的结果信息；其中，所述第二程序计数器还分别与所述第二指令译码器和所述第二通用寄存器相连，所述第二程序计数器还用于接收所述第二指令译码器发送的直接跳转指令对应的控制信号、空指令对应的控制信号和条件跳转指令对应的控制信号，并根据所述第二通用寄存器中的跳转条件参数执行所述条件跳转指令对应的控制信号。可以理解的是，如图4所示，同理于第一内核模块11，第二内核模块12含有独自的一个程序计数器、一个只读存储器、一个指令译码器、一个地址映射模块和一个通用寄存器，并且上述部件之间的工作流程与第一内核模块11相同，在此不再进行赘述。进一步，本实施例中，第二内核模块12的第二只读存储器中涉及的DSP指令可以与第一内核模块11的DSP指令不同，可以根据第二内核模块12中运算的任务做针对性的修改。比如，可以在第二内核模块12中删除运算类指令中的开方指令，因为开方运算很少用到，涉及开方的任务可以由第一内核模块11完成。
分别与所述第一内核模块11和所述第二内核模块12相连的仲裁模块13，用于接收所述第一内核模块11和所述第二内核模块12发送的所述访存类指令和/或所述运算类指令对应的控制信号，并根据预设优先级筛选出目标访存指令和/或目标运算指令对应的控制信号。
本实施例中，所述仲裁模块13包括内存管理单元仲裁器131和算数逻辑单元仲裁器132；其中，所述内存管理单元仲裁器131，用于接收所述第一内核模块11和所述第二内核模块12发送的所述访存类指令对应的控制信号，并根据预设优先级筛选出目标访存指令对应的控制信号，然后将所述目标访存指令对应的控制信号发送给所述内存管理单元141；所述算数逻辑单元仲裁器132，用于接收所述第一内核模块11和所述第二内核模块12发送的所述运算类指令对应的控制信号，并根据预设优先级筛选出目标运算指令对应的控制信号，然后将所述目标运算指令对应的控制信号发送给所述算数逻辑单元15。
可以理解的是，通过对第一内核模块11和第二内核模块12预先设置优先级，内存管理单元仲裁器131根据优先级从同时接收到的第一内核模块11和第二内核模块12发送的访存类指令对应的控制信号中，确定出需要先执行的控制信号；算数逻辑单元仲裁器132根据优先级从同时接收到的第一内核模块11和第二内核模块12发送的运算类指令对应的控制信号中，确定出需要先执行的控制信号。
本实施例中，所述内存管理单元仲裁器131，还用于当同时接收到所述第一内核模块11和所述第二内核模块12发送的访存类指令对应的控制信号时，降低所述第二内核模块12的数据有效信号，以停止运行所述第二程序计数器，并在当前访存类指令执行完成后，升高所述数据有效信号；所述算数逻辑单元仲裁器132，还用于当同时接收到所述第一内核模块11和所述第二内核模块12发送的运算类指令对应的控制信号时，降低所述第二内核模块12的数据有效信号，以停止运行所述第二程序计数器，并在当前访存类指令执行完成后，升高所述数据有效信号。
可以理解的是，本实施例中，设置第一内核模块11的优先级高于第二内核模块12的优先级，因此，当第一内核模块11和第二内核模块12同时向仲裁模块13发送访存类指令对应的控制信号时，利用内存管理单元仲裁器131判断出第一内核模块11发送的访存类指令对应的控制信号的优先级较高，需要先执行，于是通过内存管理单元仲裁器131降低第二内核模块12的数据有效信号(Inster_valid)，以停止运行第二内核模块12的第二程序计数器生成新的指针，并在当前第一内核模块11的访存指令执行完成后，升高上述数据有效信号。同理，当第一内核模块11和第二内核模块12同时向仲裁模块13发送运算类指令对应的控制信号时，利用算数逻辑单元仲裁器132判断出第一内核模块11发送的运算类指令对应的控制信号的优先级较高，需要先执行，于是通过算数逻辑单元仲裁器132降低第二内核模块12的数据有效信号(Inster_valid)，以停止运行第二内核模块12的第二程序计数器生成新的指针，并在当前运算指令执行后，升高上述数据有效信号。
与所述仲裁模块相连的数据存储模块14，用于接收并执行所述仲裁模块13发送的所述目标访存指令对应的控制信号。
本实施例中，所述数据存储模块14，可以包括：数据存储器142，用于存储数据信息；与所述仲裁模块13和所述数据存储器142相连的内存管理单元(MMU，MemoryManagement Unit)141，用于根据所述第一地址映射模块和所述第二地址映射模块确定的物理地址，查询所述数据存储器142中对应的数据信息。可以理解的是，内存管理单元141根据上述第一地址映射模块或第二地址映射模块确定出的物理地址，读取数据存储器142中对应的数据信息，并反馈给相应的第一通用寄存器或第二通用寄存器。
本实施例中，所述数据存储器142，包括：随机存储器，用于存储中间变量、预设参数和计量结果；寄存器组，用于存储目标硬件设备对应的实时数据。可以理解的是，随机存储器RAM主要用于存储中间变量，计量算法中使用的参数，例如校准值，以及计量结果，占整个数据存储器142的大部分空间。寄存器组主要用于存储部分需要由硬件实时处理的数据，例如用于实时累加的有功功率，此外还有一些特殊功能的寄存器。
并且，例如图5所示，第一地址映射模块和第二地址映射模块，分别将虚拟地址重映射为随机存储器或寄存器组，通过虚拟地址可以实现算法的灵活可配置，并且，同一虚拟地址可以在不同的系统配置下重映射为不同的物理地址，从而实现数据路径的灵活可配置。这使得无需额外的DSP控制代码就可以实现修改滤波器的输入和输出信号地址，达到灵活可配置的效果。同时，第一内核模块和第二内核模块有各自独立的地址映射模块，这使得两个内核可以共用同一套虚拟地址空间，但实现不同的映射，节省了有限的寻址空间。
进一步的，本实施例中第一内核模块11和第二内核模块12共享数据存储模块14和算数逻辑单元15，但为了提高数据存储模块14中寄存器组的访问效率，也可以选择将寄存器组的共享访问接口调整为独立的两个访问接口，以便第一内核模块11和第二内核模块12可以同时访问上述寄存器组。进一步，由于DSP程序中，访存类指令的占比较多，因此可以为第一内核模块11和第二内核模块12构建各自独立的数据存储模块，由此一来，两个内核可以同时进行访存，提升了DSP的运算能力，即两个内核有各自的数据存储模块，只是共享算数逻辑单元。
与所述仲裁模块相连的算数逻辑单元15，用于接收并执行所述仲裁模块13发送的所述目标运算指令对应的控制信号。
进一步，为了提高第一内核模块11和第二内核模块12运算类指令的执行效率，可以通过为算数逻辑单元中的各个运算单元设计独立的访问接口，由此一来，两个内核可以同时进行不同的运算指令，如第一内核模块11在执行算数运算指令里的加法的时候，第二内核模块12可以执行算数运算指令里的减法，降低了运算类指令冲突的可能性，提高了运算类指令的执行效率。
本申请实施例公开了一种用于电能计量芯片的数字信号处理方法，参见图6所示，该方法包括以下步骤：
步骤S11：第一内核模块根据第一只读存储器中的DSP指令代码生成相应的控制信号。
本实施例中，上述第一内核模块内包含第一程序计数器、第一只读存储器、第一指令译码器、第一地址映射模块和第一通用寄存器。具体的运行过程中，通过自身第一程序计数器生成DSP指令对应的内存地址(即指针)，发送给第一只读存储器，第一只读存储器根据接收的内存地址确定出相应的DSP指令，并发送给第一指令译码器，第一指令译码器经过译码得到相应的控制信号，上述DSP指令包括但不限于运算类指令、访存类指令、跳转类指令和空指令，若上述DSP指令为运算类指令或访存类指令，则第一指令译码器将译码后得到的运算类指令对应的控制信号，或访存类指令对应的控制信号发送给仲裁模块，若上述DSP指令为直接跳转指令或空指令，则将译码后得到的直接跳转指令对应的控制信号，或空指令对应的控制信号发送给上述第一程序计数器；若上述DSP指令为条件跳转指令，则根据第一通用寄存器中的跳转条件参数，在符合条件跳转时执行条件跳转指令对应的控制信号。
步骤S12：第二内核模块根据第二只读存储器中的DSP指令代码生成相应的控制信号；所述DSP指令包括运算类指令、访存类指令、跳转类指令和空指令。
本实施例中，上述第二内核模块内包含第二程序计数器、第二只读存储器、第二指令译码器、第二地址映射模块和第二通用寄存器。第二内核模块内的具体工作流程与上述第一内核模块相同，在此不再进行赘述。
步骤S13：通过仲裁模块，接收所述第一内核模块和所述第二内核模块发送的所述访存类指令和/或所述运算类指令对应的控制信号，并根据预设优先级筛选出目标访存指令和/或目标运算指令对应的控制信号。
本实施例中，仲裁模块在接收到上述第一内核模块和第二内核模块发送的访存类指令和/或运算类指令对应的控制信号后，会根据预设优先级筛选出目标访存指令和/或目标运算指令对应的控制信号。其中，上述优先级为针对内核模块预设的优先级；可以理解的是，通过对内核模块设置优先级，使优先级较高的内核模块不间断的运行，由此，用户可以将重要的任务交由优先级较高的内核模块执行，其余任务由优先级较低的内核模块的执行。
本实施例中，所述仲裁模块包括内存管理单元仲裁器和算数逻辑单元仲裁器；当内存管理单元仲裁器同时接收到第一内核模块和第二内核模块发送的访存类指令对应的控制信号时，降低第二内核模块的数据有效信号，以停止运行第二程序计数器，并在当前访存类指令执行完成后，升高所述数据有效信号；同理，当算数逻辑单元仲裁器同时接收到第一内核模块和第二内核模块发送的运算类指令对应的控制信号时，降低第二内核模块的数据有效信号，以停止运行第二程序计数器，并在当前运算类指令执行完成后，升高所述数据有效信号。
步骤S14：通过数据存储模块，接收并执行所述仲裁模块发送的所述目标访存指令对应的控制信号。
本实施例中，数据存储模块接收到仲裁模块发送的目标访存指令对应的控制信号后，响应该控制信号以反馈相应的数据信息。
步骤S15：通过算数逻辑单元，接收并执行所述仲裁模块发送的所述目标运算指令对应的控制信号。
本实施例中，算数逻辑单元接收到仲裁模块发送的目标运算指令对应的控制信号后，根据该控制信号进行逻辑运算并反馈相应的运算结果。
由上可见，本实施例中通过第一内核模块根据第一只读存储器中的DSP指令代码生成相应的控制信号，并通过第二内核模块根据第二只读存储器中的DSP指令代码生成相应的控制信号，其中，上述DSP指令包括运算类指令、访存类指令、跳转类指令和空指令；再利用分别与第一内核模块和第二内核模块相连的仲裁模块，接收第一内核模块和第二内核模块发送的访存类指令和/或运算类指令对应的控制信号，并根据预设优先级筛选出目标访存指令和/或目标运算指令对应的控制信号；然后通过数据存储模块接收并执行仲裁模块发送的目标访存指令对应的控制信号，并通过算数逻辑单元接收并执行仲裁模块发送的所述目标运算指令对应的控制信号。可见，通过新增加一个内核提高了DSP运算能力，同时，通过第一内核模块和第二内核模块共享数据存储模块和算数逻辑单元，降低了产品成本，并且无需提高系统时钟频率降低了运行功耗。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种用于电能计量芯片的数字信号处理装置及方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (5)

1.一种用于电能计量芯片的数字信号处理装置，其特征在于，包括：
第一内核模块，用于根据第一只读存储器中的DSP指令代码生成相应的控制信号；
第二内核模块，用于根据第二只读存储器中的DSP指令代码生成相应的控制信号；其中，DSP指令包括运算类指令、访存类指令、跳转类指令和空指令；第一只读存储器和第二只读存储器中包含将任务分组后写入的任务；
分别与所述第一内核模块和所述第二内核模块相连的仲裁模块，用于接收所述第一内核模块和所述第二内核模块发送的所述访存类指令和/或所述运算类指令对应的控制信号，并根据预设优先级筛选出目标访存指令和/或目标运算指令对应的控制信号；
与所述仲裁模块相连的数据存储模块，用于接收并执行所述仲裁模块发送的所述目标访存指令对应的控制信号；所述数据存储模块包括用于存储数据信息数据存储器；
与所述仲裁模块相连的算数逻辑单元，用于接收并执行所述仲裁模块发送的所述目标运算指令对应的控制信号；
其中，所述第一内核模块，包括：
第一程序计数器，用于生成DSP指令对应的内存地址；
与所述第一程序计数器相连的第一只读存储器，用于存储DSP指令代码，以及根据所述内存地址确定出相应的DSP指令并发送给第一指令译码器；
与所述第一只读存储器相连的所述第一指令译码器，用于对所述DSP指令进行译码得到相应的控制信号，并将译码得到的运算类指令对应的控制信号，和访存类指令对应的控制信号发送给所述仲裁模块；
与所述第一指令译码器相连的第一地址映射模块，用于根据所述控制信号确定出虚拟地址重映射到所述数据存储器的物理地址；
与所述第一指令译码器相连的第一通用寄存器，用于存储执行访存类指令后从所述数据存储器获取的数据信息，以及存储执行运算类指令后从所述算数逻辑单元获取的结果信息；
其中，所述第一程序计数器还分别与所述第一指令译码器和所述第一通用寄存器相连，所述第一程序计数器还用于接收所述第一指令译码器发送的直接跳转指令对应的控制信号、空指令对应的控制信号和条件跳转指令对应的控制信号，并根据所述第一通用寄存器中的跳转条件参数执行所述条件跳转指令对应的控制信号；
其中，所述第二内核模块，包括：
第二程序计数器，用于生成DSP指令对应的内存地址；
与所述第二程序计数器相连的第二只读存储器，用于存储DSP指令代码，以及根据所述内存地址确定出相应的DSP指令并发送给第二指令译码器；
与所述第二只读存储器相连的所述第二指令译码器，用于对所述DSP指令进行译码得到相应的控制信号，并将译码得到的运算类指令对应的控制信号，和访存类指令对应的控制信号发送给所述仲裁模块；
与所述第二指令译码器相连的第二地址映射模块，用于根据所述控制信号确定出虚拟地址重映射到所述数据存储器的物理地址；
与所述第二指令译码器相连的第二通用寄存器，用于存储执行访存类指令后从所述数据存储器获取的数据信息，以及存储执行运算类指令后从所述算数逻辑单元获取的结果信息；
其中，所述第二程序计数器还分别与所述第二指令译码器和所述第二通用寄存器相连，所述第二程序计数器还用于接收所述第二指令译码器发送的直接跳转指令对应的控制信号、空指令对应的控制信号和条件跳转指令对应的控制信号，并根据所述第二通用寄存器中的跳转条件参数执行所述条件跳转指令对应的控制信号；
其中，所述仲裁模块包括内存管理单元仲裁器和算数逻辑单元仲裁器；
所述内存管理单元仲裁器，用于接收所述第一内核模块和所述第二内核模块发送的所述访存类指令对应的控制信号，并根据预设优先级筛选出目标访存指令对应的控制信号，然后将所述目标访存指令对应的控制信号发送给所述内存管理单元；
所述算数逻辑单元仲裁器，用于接收所述第一内核模块和所述第二内核模块发送的所述运算类指令对应的控制信号，并根据预设优先级筛选出目标运算指令对应的控制信号，然后将所述目标运算指令对应的控制信号发送给所述算数逻辑单元。
2.根据权利要求1所述的用于电能计量芯片的数字信号处理装置，其特征在于，所述数据存储模块，包括：
数据存储器，用于存储数据信息；
与所述仲裁模块和所述数据存储器相连的内存管理单元，用于根据所述第一地址映射模块和所述第二地址映射模块确定的物理地址，查询所述数据存储器中对应的数据信息。
3.根据权利要求1所述的用于电能计量芯片的数字信号处理装置，其特征在于，所述数据存储器，包括：
随机存储器，用于存储中间变量、预设参数和计量结果；
寄存器组，用于存储目标硬件设备对应的实时数据。
4.根据权利要求1所述的用于电能计量芯片的数字信号处理装置，其特征在于，所述内存管理单元仲裁器，还用于当同时接收到所述第一内核模块和所述第二内核模块发送的访存类指令对应的控制信号时，降低所述第二内核模块的数据有效信号，以停止运行所述第二程序计数器，并在当前访存类指令执行完成后，升高所述数据有效信号；
所述算数逻辑单元仲裁器，还用于当同时接收到所述第一内核模块和所述第二内核模块发送的运算类指令对应的控制信号时，降低所述第二内核模块的数据有效信号，以停止运行所述第二程序计数器，并在当前运算类指令执行完成后，升高所述数据有效信号。
5.一种用于电能计量芯片的数字信号处理方法，其特征在于，包括：
根据第一只读存储器中的DSP指令代码生成相应的控制信号；
根据第二只读存储器中的DSP指令代码生成相应的控制信号；其中，DSP指令包括运算类指令、访存类指令、跳转类指令和空指令；第一只读存储器和第二只读存储器中包含将任务分组后写入的任务；
通过仲裁模块，接收第一内核模块和第二内核模块发送的所述访存类指令和/或所述运算类指令对应的控制信号，并根据预设优先级筛选出目标访存指令和/或目标运算指令对应的控制信号；
通过数据存储模块，接收并执行所述仲裁模块发送的所述目标访存指令对应的控制信号；所述数据存储模块包括用于存储数据信息数据存储器；
通过算数逻辑单元，接收并执行所述仲裁模块发送的所述目标运算指令对应的控制信号；
其中，所述第一内核模块，包括：
第一程序计数器，用于生成DSP指令对应的内存地址；
与所述第一程序计数器相连的第一只读存储器，用于存储DSP指令代码，以及根据所述内存地址确定出相应的DSP指令并发送给第一指令译码器；
与所述第一只读存储器相连的所述第一指令译码器，用于对所述DSP指令进行译码得到相应的控制信号，并将译码得到的运算类指令对应的控制信号，和访存类指令对应的控制信号发送给所述仲裁模块；
与所述第一指令译码器相连的第一地址映射模块，用于根据所述控制信号确定出虚拟地址重映射到所述数据存储器的物理地址；
与所述第一指令译码器相连的第一通用寄存器，用于存储执行访存类指令后从所述数据存储器获取的数据信息，以及存储执行运算类指令后从所述算数逻辑单元获取的结果信息；
其中，所述第一程序计数器还分别与所述第一指令译码器和所述第一通用寄存器相连，所述第一程序计数器还用于接收所述第一指令译码器发送的直接跳转指令对应的控制信号、空指令对应的控制信号和条件跳转指令对应的控制信号，并根据所述第一通用寄存器中的跳转条件参数执行所述条件跳转指令对应的控制信号；
其中，所述第二内核模块，包括：
第二程序计数器，用于生成DSP指令对应的内存地址；
与所述第二程序计数器相连的第二只读存储器，用于存储DSP指令代码，以及根据所述内存地址确定出相应的DSP指令并发送给第二指令译码器；
与所述第二只读存储器相连的所述第二指令译码器，用于对所述DSP指令进行译码得到相应的控制信号，并将译码得到的运算类指令对应的控制信号，和访存类指令对应的控制信号发送给所述仲裁模块；
与所述第二指令译码器相连的第二地址映射模块，用于根据所述控制信号确定出虚拟地址重映射到所述数据存储器的物理地址；
与所述第二指令译码器相连的第二通用寄存器，用于存储执行访存类指令后从所述数据存储器获取的数据信息，以及存储执行运算类指令后从所述算数逻辑单元获取的结果信息；
其中，所述第二程序计数器还分别与所述第二指令译码器和所述第二通用寄存器相连，所述第二程序计数器还用于接收所述第二指令译码器发送的直接跳转指令对应的控制信号、空指令对应的控制信号和条件跳转指令对应的控制信号，并根据所述第二通用寄存器中的跳转条件参数执行所述条件跳转指令对应的控制信号；
其中，所述仲裁模块包括内存管理单元仲裁器和算数逻辑单元仲裁器；
所述内存管理单元仲裁器，用于接收所述第一内核模块和所述第二内核模块发送的所述访存类指令对应的控制信号，并根据预设优先级筛选出目标访存指令对应的控制信号，然后将所述目标访存指令对应的控制信号发送给所述内存管理单元；
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