CN112786594B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其形成方法。半导体结构包括基板、漏极区、字线、栅极结构以及第一位线。漏极区设置于基板上。字线设置于漏极区上。栅极结构设置于漏极区上，并且栅极结构具有位于字线的部分。第一位线设置于栅极结构上，第一位线被视为源极区。通过使用上述的半导体结构，可以改善半导体结构的效能。

Description

半导体结构及其形成方法
技术领域
本发明是有关于一种半导体结构与一种形成半导体结构的方法。
背景技术
随着电子产业的快速发展，半导体元件的发展已实现高性能与微型化。一般而言，半导体结构的晶体管由于其关闭状态(off-state)漏电流特性而可以使用氧化物半导体层作为通道。然而，在氧化物半导体层与金属结构之间形成的高电阻的金属氧化物层，这可能导致接触电阻的增加。因此，可能会影响半导体结构的性能。
发明内容
本发明的一个目的在于提供一种半导体结构，通过使用该半导体结构，可以改善半导体结构的效能。
根据本发明一实施方式，半导体结构包括基板、漏极区、字线、栅极结构以及第一位线。漏极区设置于基板上。字线设置于漏极区上。栅极结构设置于漏极区上，并且栅极结构具有位于字线的部分。第一位线设置于栅极结构上，第一位线被视为源极区。
在本发明的一些实施方式中，半导体结构还包括电容器。电容器设置于基板上，其中漏极区嵌设于电容器中。
在本发明的一些实施方式中，半导体结构还包括金属层。金属层设置于电容器与基板之间。
在本发明的一些实施方式中，电容器的顶表面与漏极区的顶表面位于相同的水平高度。
在本发明的一些实施方式中，电容器包括半导体材料以及氮化物-氧化物-氮化物(nitride-oxide-nitride)结构。氮化物-氧化物-氮化物结构围绕半导体材料。
在本发明的一些实施方式中，半导体结构还包括第一金属结构。第一金属结构设置于字线上。
在本发明的一些实施方式中，半导体结构还包括第二位线与第二金属结构。第一金属结构位于第一位线与第二位线之间。第二金属结构设置于第二位线上。
在本发明的一些实施方式中，第一金属结构与第二金属结构由相同的材料制成。
在本发明的一些实施方式中，半导体结构还包括第一金属接触件与第二金属接触件。第一金属接触件设置于基板上。第二金属接触件设置于第一金属接触件上。
在本发明的一些实施方式中，第一金属接触件的顶表面与漏极区的顶表面位于相同的水平高度。
在本发明的一些实施方式中，第二金属接触件的顶表面、字线上的第一金属结构的顶表面以及字线上的第二金属结构的顶表面位于相同的水平高度。
依据本发明的一实施方式，第一金属接触件与第二金属接触件由不同的材料制成。
依据本发明的一实施方式，半导体结构还包括第一介电结构与第二介电结构。第一介电结构设置于基板上，且第一介电结构围绕漏极区。第二介电结构设置于第一介电结构上，且第二介电结构围绕第一位线。
依据本发明的一实施方式，源极区与漏极区的长度方向垂直于栅极结构的长度方向。
本发明的另一目的在于提供一种形成半导体结构的方法。
依据本发明的一实施方式，形成半导体结构的方法包括以下步骤。在基板上形成电容器。在电容器中形成凹陷。在凹陷中形成漏极区。在漏极区上形成字线。在漏极区上形成栅极结构，其中栅极结构电性连接字线。在栅极结构上形成第一位线，使得第一位线视为源极区。
在本发明的一些实施方式中，形成半导体结构的方法还包括以下步骤。当形成第一位线时，形成第二位线。分别在字线及第二位线上形成第一金属结构及第二金属结构。
在本发明的一些实施方式中，形成半导体结构的方法还包括在形成字线之前，在基板上形成第一金属接触件。
在本发明的一些实施方式中，形成第一金属接触件，使得第一金属接触件的顶表面与漏极区的顶表面位于相同的水平高度。
在本发明的一些实施方式中，形成半导体结构的方法还包括在形成第一位线与第二位线之后，在第一金属接触件上形成第二金属接触件。
在本发明的一些实施方式中，形成第二金属接触件与形成第一金属结构及第一金属结构是通过使用沉积工艺来执行的。
在前述的实施方式中，由于栅极结构设置于漏极区且栅极结构具有位于字线的部分，以及第一位线设置于栅极结构上，第一位线被视为源极区，故可实现半导体结构的低电阻(low-resistance)。因此，半导体结构的效能可以被改善。
应当了解前面的一般说明和以下的详细说明都仅是示例，并且旨在提供对本发明的进一步解释。
附图说明
本发明的各个方面可从以下实施方式的详细说明及附图中来理解。
图1是根据本发明的一实施方式的半导体结构的剖面图。
图2至图10是根据本发明的一实施方式在各阶段形成半导体结构的方法的剖面图。
主要附图标记说明：
100-半导体结构，110-基板，120-漏极区，120t-顶表面，130-字线，140-栅极结构，141-栅极介电层，150-第一位线(源极区)，152-第二位线，160-金属层，162-第一隔离层，170-电容器，170t-顶表面，172-半导体材料，174-氮化物-氧化物-氮化物结构，175-氮化钛层，176-氧化锆层，177-氮化钛层，180-第一金属结构，180b-底表面，180t-顶表面，181-粘着层，182-第二金属结构，182b-底表面，182t-顶表面，183-粘着层，190-第一金属接触件，190t-顶表面，191-粘着层，192-第二金属接触件，192t-顶表面，193-粘着层，194-顶部，196-底部，200-第一介电结构，202-第二隔离层，204-第三隔离层，210-第二介电结构，R1-凹陷，R2-凹陷，O1-开口，O2-开口，O3-开口。
具体实施方式
现在将参照本发明的实施方式，其示例被绘示在附图中。本发明在附图及说明书中尽量使用相同的附图元件号码，来表示相同或相似的部分。
图1是根据本发明的一实施方式的半导体结构100的剖面图。参阅图1。半导体结构100包括基板110、漏极区120、字线130、栅极结构140以及第一位线150。漏极区120设置于基板110上。字线130设置于漏极区120上。栅极结构140设置于漏极区120上，并且栅极结构140具有位于字线130的一部分。第一位线150设置于栅极结构140上，第一位线150被视为源极区。
详细来说，半导体结构100包括栅极介电层141，栅极介电层141设置于漏极区120上。栅极介电层141围绕栅极结构140。栅极结构140接触漏极区120。字线130具有位于漏极区120与第一位线150之间的一部分。
在本实施方式中，漏极区120、栅极结构140以及第一位线(源极区)150可被视为垂直晶体管(vertical transistor)。详细来说，第一位线(源极区)150的长度方向与漏极区120的长度方向垂直于栅极结构140的长度方向。换句话说，栅极结构140的长度方向垂直于基板110的长度方向。
在一些实施方式中，半导体结构100还包括金属层160、第一隔离层162与电容器170。金属层160、第一隔离层162与电容器170设置于基板110上。金属层160设置于电容器170与基板110之间。第一隔离层162与金属层160接触电容器170。漏极区120嵌设于电容器170中。详细来说，电容器170包括半导体材料172与氮化物-氧化物-氮化物(nitride-oxide-nitride)结构174，氮化物-氧化物-氮化物结构174围绕半导体材料172。漏极区120对齐于电容器170的半导体材料172。在一些实施方式中，电容器170的顶表面170t与漏极区120的顶表面120t位于相同的水平高度。
在一些实施方式中，金属层160可以由钨(W)制成。在一些实施方式中，半导体材料172可以包括硅(Si)。氮化物-氧化物-氮化物结构174可以包括氮化钛层175、氧化锆层176以及氮化钛层177。
在一些实施方式中，半导体结构100包括第一金属结构180、第二位线152以及第二金属结构182。第一金属结构180设置于字线130上。第一金属结构180设置于第一位线150与第二位线152之间。第二金属结构182设置于第二位线152上。详细来说，粘着层181设置于第一金属结构180与字线130之间，并且另一粘着层183设置于第二金属结构182与第二位线152之间。换句话说，粘着层181与粘着层183分别接触字线130与第二位线152。粘着层181与粘着层183可分别粘着第一金属结构180与第二金属结构182。
在一些实施方式中，第一金属结构180的顶表面180t与第二金属结构182的顶表面182t位于相同的水平高度。在一些实施方式中，第一金属结构180的底表面180b低于第二金属结构182的底表面182b。
在一些实施方式中，第一金属结构180与第二金属结构182可以由相同的材料制成。举例来说，第一金属结构180与第二金属结构182可以由铜(Cu)制成。
在一些实施方式中，半导体结构100还包括第一金属接触件190与第二金属接触件192。第一金属接触件190设置于基板110上，第二金属接触件192设置于第一金属接触件190上。粘着层191设置于第一金属接触件190与金属层160之间，另一粘着层193设置于第二金属接触件192与第一金属接触件190之间。换句话说，粘着层191与粘着层193分别接触金属层160与第一金属接触件190。粘着层191与粘着层193可分别粘着第一金属接触件190与第二金属接触件192。
在一些实施方式中，第二金属接触件192具有顶部194与底部196，底部196连接于顶部194。顶部194的宽度大于底部196的宽度。在一些实施方式中，第二金属接触件192的底部196的宽度大于第一金属接触件190的宽度。
在一些实施方式中，第一金属接触件190的顶表面190t与漏极区120的顶表面120t位于相同的水平高度。详细来说，第一金属接触件190的顶表面190t、漏极区120的顶表面120t以及电容器170的顶表面170t位于相同的水平高度。
在一些实施方式中，第二金属接触件192的顶表面192t与第一金属结构180的顶表面180t位于相同的水平高度。详细来说，第二金属接触件192的顶表面192t、第一金属结构180的顶表面180t以及第二金属结构182的顶表面182t位于相同的水平高度。
在一些实施方式中，第一金属接触件190与第二金属接触件192可以由不同的材料制成。举例来说，第一金属接触件190可以由钨(W)制成，而第二金属接触件192可以由铜(Cu)制成。由于第一金属接触件190与第二金属接触件192由不同的材料制成，故可以减小半导体结构100的电阻。
在一些实施方式中，半导体结构100还包括第一介电结构200与第二介电结构210。第一介电结构200设置于基板110上，并且第一介电结构200围绕漏极区120。第二介电结构210设置于第一介电结构200，并且第二介电结构210围绕第一位线150。详细来说，第一介电结构200还围绕电容器170与第一金属接触件190。第二介电结构210还围绕字线130、栅极结构140、第二位线152、第一金属结构180、第二金属结构182以及第二金属接触件192。
在一些实施方式中，第一介电结构200与第二介电结构210可以由相同的材料制成。举例来说，第一介电结构200与第二介电结构210可以由氧化物制成。
在一些实施方式中，半导体结构100还包括第二隔离层202与第三隔离层204，第二隔离层202与第三隔离层204皆设置于第一隔离层162上，且第三隔离层204设置于第二隔离层202上。第一介电结构200与第二介电结构210被第二隔离层202分隔。第三隔离层204设置于第一金属结构180、第二金属结构182以及第二金属接触件192上。在一些实施方式中，第三隔离层204接触第一金属结构180、第二金属结构182以及第二金属接触件192。
在一些实施方式中，第一隔离层162、第二隔离层202以及第三隔离层204可以由相同的材料制成。举例来说，第一隔离层162、第二隔离层202以及第三隔离层204可以由氧化硅、氮化硅、氮氧化硅或其他适当的材料制成。
图2至图10是根据本发明的一实施方式在各阶段形成半导体结构的方法的剖面图。
参阅图2。电容器170形成于基板110上。详细来说，在基板110上依次形成金属层160、第一隔离层162、第一介电结构200以及第二隔离层202。而后，可以执行蚀刻工艺，以在金属层160、第一隔离层162、第一介电结构200以及第二隔离层202中形成开口，并且可以填充半导体材料172与氮化物-氧化物-氮化物结构174于前述的开口中，以形成电容器170。在一些实施方式中，半导体材料172的顶表面与氮化物-氧化物-氮化物结构174的顶表面位于相同的水平高度。
在一些实施方式中，第一介电结构200可由氧化物或其他适当的介电材料制成。在一些实施方式中，可通过化学气相沉积(CVD)、原子层沉积(ALD)或任何适当的方法来形成第一介电结构200。
在一些实施方式中，第一隔离层162与第二隔离层202可以由相同的材料制成。举例来说，第一隔离层162与第二隔离层202可以由氮化硅制成。在一些实施方式中，可通过化学气相沉积(CVD)、原子层沉积(ALD)或任何适当的方法来形成第一隔离层162与第二隔离层202。
参阅图3。在形成电容器170于基板110上之后，在电容器170中形成凹陷R1。详细来说，蚀刻半导体材料172以形成凹陷R1，使得半导体材料172的顶表面低于氮化物-氧化物-氮化物结构174的顶表面。
一并参阅图3与图4。在电容器170中形成凹陷R1之后，在凹陷R1中形成漏极区120。由于通过蚀刻电容器170的半导体材料172来形成凹陷R1，故漏极区120可自对准地(self-aligned)形成于凹陷R1中。漏极区120嵌设于电容器170中。在一些实施方式中，漏极区120可以由氧化铟锡(indium tin oxide；ITO)或其他适当的导电材料制成。
参阅图5。在漏极区120形成之后，在金属层160、第一隔离层162、第一介电结构200以及第二隔离层202中形成凹陷R2。详细来说，金属层160、第一隔离层162、第一介电结构200以及第二隔离层202被蚀刻，使得金属层160被暴露。
在形成凹陷R2之后，在凹陷R2的侧壁与底表面上形成粘着层191。粘着层191进一步覆盖第二隔离层202与漏极区120。在一些实施方式中，粘着层191的底表面与电容器170的底表面位于相同的水平高度。在一些实施方式中，粘着层191可以由氮化钛(TiN)制成。
一并参阅图5与图6。在形成粘着层191之后，在粘着层191上形成第一金属接触件190。在形成第一金属接触件190之后，执行平坦化操作，以移除粘着层191的一部分，前述的平坦化操作可例如是化学机械研磨(CMP)。如此一来，第一金属接触件190的顶表面190t与漏极区120的顶表面120t位于相同的水平高度。
在一些实施方式中，粘着层191接触金属层160与第一金属接触件190。粘着层191可以粘着第一金属接触件190。详细来说，粘着层191可以使第一金属接触件190在剩余的凹陷R2中具有改善的填充特性，因此导致在形成第一金属接触件190时，不会在其中留下未填充的空隙。
参阅图7。在形成第一金属接触件190之后，在漏极区120与第一金属接触件190上形成第二介电结构210。换句话说，第二介电结构210覆盖漏极区120、第一金属接触件190以及第二隔离层202。在一些实施方式中，第二介电结构210可以由氧化物或其他适当的介电材料制成。在一些实施方式中，可通过化学气相沉积(CVD)、原子层沉积(ALD)或任何适当的方法来形成第二介电结构210。
参阅图8。在形成第二介电结构210之后，在漏极区120上形成字线130。在形成字线130之后，在漏极区120上形成栅极结构140。栅极结构140电性连接到字线130。
在一些实施方式中，在形成字线130与栅极结构140之后，执行平坦化操作，以移除第二介电结构210的一部分，前述的平坦化操作可例如是化学机械研磨(CMP)操作。如此一来，栅极结构140与栅极介电层141被暴露。
在一些实施方式中，栅极结构140可以由铟镓锌氧化物(indium gallium zincoxide；IGZO)或其他适当的导电金属制成。举例来说，栅极结构140可以是IGZO膜，其有利于降低泄漏速率(rate of leakage)。在一些实施方式中，栅极介电层141可以由氧化硅或其他适当的介电材料制成。
参阅图9。在栅极结构140形成于漏极区120上之后，第一位线150形成于栅极结构140上，使得第一位线150可被视为源极区。详细来说，当形成第一位线150时，同时形成第二位线152。也就是说，形成第一位线150与形成第二位线152是通过同一沉积工艺来执行的。形成第一位线150与第二位线152的方法可以包括形成导电材料层，然后通过微影工艺图案化前述的导电材料层。
在一些实施方式中，第一位线150与形成第二位线152可以由铟锡氧化物(ITO)或其他适当的导电材料制成。在一些实施方式中，漏极区120、第一位线150以及第二位线152可以由相同的材料制成。
一并参阅图9与图10。在形成第一位线150与第二位线152之后，在图9的第二介电结构210上形成另一第二介电结构210。图10的第二介电结构210与图9的第二介电结构210可以是相同的。换句话说，图10的第二介电结构210与图9的第二介电结构210可以由相同的材料制成。为了清楚起见，图10的虚线用于说明第二介电结构210其内无交界面。
如图10所示，在第二介电结构210中形成开口O1、开口O2以及开口O3。详细来说，开口O1暴露字线130、开口O2暴露第二位线152，并且开口O3暴露第一金属接触件190。
在第二介电结构210中形成开口O1、开口O2以及开口O3之后，分别在开口O1、开口O2以及开口O3中形成第一金属结构180、第二金属结构182以及第二金属接触件192。详细来说，粘着层181形成于开口O1的侧壁与底表面上，而后第一金属结构180形成于粘着层181上。粘着层183形成于开口O2的侧壁与底表面上，而后第二金属结构182形成于粘着层183上。粘着层193形成于开口O3的侧壁与底表面上，而后第二金属接触件192形成于粘着层193上。如此一来，可以获得如图1所绘示的半导体结构100。
在一些实施方式中，形成第二金属接触件192以及形成第一金属结构180与第二金属结构182是通过使用一沉积工艺来执行的。在一些实施方式中，形成第一金属接触件190与形成第二金属接触件192是通过使用不同的沉积工艺来执行的，其可以在形成栅极结构140之后减少热预算(thermal budget)。
在一些实施方式中，粘着层181、粘着层183以及粘着层193可以由相同的材料制成，例如是钽(Ta)。在一些实施方式中，第一金属结构180、第二金属结构182以及第二金属接触件192可以由相同的材料制成，例如是铜(Cu)。
综上所述，半导体结构包括基板、漏极区、字线、栅极结构以及第一位线。栅极结构设置于漏极区上且栅极结构具有位于字线中的一部分，并且第一位线设置于栅极结构上，第一位线被视为源极区。通过使用上述的半导体结构，可实现半导体结构的低电阻。因此，半导体结构的效能可以被改善。
虽然本发明已经将实施方式详细地公开如上，然而其他的实施方式也是可能的，并非用以限定本发明。因此，前述的权利要求的精神及其范围不应限于本发明实施方式的说明。
本领域任何技术人员，在不脱离本发明的精神和范围内，当可作各种的改变或替换，因此所有的这些改变或替换都应涵盖于本发明的权利要求的保护范围之内。

Claims (20)

1.一种半导体结构，其特征在于，包含：
基板；
漏极区，设置于所述基板上；
字线，设置于所述漏极区上；
栅极结构，设置于所述漏极区上，并且所述栅极结构具有部分，所述部分位于所述字线中；以及
第一位线，设置于所述栅极结构正上方，所述第一位线视为源极区。
2.如权利要求1所述的半导体结构，其特征在于，还包含：
电容器，设置于所述基板上，其中所述漏极区嵌设于所述电容器中。
3.如权利要求2所述的半导体结构，其特征在于，还包含：
金属层，设置于所述电容器与所述基板之间。
4.如权利要求2所述的半导体结构，其特征在于，所述电容器的顶表面与所述漏极区的顶表面位于相同的水平高度。
5.如权利要求2所述的半导体结构，其特征在于，所述电容器包含半导体材料以及氮化物-氧化物-氮化物结构，所述氮化物-氧化物-氮化物结构围绕所述半导体材料。
6.如权利要求1所述的半导体结构，其特征在于，还包含：
第一金属结构，设置于所述字线上。
7.如权利要求6所述的半导体结构，其特征在于，还包含：
第二位线，其中所述第一金属结构位于所述第一位线与所述第二位线之间；以及
第二金属结构，设置于所述第二位线上。
8.如权利要求7所述的半导体结构，其特征在于，所述第一金属结构与所述第二金属结构由相同的材料制成。
9.如权利要求7所述的半导体结构，其特征在于，还包含：
第一金属接触件，设置于所述基板上；以及
第二金属接触件，设置于所述第一金属接触件上。
10.如权利要求9所述的半导体结构，其特征在于，所述第一金属接触件的顶表面与所述漏极区的顶表面位于相同的水平高度。
11.如权利要求9所述的半导体结构，其特征在于，所述第二金属接触件的顶表面、所述字线上的所述第一金属结构的顶表面以及所述字线上的所述第二金属结构的顶表面位于相同的水平高度。
12.如权利要求9所述的半导体结构，其特征在于，所述第一金属接触件与所述第二金属接触件由不同的材料制成。
13.如权利要求1所述的半导体结构，其特征在于，还包含：
第一介电结构，设置于所述基板上，且所述第一介电结构围绕所述漏极区；以及
第二介电结构，设置于所述第一介电结构上，且所述第二介电结构围绕所述第一位线。
14.如权利要求1所述的半导体结构，其特征在于，所述源极区与所述漏极区的长度方向垂直于所述栅极结构的长度方向。
15.一种形成半导体结构的方法，其特征在于，包含：
在基板上形成电容器；
在所述电容器中形成凹陷；
在所述凹陷中形成漏极区；
在所述漏极区上形成字线；
在所述漏极区上形成栅极结构，其中所述栅极结构电性连接所述字线；以及
在所述栅极结构正上方形成第一位线，使得所述第一位线视为源极区。
16.如权利要求15所述的形成半导体结构的方法，其特征在于，还包含：
当形成所述第一位线时，形成第二位线；以及
在所述字线及所述第二位线上分别形成第一金属结构及第二金属结构。
17.如权利要求16所述的形成半导体结构的方法，其特征在于，还包含：
在形成所述字线之前，在所述基板上形成第一金属接触件。
18.如权利要求17所述的形成半导体结构的方法，其特征在于，形成所述第一金属接触件，使得所述第一金属接触件的顶表面与所述漏极区的顶表面位于相同的水平高度。
19.如权利要求17所述的形成半导体结构的方法，其特征在于，还包含：
在形成所述第一位线与所述第二位线之后，在所述第一金属接触件上形成第二金属接触件。
20.如权利要求19所述的形成半导体结构的方法，其特征在于，形成所述第二金属接触件与形成所述第一金属结构及所述第一金属结构是通过使用沉积工艺来执行的。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230063231A (ko) * 2021-11-01 2023-05-09 삼성전자주식회사 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383863B1 (en) * 2001-09-27 2002-05-07 Taiwan Semiconductor Manufacturing Company Approach to integrate salicide gate for embedded DRAM devices
CN109427545A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN109755132A (zh) * 2017-11-07 2019-05-14 联华电子股份有限公司 半导体装置以及其制作方法
WO2019135731A1 (en) * 2018-01-02 2019-07-11 Intel Corporation Thin-film transistor with source/drain structure to reduce parasitic capacitance

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150348972A1 (en) * 2014-05-30 2015-12-03 International Business Machines Corporation Asymmetric stressor dram
US9209305B1 (en) 2014-06-06 2015-12-08 Stmicroelectronics, Inc. Backside source-drain contact for integrated circuit transistor devices and method of making same
JP6538598B2 (ja) 2016-03-16 2019-07-03 株式会社東芝 トランジスタ及び半導体記憶装置
US10157927B2 (en) 2017-01-12 2018-12-18 Globalfoundries Inc. Semiconductor memory devices having an undercut source/drain region
US11177266B2 (en) * 2019-08-26 2021-11-16 Micron Technology, Inc. Array of capacitors, an array of memory cells, a method of forming an array of capacitors, and a method of forming an array of memory cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383863B1 (en) * 2001-09-27 2002-05-07 Taiwan Semiconductor Manufacturing Company Approach to integrate salicide gate for embedded DRAM devices
CN109427545A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN109755132A (zh) * 2017-11-07 2019-05-14 联华电子股份有限公司 半导体装置以及其制作方法
WO2019135731A1 (en) * 2018-01-02 2019-07-11 Intel Corporation Thin-film transistor with source/drain structure to reduce parasitic capacitance

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