CN112751640B - 一种基于交流b码的千兆网ntp时间服务器 - Google Patents

一种基于交流b码的千兆网ntp时间服务器 Download PDF

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CN112751640B CN202011563064.4A CN202011563064A CN112751640B CN 112751640 B CN112751640 B CN 112751640B CN 202011563064 A CN202011563064 A CN 202011563064A CN 112751640 B CN112751640 B CN 112751640B
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Abstract

本发明涉及时间同步技术领域，尤其涉及一种基于交流B码的千兆网NTP时间服务器，解决了现有技术缺乏将交流B码用于NTP时间服务器中的时间同步的问题。NTP时间服务器包括：交流B码解码电路、microblaze软核处理器、DDR3控制器、千兆MACIP核及千兆PHY芯片；其中，所述DDR3控制器、所述交流B码解码电路、所述千兆MACIP核分别与所述microblaze软核处理器相连；所述千兆MACIP核外接所述千兆PHY芯片，所述千兆PHY芯片外接NTP数据传输接口；所述microblaze软核处理器将读取到的所述交流B码解码电路解码得到的直流DC码格式的时间信息转换为NTP格式的时间信息，并将转换后的NTP格式的时间信息填到NTP协议中，然后经由千兆MACIP核及PHY芯片输出NTP格式的时间信息至NTP数据传输接口。

Description

一种基于交流B码的千兆网NTP时间服务器
技术领域
本发明涉及时间同步技术领域，尤其涉及一种基于交流B码的千兆网NTP时间服务器。
背景技术
IRIG(Inter-RangeInstrumentationGroup)是美国靶场司令部委员会的下属机构靶场仪器组的简称。IRIG串行时间码共有六种格式，即A、B、D、E、G、H，其中，IRIG-B格式时间码(以下简称B码)以其时间信息含量丰富、易传输、易理解等特点，广泛应用于电力、通信、军事等领域。B码的时帧速率为1帧/s，包含100位信息，分别表示BCD时间信息和控制功能信息，同时，也可从串行时间码中提取出频率为1Hz、10Hz和100Hz的脉冲信号。IRIG-B格式时间码由两种接口形式：直流B码和交流B码。交流B码采用600Ω平衡接口，为1kHz标准调幅正弦波，正弦波的正交过零点与码元的上升沿对齐。交流B码正弦波的幅值大小与直流B码的高、低电平对应，调制比通常也设置为3∶1，调制方式如图1所示。
NTP协议的全称是网络时间协议，其目的是通过网络传递统一的、标准的时间，应用于时间服务器和客户端之间，实现客户端和服务器的时间同步，从而使网络内所有设备的时钟保持一致。服务器和客户端的概念是相对而言的，提供时间标准的设备称为时间服务器，接收时间同步的设备称为客户端。
由于NTP协议中用到的标准时间信息应为NTP格式的时间信息，因此，如果将现有的交流B码用于NTP时间服务器中的时间同步，是急需解决的问题。
发明内容
鉴于上述的分析，本发明实施例旨在提供一种基于交流B码的千兆网NTP时间服务器，用以解决现有技术缺乏将交流B码用于NTP时间服务器中的时间同步的问题。
本发明实施例提供了一种基于交流B码的千兆网NTP时间服务器，所述时间服务器包括：交流B码解码电路、microblaze软核处理器、DDR3控制器、千兆MACIP核及千兆PHY芯片；其中，
所述DDR3控制器、所述交流B码解码电路、所述千兆MACIP核分别与所述microblaze软核处理器相连；所述千兆MACIP核外接所述千兆PHY芯片，所述千兆PHY芯片外接NTP数据传输接口；
所述microblaze软核处理器将读取到的所述交流B码解码电路解码得到的直流DC码格式的时间信息转换为NTP格式的时间信息，并将转换后的NTP格式的时间信息填到NTP协议中，然后经由千兆MACIP核及PHY芯片输出NTP格式的时间信息至NTP数据传输接口。
在上述方案的基础上，本发明实施例还做出了如下改进：
进一步，所述microblaze核内嵌在FPGA上；
所述DDR3控制器用于为所述microblaze软核处理器提供内存空间。
进一步，所述交流B码解码电路包括：比较器、RC电路、D触发器、累加器、数字低通滤波器及解码器；其中，
所述比较器，正输入端用于接收基准电压，负输入端用于连接所述RC电路的分压端，输出端连接所述D触发器的输入端；
所述D触发器的输出端分别连接所述累加器的输入端和所述RC电路的反馈端；所述RC电路的输入端用于接收所述交流B码；
所述累加器的输出端连接所述数字低通滤波器的输入端，所述数字低通滤波器的输出端与所述解码器的输入端相连，所述解码器的输出端用于输出解码得到的时间信息。
进一步，所述比较器、D触发器、累加器、数字低通滤波器及解码器采用FPGA实现；所述比较器为所述FPGA器件中的LVDS缓冲器。
进一步，所述交流B码解码电路还包括电阻R1、R2；
电源经串联的R1、R2后接地，将所述电阻R1和R2之间的节点电压作为所述基准电压。
进一步，所述RC电路包括电阻R3、R4及电容C；
所述电阻R3的一端分别与所述电阻R4的一端、电容C的一端相连，所述电阻R3的所述一端为所述RC电路的分压端；所述电容C的另一端接地；
所述电阻R3的另一端为所述RC电路的输入端；
所述电阻R4的另一端为所述RC电路的反馈端。
进一步，根据公式(1)-(3)确定所述电阻R3、R4的取值：
Vin/Vcc＝R3/R4 (1)
τ＝(R3//R4)*C (2)
τ*Fclk∈[200，1000] (3)
其中，Vin表示所述交流B码的最大电压，Vcc表示工作电压，Fclk表示工作频率，R3//R4表示电阻R3和R4并联后的电阻；
根据公式(4)确定所述电阻R1、R2的取值：
Vin*R4/(R3+R4)＝Vcc*R2/(R1+R2) (4)。
进一步，所述解码器通过执行以下过程解析出时间信息：
所述解码器接收所述数字低通滤波器输出的数字采样值，并在每一采样触发脉冲的上升沿时刻读取当前时刻的所述数字采样值；
若连续读取到两个直流B码的“P”码，则将以所述两个直流B码的“P”码中的第二个直流B码的“P”码为起点、并等待992个所述采样触发脉冲的上升沿后的中间电压时刻作为准秒时刻；
并以所述准秒时刻为起点，获取当前秒中的码元值：
若连续读取到的8个采样最大值后又连续读取到的2个采样最小值，则解析为直流B码中的“P”码；
若连续读取到5个采样最大值后又连续读取到的5个采样最小值，则解码为直流B码中的“1”码；
若连续读取到2个采样最大值后连续读取到的8个采样最小值，则解码为直流B码中的“0”码。
进一步，所述采样触发脉冲是占空比为50％的1KHz的方波，所述采样触发脉冲信号与所述交流B码的关系为：每检测到交流B码的波峰，采样触发脉冲的值变为“1”；每检测到交流B码的波谷，采样触发脉冲的值变为“0”。
进一步，所述数字低通滤波器输出的数字采样值的采样最小值对应于所述交流B码的最小电压；
所述数字低通滤波器输出的数字采样值的采样最大值对应于所述交流B码的最大电压；
所述中间电压umid：
Figure BDA0002860929520000041
其中，umax表示交流B码的最大电压，umin表示交流B码的最小电压。
与现有技术相比，本发明至少可实现如下有益效果之一：
本发明提供的基于交流B码的千兆网NTP时间服务器，能够将交流B码解码电路输出的直流DC码格式的时间信息转换为NTP格式的时间信息，并将转换后的NTP格式的时间信息作为时间标准应用于时间服务器和客户端之间，通过在网络中传输统一的标准时间，实现客户端和服务器的时间同步，从而使网络内所有设备的时钟保持一致。需要说明的是，服务器和客户端的概念是相对而言的，提供时间标准的设备称为时间服务器，接收时间同步的设备称为客户端。
同时，本发明提供的交流B码解码电路，能够利用低成本的器件完成交流B码的解码，免去了现有技术中复杂的交流B码解码电路(比如，迟滞过零比较检测电路、高速AD模数转换电路等)的使用，电路复杂度较低，方案简单易行，具有较强的实用性。
本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
图1为交流B码的调制方式；
图2为本发明实施例1提供的基于交流B码的千兆网NTP时间服务器的结构示意图；
图3为本发明实施例2中的交流B码解码电路结构示意图；
图4为本发明实施例3中的交流B码解码方法流程图。
具体实施方式
下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
实施例1
本发明的实施例1，公开了一种基于交流B码的千兆网NTP时间服务器，结构示意图如图2所示，包括：交流B码解码电路、microblaze软核处理器、DDR3控制器、千兆MACIP核及千兆PHY芯片；其中，
所述DDR3控制器、所述交流B码解码电路、所述千兆MACIP核分别与所述microblaze软核处理器相连；所述千兆MACIP核外接所述千兆PHY芯片，所述千兆PHY芯片外接NTP数据传输接口。
优选地，microblaze核内嵌在FPGA上；DDR3控制器用于为所述microblaze软核处理器提供内存空间；
实施过程中，将交流B码信号发送至交流B码解码电路，经交流B码解码电路解码得到直流DC码格式的时间信息，将直流DC码格式的时间信息挂在microblaze的AXI总线上，以供microblaze读取直流DC码格式的时间信息；在microblaze软核上运行LWIP协议栈，将直流DC码格式的时间信息转换为NTP格式的时间信息、并将转换后的NTP格式的时间信息填到NTP协议中，然后经由千兆MACIP核及PHY芯片输出NTP格式的时间信息至NTP数据传输接口。
与现有技术相比，本实施例提供的基于交流B码的千兆网NTP时间服务器，能够将交流B码解码电路输出的直流DC码格式的时间信息转换为NTP格式的时间信息，并将转换后的NTP格式的时间信息作为时间标准应用于时间服务器和客户端之间，通过在网络中传输统一的标准时间，实现客户端和服务器的时间同步，从而使网络内所有设备的时钟保持一致。需要说明的是，服务器和客户端的概念是相对而言的，提供时间标准的设备称为时间服务器，接收时间同步的设备称为客户端。
实施例2
本发明的一个具体实施例，公开了基于交流B码的千兆网NTP时间服务器所用的交流B码解码电路，电路结构示意图如图3所示，所述电路包括：比较器、RC电路、D触发器、累加器、数字低通滤波器及解码器；其中，所述比较器，正输入端用于接收基准电压，负输入端用于连接所述RC电路的分压端，输出端连接所述D触发器的输入端；
所述D触发器的输出端分别连接所述累加器的输入端和所述RC电路的反馈端；所述RC电路的输入端用于接收所述交流B码；
所述累加器的输出端连接所述数字低通滤波器的输入端，所述数字低通滤波器的输出端与所述解码器的输入端相连，所述解码器的输出端用于输出所述交流B码的解码结果。
与现有技术相比，本实施例提供的交流B码解码电路，能够利用低成本的器件完成交流B码的解码，免去了现有技术中复杂的交流B码解码电路(比如，迟滞过零比较检测电路、高速AD模数转换电路等)的使用，电路复杂度较低，方案简单易行，具有较强的实用性。
优选地，为进一步降低交流B码解码电路的复杂度，所述比较器、D触发器、累加器、数字低通滤波器及解码器采用FPGA实现；优选地，可将LVDS缓冲器作为比较器使用；如此，只需在FPGA芯片的外部增加RC电路，即可完成相同的功能，且无需改变外部电路、也不需要替换相关器件，仅仅增大FPGA的工作频率就能提高交流B码的解码精度。
优选地，所述电路还包括电阻R1、R2；电源经串联的R1、R2后接地，将电阻R1和R2之间的节点电压作为所述基准电压。
在上述电路中，可将FPGA内部的LVDS缓冲器作为比较器使用，当正输入端的电压大于负输入端的电压时输出为1，反之输出为0。
D触发器对比较器的输出结果进行高速采样，其采样频率为工作频率Fclk，输出的采样序列为交流B码高频脉冲宽度调制信号。
所述RC电路包括电阻R3、R4及电容C；其中，所述电阻R3的一端分别与所述电阻R4的一端、电容C的一端相连，所述电阻R3的所述一端为所述RC电路的分压端；所述电容C的另一端接地；所述电阻R3的另一端为所述RC电路的输入端；所述电阻R4的另一端为所述RC电路的反馈端。
因此，D触发器的输出作为反馈经过由R3、R4、C组成的RC电路输入到比较器的负输入端，工作电压Vcc经过R1和R2分压后输入到比较器的正输入端；考虑到工作电压一般为3.3V，而交流B码的最大电压一般都大于比较器的输入电压范围(绝大多数FPGA的LVDS缓冲器输入电压最大2.5V)，因此，需要利用电阻R1和R2进行分压，以将比较器的输入电压控制在要求范围以内。D触发器的供电电压也为工作电压Vcc；因此，D触发器输出电压的最大值为工作电压Vcc、最小为0，即，反馈电压的摆幅为Vcc；设Vcc经过R1和R2分压后的电压为Vref；设交流B码输入电压的最大值为Vin、最小为0，即交流B码电压摆幅为Vin，因此，电阻R3、R4满足：
Vin/Vcc＝R3/R4 (1)
除上式外，R3和R4的选择还和交流B码的输入阻抗以及RC电路的时间常数有关；其中，交流B码的输入阻抗要求越大越好，其可表示为R3+R4//(ωC)-1，ω＝2πf，f表示交流B码的频率，取值为1KHz；R3和R4组成的RC电路的时间常数满足：
τ＝(R3//R4)*C (2)
τ*Fclk∈[200，1000] (3)
其中，Vin表示所述交流B码的最大电压，Vcc表示所述FPGA的工作电压，Fclk表示工作频率，R3//R4表示电阻R3和R4并联后的电阻。
优选地，根据公式(1)～(3)确定R3和R4之后，即可根据公式(4)确定所述电阻R1、R2的取值：
Vin*R4/(R3+R4)＝Vcc*R2/(R1+R2) (4)
本实施例中的累加器用于将D触发器输出的高频脉冲宽度调制信号从一位高频数据流转换为多位中频或低频数据流；数字低通滤波器用于对累加器的输出数据进行平滑滤波，并输出数字采样值；实际实施过程中，可以根据交流B码的解码精度要求来确定数字低通滤波器及累加器的输出位宽。
将数字低通滤波器输出的数字采样值及采样触发脉冲(空比为50％的1KHz的方波)发送至解码器，由解码器解码得到码元值及秒信号：
需要说明的是，数字低通滤波器输出的数字采样值类似于AD转换值：当数字采样值取采样最小值时，其对应于交流B码的最小电压；当数字采样值取采样最大值时，其对应于交流B码的最大电压。
根据交流B码的最大电压及最小电压，确定中间电压umid：
Figure BDA0002860929520000091
其中，umax表示交流B码的最大电压，umin表示交流B码的最小电压。
而采样触发脉冲是占空比为50％的1KHz的方波，该采样触发脉冲信号与交流B码存在以下关系：每检测到交流B码的波峰，采样触发脉冲的值变为“1”；每检测到交流B码的波谷，采样触发脉冲的值变为“0”；
需要说明的是，交流B码有三种状态：连续出现八个最大电压(对应数字采样值中的采样最大值)为状态1，对应直流B码的“P”码，连续出现五个最大电压为状态2，对应直流B码的“1”码，连续出现两个最大电压为状态3，对应直流B码的“0”码。同时，交流B码的整秒时刻发生在连续两个状态1的中间时刻，而要检测到两个连续状态1需要超过整秒时刻8个ms才能检测完，即，当检测到连续两个状态1时，整秒时刻已经发生8ms了。那么，以连续两个状态1中的第二个状态1为起点，等待992ms(对应992个所述采样触发脉冲)后(的中间电压时刻)再产生整秒时刻(即下一个整秒时刻)。在整秒时刻将上一秒存储在码元寄存器中码元值清0，再根据状态1、2、3存入当前秒的码元值，完成解码。
优选地，所述解码器通过执行以下过程解析出时间信息：
所述解码器接收所述所述数字低通滤波器输出的数字采样值，并在每一采样触发脉冲上升沿时刻读取当前时刻的所述数字采样值；
若连续读取到两个直流B码的“P”码，则将以所述两个直流B码的“P”码中的第二个直流B码的“P”码为起点、并等待992个所述采样触发脉冲的上升沿后的中间电压时刻作为准秒时刻；
并以所述准秒时刻为起点，获取当前秒中的码元值，具体地：
若连续读取到的8个采样最大值后又连续读取到的2个采样最小值，则解析为直流B码中的“P”码；
若连续读取到5个采样最大值后又连续读取到的5个采样最小值，则解码为直流B码中的“1”码；
若连续读取到2个采样最大值后连续读取到的8个采样最小值，则解码为直流B码中的“0”码。
需要说明的是，解析出的码元值中即包含了时间信息。简要说明如下：DC码为IRIG-B直流码，DC码的帧周期为1秒，由100个码元组成，每个码元10ms，码元宽度分为8ms、5ms和2ms三种，分别代表码元“P”、“1”、“O”。为了便于传输和提取B码中的信息，每10个码元中有一个位置识别标识，分别称为P1、P2、…、P9、PO，帧参考标志是由位置识别标志PO和相邻的基准码元Pr组成的，Pr的前沿即是每帧的准秒时刻，也就是从该准秒时刻起，按秒、分、时、天等时间信息进行编码，最终形成DC码。根据IRIG-B直流码协议，将IRIG-B直流码对应的每1ms视为lbit，有脉宽为高电平1、否则为低电平0，则IRIG-B直流码中三种码元“P”、“1”和“0”分别用二进制数据表示为1111111100、1111100000和1100000000，则一帧IRIG-B直流码为100码元即为1000bit的二进制码流。
实施例3
本发明实施例3，提供了一种交流B码解码方法，流程图如图4所示，所述方法包括：
步骤S1：将基准电压发送至比较器的正输入端、将交流B码经RC电路分压后发送至所述比较器的负输入端；
步骤S2：比较器比较所述正输入端和负输入端的电压大小，输出比较信号；
步骤S3：所述D触发器对所述比较信号进行高速采样，生成所述交流B码的高频脉冲宽度调制信号，并将所述高频脉冲宽度调制信号反馈至RC电路的反馈端；
步骤S4：累加器将所述高频脉冲宽度调制信号从一位高频数据流转换为多位中频或低频数据流；数字低通滤波器对所述累加器输出的数据流进行平滑滤波，输出数字采样值；
步骤S5：所述解码器基于所述数字采样值及采样触发脉冲，解码得到间信息。
本发明中的方法实施例的具体实施过程参见上述电路实施例即可，本实施例在此不再赘述。
由于本方法实施例与上述电路实施例原理相同，所以本方法也具有上述电路实施例相应的技术效果。
本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (9)

1.一种基于交流B码的千兆网NTP时间服务器，其特征在于，所述时间服务器包括：交流B码解码电路、microblaze软核处理器、DDR3控制器、千兆MAC IP核及千兆PHY芯片；其中，
所述DDR3控制器、所述交流B码解码电路、所述千兆MAC IP核分别与所述microblaze软核处理器相连；所述千兆MAC IP核外接所述千兆PHY芯片，所述千兆PHY芯片外接NTP数据传输接口；
所述microblaze软核处理器将读取到的所述交流B码解码电路解码得到的直流DC码格式的时间信息转换为NTP格式的时间信息，并将转换后的NTP格式的时间信息填到NTP协议中，然后经由千兆MAC IP核及PHY芯片输出NTP格式的时间信息至NTP数据传输接口；
所述交流B码解码电路包括：比较器、RC电路、D触发器、累加器、数字低通滤波器及解码器；其中，
所述比较器，正输入端用于接收基准电压，负输入端用于连接所述RC电路的分压端，输出端连接所述D触发器的输入端；
所述D触发器的输出端分别连接所述累加器的输入端和所述RC电路的反馈端；所述RC电路的输入端用于接收所述交流B码；
所述累加器的输出端连接所述数字低通滤波器的输入端，所述数字低通滤波器的输出端与所述解码器的输入端相连，所述解码器的输出端用于输出解码得到的时间信息。
2.根据权利要求1所述的基于交流B码的千兆网NTP时间服务器，其特征在于，
所述microblaze软核处理器内嵌在FPGA上；
所述DDR3控制器用于为所述microblaze软核处理器提供内存空间。
3.根据权利要求1所述的基于交流B码的千兆网NTP时间服务器，其特征在于，所述比较器、D触发器、累加器、数字低通滤波器及解码器采用FPGA实现；所述比较器为所述FPGA器件中的LVDS缓冲器。
4.根据权利要求1或3所述的基于交流B码的千兆网NTP时间服务器，所述交流B码解码电路还包括电阻R1、R2；
电源经串联的R1、R2后接地，将所述电阻R1和R2之间的节点电压作为所述基准电压。
5.根据权利要求4所述的基于交流B码的千兆网NTP时间服务器，其特征在于，所述RC电路包括电阻R3、R4及电容C；
所述电阻R3的一端分别与所述电阻R4的一端、电容C的一端相连，所述电阻R3的所述一端为所述RC电路的分压端；所述电容C的另一端接地；
所述电阻R3的另一端为所述RC电路的输入端；
所述电阻R4的另一端为所述RC电路的反馈端。
6.根据权利要求5所述的基于交流B码的千兆网NTP时间服务器，其特征在于，根据公式(1)-(3)确定所述电阻R3、R4的取值：
Vin/Vcc＝R3/R4 (1)
τ＝(R3//R4)*C (2)
τ*Fclk∈[200，1000] (3)
其中，Vin表示所述交流B码的最大电压，Vcc表示工作电压，Fclk表示工作频率，R3//R4表示电阻R3和R4并联后的电阻；
根据公式(4)确定所述电阻R1、R2的取值：
Vin*R4/(R3+R4)＝Vcc*R2/(R1+R2) (4)。
7.根据权利要求1所述的基于交流B码的千兆网NTP时间服务器，其特征在于，所述解码器通过执行以下过程解析出时间信息：
所述解码器接收所述数字低通滤波器输出的数字采样值，并在每一采样触发脉冲的上升沿时刻读取当前时刻的所述数字采样值；
若连续读取到两个直流B码的“P”码，则将以所述两个直流B码的“P”码中的第二个直流B码的“P”码为起点、并等待992个所述采样触发脉冲的上升沿后的中间电压时刻作为准秒时刻；
并以所述准秒时刻为起点，获取当前秒中的码元值：
若连续读取到的8个采样最大值后又连续读取到的2个采样最小值，则解析为直流B码中的“P”码；
若连续读取到5个采样最大值后又连续读取到的5个采样最小值，则解码为直流B码中的“1”码；
若连续读取到2个采样最大值后连续读取到的8个采样最小值，则解码为直流B码中的“0”码。
8.根据权利要求7所述的基于交流B码的千兆网NTP时间服务器，其特征在于，
所述采样触发脉冲是占空比为50％的1KHz的方波，所述采样触发脉冲信号与所述交流B码的关系为：每检测到交流B码的波峰，采样触发脉冲的值变为“1”；每检测到交流B码的波谷，采样触发脉冲的值变为“0”。
9.根据权利要求7所述的基于交流B码的千兆网NTP时间服务器，其特征在于，
所述数字低通滤波器输出的数字采样值的采样最小值对应于所述交流B码的最小电压；
所述数字低通滤波器输出的数字采样值的采样最大值对应于所述交流B码的最大电压；
所述中间电压umid：
Figure FDA0003799931240000031
其中，umax表示交流B码的最大电压，umin表示交流B码的最小电压。
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