CN112750776A - 用于制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括：在衬底上形成沉积型界面层；将所述沉积型界面层转化成氧化型界面层；在所述氧化型界面层上形成高k层；在所述高k层与所述氧化型界面层之间的界面上形成偶极界面；在所述高k层上形成导电层；以及使所述导电层、所述高k层、所述偶极界面和所述氧化型界面层进行图案化，以在所述衬底上形成栅极叠层。

Description

用于制造半导体器件的方法
相关申请的交叉引用
本申请要求2019年10月31日提交的第10-2019-0138050号韩国专利申请的优先权，所述韩国专利申请通过引用整体并入本文。
技术领域
本发明的各种实施例涉及一种用于制造半导体器件的方法，更特别地，涉及一种用于制造提供有高k电介质材料和金属电极的半导体器件的方法。
背景技术
随着半导体器件的集成度增加，通过晶体管的栅极电介质层的泄漏电流的量增加。为了应对泄漏电流量的增加，可以由高k电介质材料来形成栅极电介质层。
发明内容
本发明的实施例涉及一种用于制造能够改善栅极电介质层可靠性的半导体器件的方法。
根据本发明的一个实施例，一种用于制造半导体器件的方法包括：在衬底上形成沉积型界面层；将沉积型界面层转化成氧化型界面层；在氧化型界面层上形成高k层；在高k层和氧化型界面层之间的界面上形成偶极界面；在高k层上形成导电层；以及将导电层、高k层、偶极界面和氧化型界面层进行图案化以在衬底上形成栅极叠层。
根据本发明的另一实施例，一种用于制造半导体器件的方法包括：制备包括第一区和第二区的衬底；在第二区的衬底上形成沟道层；在沟道层和第一区的衬底上形成沉积型界面层；将沉积型界面层转化成氧化型界面层；在氧化型界面层上形成高k层；在第一区的高k层和氧化型界面层之间的界面上形成偶极界面；在高k层上形成导电层；将导电层、高k层、偶极界面和氧化型界面层进行图案化，以在第一区的衬底上形成第一栅极叠层；以及将导电层、高k层和氧化型界面层进行图案化，以在第二区的衬底上形成第二栅极叠层。
根据本发明的又一实施例，一种用于制造半导体器件的方法包括：制备包括第一NMOSFET区和第二NMOSFET区的衬底；在第一NMOSFET区的衬底上形成厚沉积型界面层；将厚沉积型界面层转化成厚氧化型界面层；在第二NMOSFET区的衬底上形成薄氧化型界面层；在厚氧化型界面层和薄氧化型界面层上形成高k层；在氧化型界面层和高k层之间的界面上形成偶极界面；在形成有偶极界面的高k层上形成栅极导电层；以及分别在第一NMOSFET区和第二NMOSFET区的衬底上执行栅极图案化处理以形成栅极叠层。
根据本发明的又一实施例，一种用于制造半导体器件的方法，包括：在衬底上形成硅锗沟道层；在硅锗沟道层上沉积氧化硅层；在氧化硅层上执行自由基氧化，以形成高品质氧化硅层；在高品质氧化硅层上形成高k层；在高k层上形成导电层；以及将导电层、高k层和高品质氧化硅层进行图案化，以在衬底上形成栅极叠层。
根据本发明的又一实施例，一种用于制造半导体器件的方法，包括：在衬底上沉积氧化硅层；在氧化硅层上进行自由基氧化，以形成高品质的氧化硅层；在高品质的氧化硅层上形成高k层；在高k层上形成氧化镧层；在高k层和高品质的氧化硅层之间形成镧扩散的界面。将氧化镧层从高k层的表面去除；在高k层的表面上形成导电层；以及将导电层、高k层和高品质的氧化硅层进行图案化，以在衬底上形成栅极叠层，其中高k层与导电层直接接触，而没有镧扩散的界面。
根据本发明的又一实施例，一种半导体器件包括N型晶体管和P型晶体管，其中N型晶体管包括：在半导体衬底上的第一高品质氧化硅层；在第一高品质氧化硅层上的第一高k层；在第一高k层上的第一栅极电极；在第一高k层与第一高品质氧化硅层之间的镧扩散的偶极界面，P型晶体管包括：在半导体衬底上的硅锗层；在硅锗层上的第二高品质氧化硅层；在第二高品质氧化硅层上的第二高k层；以及在第二高k层上的第二栅极电极，其中第二高k层与第二栅极电极直接接触，而没有偶极界面。
从以下的具体实施例结合以下附图，本发明的上述及其他特点和优点，对于本领域的技术人员来说将变得显而易见。
附图说明
图1是示出根据本发明的一个实施例的半导体器件的剖视图。
图2A至图2I是示出根据本发明的一个实施例的半导体器件的制造方法的剖视图。
图3是示出根据本发明的另一实施例的半导体器件的剖视图。
图4A至4K是示出根据本发明的另一实施例的半导体器件的制造方法的剖视图。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式予以实现，并且不应被解释为限于本文所述的实施例。相反，提供这些实施例是为了使本公开充分和完整，并将本发明的范围充分告知本领域的技术人员。在整个公开中，相同的附图标记指代本发明全文的各个图和实施例的相同部分。
以下，将参考附图详细描述本发明的各种实施例。
附图不一定是按比例绘制的，在某些情况下，为了清楚地说明实施例的特征，可能已经夸大了比例。当第一层被称为在第二层“上”或在衬底“上”时，不仅是指第一层直接形成在第二层或衬底上的情况，而且还指在第一层与第二层或衬底之间存在第三层的情况。
采用先栅极工艺的CMOSFET可以形成包括高k层和金属电极的栅极叠层。为了调制CMOSFET的阈值电压，NMOSFET可以形成氧化镧覆盖层，并且PMOSFET可以形成硅锗(SiGe)沟道层。
SiGe沟道层的锗(Ge)浓度可以为大约20at％至50at％，并且可能因过度氧化增加了厚栅极电介质层和薄栅极电介质层的厚度，或者在形成厚栅极电介质层和薄栅极电介质层的过程中形成了氧化锗(GeOx)。由此，栅极电介质层的可靠性可能会变差。
为了提高可靠性，可以在沉积SiGe沟道层之后原位沉积硅(Si)覆盖层，但Si覆盖层的沉积可能会使产量急剧降低。因此，近年来，可以通过省略Si覆盖层并沉积上沉积型氧化物作为厚栅极电介质层，来抑制由于过度氧化和形成氧化锗而导致的厚度增加。沉积型氧化物可指通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺沉积的氧化物。
但是，由于氧化物中杂质和缺陷的量太高而无法应付在氮氧化硅(SiON)和多晶硅的叠层中用作栅极电介质层的自由基氧化物，因此用作厚栅极电介质层的沉积型氧化物可能的可靠性可能会下降。另外，当应用氮氧化硅(SiON)和多晶硅的叠层时，由氮氧化硅(SiON)的直接隧穿引起的泄漏电流的量可能会增加。
另外，氧化镧覆盖层可能会通过后热处理而继续扩散到栅极电介质层中，从而形成陷阱，该陷阱可能会使栅极电介质层的可靠性变差。
根据本发明的以下内容，为了提高厚氧化物的可靠性，可以在沉积型氧化物的沉积工艺之后，通过进行后处理(例如自由基氧化)来去除沉积型氧化物内部的杂质和缺陷。
可以通过在高k层上形成氧化镧覆盖层，然后将诱导偶极物质(dipole-inducingspecies)扩散到高k层和界面层之间的界面中形成偶极界面，然后去除氧化镧覆盖层，来调制NMOSFET的阈值电压Vt。由此，可以防止形成陷阱，从而可以改善栅极电介质层的可靠性。
图1是示出根据本发明的实施例的半导体器件100的剖视图。
参考图1，半导体器件100可以包括第一晶体管T1和第二晶体管T2，它们分别形成在第一区R1和第二区R2中。第一和第二晶体管T1、T2可以由隔离层102隔离。在一个实施例中，第一晶体管T1可以包括n型晶体管，第二晶体管T2可以包括p型晶体管。例如，第一晶体管T1可以是NMOSFET，并且第二晶体管T2可以是PMOSFET。
第一晶体管T1可以包括形成在衬底101上的第一栅极叠层120N，以及形成在衬底101中位于第一栅极叠层120N两侧的第一源极区121N和第一漏极区122N。第一栅极叠层120N可以包括依次层叠的第一界面层104N、第一高k层105N、第一金属电极107N、第一低电阻率电极108N和第一硬掩模层109N。第一界面层104N可以形成在衬底101的最高表面上。第一界面层104N可以与衬底101的最高表面直接接触。第一栅极叠层120N还可以包括在第一界面层104N和第一高k层105N之间的偶极界面106。偶极界面106可以包括用于调制第一晶体管T1的阈值电压的诱导偶极物质。如将在后面描述的那样，可以通过使诱导偶极物质从包括该诱导偶极物质的电介质覆盖层中扩散，在第一界面层104N和第一高k层105N之间的界面上形成偶极界面106。诱导偶极物质可以包括镧系稀土金属。第一晶体管T1的阈值电压可以由偶极界面106调制。偶极界面106可以由镧系稀土金属制成或包括镧系稀土金属。在一个实施例中，偶极界面106可以由镧(La)制成或包括镧(La)。偶极界面106可以包括镧扩散的偶极界面。
第二晶体管T2可以包括形成在衬底101上的第二栅极叠层120P，以及形成在衬底101中位于第二栅极叠层120P两侧的第二源极区121P和第二漏极区122P。第二栅极叠层120P可以包括依次层叠的第二界面层104P、第二高k层105P、第二金属电极107P、第二低电阻率电极108P和第二硬掩模层109P。第二高k层105P可以与第二金属电极107P直接接触，而不存在偶极界面。第二高k层105P可以与第二界面层104P直接接触，而不存在偶极界面。第二晶体管T2还可以包括P沟道层103，P沟道层103可以形成在衬底101之上第二栅极叠层120P之下。P沟道层103可以形成在衬底101的最高表面上。P沟道层103可以与衬底101的最高表面直接接触。
P沟道层103可以是结晶的，并且可以包含大量的锗。P沟道层103可以由硅锗制成或包括硅锗。第二金属电极107P的功函数可以适合第二晶体管T2。
参考图1，第一栅极叠层120N可以包括第一界面层104N，第二栅极叠层120P可以包括第二界面层104P。
第一界面层104N和第二界面层104P可以由相同的材料制成。例如，第一界面层104N和第二界面层104P可以由氧化硅制成。第一界面层104N和第二界面层104P可以由沉积和后氧化联合处理所提供的氧化硅制成。例如，第一界面层104N和第二界面层104P中的每一个可以是氧化型氧化硅。氧化型氧化硅可以由通过沉积型氧化硅转化而来的氧化硅制成。例如，氧化型氧化硅可以是由沉积型氧化硅通过自由基氧化工艺转化得到的材料。该沉积型氧化硅可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺进行沉积。
由于沉积型氧化硅转化为氧化型氧化硅，因此第一界面层104N和第二界面层104P可以是高品质氧化硅(SiO2)，其不含杂质和缺陷或实质上不含杂质和缺陷。因此，高品质氧化硅(HQ SiO2)是指该氧化硅可以不含有杂质和缺陷。此外，虽然沉积型氧化硅可能在层内包含大量的杂质和缺陷，但随着沉积型氧化硅通过自由基氧化工艺转化为氧化型氧化硅，可以去除杂质和缺陷，从而产生不含杂质和缺陷或实质上不含杂质和缺陷的高品质氧化硅。
第一高k层105N和第二高k层105P可以包括具有高k常数的高k材料。适用于第一高k层105N和第二高k层105P的材料的介电常数可以大于氧化硅(SiO2)的介电常数(其大约为3.9)。此外，第一高k层105N和第二高k层105P的物理厚度可大于氧化硅(SiO2)，并且可以具有较低的等效氧化物厚度(EOT)值。第一高k层105N和第二高k层105P的介电常数可以大于第一界面层104N和第二界面层104P的介电常数。
第一高k层105N和第二高k层105P可以包括含金属的材料，例如金属氧化物、金属硅酸盐和金属硅酸盐氮化物。金属氧化物可以包括含有金属例如铪(Hf)、铝(Al)、镧(La)、锆(Zr)等的氧化物。金属氧化物可以由氧化铪、氧化铝、氧化镧、氧化锆或其组合制成或包括所述氧化物。例如，金属氧化物可以由HfO2、Al2O3、La2O3、ZrO2或其组合制成或包括所述氧化物或其组合。金属硅酸盐可以包括含金属例如铪(Hf)和锆(Zr)的硅酸盐。例如，金属硅酸盐可以由硅酸铪(HfSiO)、硅酸锆(ZrSiO)或其组合制成或包括所述金属硅酸盐或其组合。金属硅酸盐氮化物可以由氮化硅酸铪(HfSiON)、氮化硅酸锆(ZrSiON)或其组合制成或包括所述金属硅酸盐氮化物或其组合。
第一金属电极107N和第二金属电极107P可以由相同的材料制成。例如，第一金属电极107N和第二金属电极107P可以由金属氮化物制成或包括金属氮化物，例如氮化钛。
第一低电阻率电极108N和第二低电阻率电极108P可以由相同的材料制成。例如，第一低电阻率电极108N和第二低电阻率电极108P可以由钨基材料制成或包括钨基材料。
根据本发明的另一实施例，第一金属电极107N可以具有低功函数，而第二金属电极107P可以具有高功函数。在本文中，低功函数可以指低于硅的中间隙功函数的功函数，而高功函数可以指高于硅的中间隙功函数的功函数。
第一金属电极107N可以包括富钛的氮化钛。第二金属电极107P可以包括富氮的氮化钛。
富氮的氮化钛可以指含有比钛和氮的化学计量组成更多的氮的氮化钛。富氮的氮化钛(富N的TiN)是含有过量氮的氮化钛。根据钛和氮的组成比例，氮化钛(TiN)的有效功函数可能不同。例如，富氮的氮化钛(富N的TiN)可以具有适用于PMOSFET的P型有效功函数。富氮的氮化钛(富N的TiN)可以通过物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺形成。
富钛的氮化钛(富Ti的TiN)可以指具有比钛和氮的化学计量组成更多的钛的氮化钛。富钛的氮化钛(富Ti的TiN)可以是指含有过量钛的氮化钛。富钛的氮化钛(富Ti的TiN)可以具有适用于NMOSFET的N型有效功函数。富钛的氮化钛(富Ti的TiN)可以通过物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺形成。
第一低电阻率电极108N和第二低电阻率电极108P可以由低电阻率金属制成或包括低电阻率金属，例如钨。第一低电阻率电极108N和第二低电阻率电极108P可以降低第一栅极叠层120N和第二栅极叠层120P的电阻。
根据本发明的上述实施例，第一栅极叠层120N可以包括偶极界面106，其形成在第一金属电极107N和第一高k层105N之间的界面上。因此，可以调制第一晶体管T1的阈值电压。也就是说，可以由在偶极界面106中产生的偶极来调制第一晶体管T1的阈值电压。
由于P沟道层103形成于第二栅极叠层120P下方，因此，可以调制第二晶体管T2的阈值电压。换言之，由于P沟道层103包括大量的锗，因此可以减少能带隙，从而将阈值电压调制成适合P沟道晶体管的水平。
因此，本实施例可以在CMOSFET的集成过程中独立地调制NMOSFET和PMOSFET的阈值电压。
图1中的第一栅极叠层120N是NMOSFET的栅极叠层，并且第一栅极叠层120N可以是‘无La2O3覆盖层’的栅极叠层，其中省略了氧化镧覆盖层。
图2A至2I是示出根据本发明实施例的半导体器件的制造方法的剖视图。
参考图2A，制备了衬底11。衬底11可以包括在其中形成晶体管的多个区域。这些区域可以包括第一区R1和第二区R2。衬底11可以由半导体材料制成或包括半导体材料。衬底11可以包括半导体衬底。衬底11可以包括硅衬底、硅锗衬底或SOI衬底。
可以在衬底11中形成隔离层12。隔离层12可以通过浅沟隔离(STI)工艺形成。
第一区R1和第二区R2可以由隔离层12隔离。第一区R1可以是要形成NMOSFET的区域。第二区R2可以是要形成PMOSFET的区域。虽然未示出，但可通过典型的阱形成工艺在衬底11中形成阱。可以在第一区R1的衬底11中形成P型阱，并且可以在第二区R2的衬底11中形成N型阱。
随后，可以在第二区R2的衬底11上形成P沟道层13。P沟道层13可以形成在第二区R2的衬底11上。P沟道层13可以与第二区R2的衬底11的整个顶面直接接触。P沟道层13可以由结晶材料制成。P沟道层13可以由硅锗制成或包括硅锗。P沟道层13的硅锗层中的锗浓度可以为大约20at％至大约50at％。P沟道层13可以仅由硅锗形成。P沟道层13可以由结晶硅锗形成。在一个实施例中，P沟道层13可以由顶上有硅覆盖层的硅锗层形成。P沟道层13可以通过选择性外延生长(SEG)工艺形成。P沟道层13的厚度可以为大约
Figure BDA0002568710300000071
或更小。
参考图2B，沉积型界面层14A可以形成在衬底11上方。沉积型界面层14A可以形成在第一区R1的衬底11的表面上，并且在第二区R2的P沟道层13之上。沉积型界面层14A可以由氧化物或基于氧化物的材料制成或包括氧化物或基于氧化物的材料。例如，沉积型界面层14A可以由氧化硅制成或包括氧化硅。沉积型界面层14A可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。沉积型界面层14A可以形成为大约
Figure BDA0002568710300000072
或更大的厚度。沉积型界面层14A可以形成为大约
Figure BDA0002568710300000074
至
Figure BDA0002568710300000073
的厚度。
如上所示，沉积型界面层14A可以通过沉积工艺而而非热氧化工艺形成。换言之，沉积型界面层14A可以包括沉积型氧化物。通过热氧化过程形成的氧化物可简称为氧化型氧化物。
沉积型氧化物可以比热氧化物形成相对更厚的厚度，但该层中可能存在大量的杂质。另外，沉积型氧化物可以抑制P沟道层13的过度氧化。
沉积型界面层14A可以由氧化硅制成或包括氧化硅。氧化硅可以是沉积型氧化硅。例如，可以使用原子层沉积工艺(ALD)或化学气相沉积(CVD)工艺形成氧化硅。在一个实施例中，可以使用原子层沉积工艺(ALD)形成氧化硅。沉积型氧化硅可以使用硅源和氧化源进行沉积。硅源可以包括硅烷、二硅烷、二氯硅烷、二异丙基氨基硅烷(DIPAS)等，氧化源可以包括O2、O3等。可以以硅源注入、吹扫、氧化源注入和吹扫为单位周期进行若干次氧化硅的原子层沉积。
参考图2C，可以执行后处理15。后处理15可以包括自由基氧化工艺。自由基氧化工艺可被称为后氧化。可以使用氧自由基(O*)来执行自由基氧化工艺。自由基氧化工艺可以提高沉积型界面层14A的可靠性。例如，可以通过自由基氧化工艺从沉积型界面层14A中除去杂质。可以由氧自由基去除该杂质。因此，沉积型界面层14A可以转化为由附图标记14所示的氧化型界面层14。
由于氧化型界面层14不含杂质，因此其具有低缺陷的优良膜品质。当沉积型界面层14A为氧化硅时，可以通过自由基氧化工艺15形成高品质的氧化硅(HQ SiO2)。氧化型界面层14可以是高品质的氧化硅。
根据本发明的另一实施例，用于形成氧化型界面层14的后处理15可以包括干燥氧化。另外，根据本发明的另一实施例，在形成氧化型界面层14之后，还可以进行例如等离子体氮化和退火等工艺。
后处理15可以去除氧化型界面层14中的杂质和缺陷，从而提高可靠性。
参考图2D，可以在氧化型界面层14上方形成高k层16。高k层16可以形成在氧化型界面层14上。高k层16可以与氧化型界面层14直接接触。高k层16可以具有高介电常数(高k)。高k层16的介电常数可以大于氧化硅(SiO2)的介电常数(其大约为3.9)。另外，高k层16的物理厚度大于氧化硅(SiO2)，并且可以具有较低的等效氧化物厚度(EOT)值。高k层16的介电常数可以比氧化型界面层14更高。高k层16可以由金属氧化物、金属硅酸盐、金属硅酸盐氮化物等制成或包括上述材料。金属氧化物可以包括含金属例如铪(Hf)、铝(Al)、镧(La)、锆(Zr)等的氧化物。金属氧化物可以由氧化铪、氧化铝、氧化镧、氧化锆或其组合制成或包括所述氧化物或其组合。例如，金属氧化物可以由HfO2、Al2O3、La2O3、ZrO2或其组合制成或包括所述氧化物或其组合。金属硅酸盐可以包括含金属例如铪(Hf)和锆(Zr)的硅酸盐。例如，金属硅酸盐可以由硅酸铪(HfSiO)、硅酸锆(ZrSiO)或其组合制成或包括所述金属硅酸盐或其组合。金属硅酸盐氮化物可以由氮化铪硅酸盐(HfSiON)、氮化锆硅酸盐(ZrSiON)或其组合制成或包括所述金属硅酸盐氮化物或其组合。在本发明的该实施例中，高k层16可以包括HfSiO，其可以通过原子层沉积(ALD)工艺形成。
可以在高k层16上方形成电介质覆盖层17。电介质覆盖层17可以形成在高k层16上。电介质覆盖层17可以与高k层16直接接触。电介质覆盖层17可以包含诱导偶极物质。诱导偶极物质可以通过后续过程扩散到高k层16和氧化型界面层14之间的空间。电介质覆盖层17可以包括镧。电介质覆盖层17可以包括氧化镧(La2O3)。电介质覆盖层17可以通过原子层沉积(ALD)或物理气相沉积(PVD)形成。电介质覆盖层17可以是牺牲层，该牺牲层在后热处理之后被去除。
可以在第一区R1的电介质覆盖层17上方形成掩模图案18。掩模图案18可以形成在第一区R1中，并且第二区R2可以被掩模图案18暴露。掩模图案18可以是或包括光致抗蚀剂。电介质覆盖层17的一部分可以被掩模图案18暴露，例如，第二区R2的电介质覆盖层17可以被暴露。
参考图2E，可以通过使用掩模图案18去除电介质覆盖层17的一部分。例如，可以使用HCl去除电介质覆盖层17的一部分。如附图标记17B所示，电介质覆盖层17可以保留在第一区R1中，并且可以从第二区R2中完全去除。
然后可以去除掩模图案18。在去除掩模图案18之后，氧化型界面层14、高k层16和电介质覆盖层17B的叠层可以保留在第一区R1中。在第二区R2中，可以保留沟道层13、氧化型界面层14和高k层16的叠层。
参考图2F，可以进行后热处理19。后热处理19可以使诱导偶极物质从电介质覆盖层17B扩散。诱导偶极物质可以在第一区R1中扩散，并且可以定位于第一区R1的氧化型界面层14和高k层16之间。
后热处理19可以在高k层16和氧化型界面层14之间形成偶极界面20。
后热处理19可以包括等离子体氮化和退火。通过等离子体氮化和退火，可以将氮植入到高k层16中。例如，作为高k层16的HfSiO可以通过后热处理19重整为HfSiON。
如上所述，只要通过后热处理19形成偶极界面20，高k层16就可以被氮化处理。偶极界面20可以包括扩散的诱导偶极物质。偶极界面20可以包括镧。偶极界面20可以包括镧扩散的偶极界面。
此外，其余未扩散的电介质覆盖层17B的残余镧可能在后续过程中扩散，从而使晶体管的可靠性变差。
因此，如图2G所示，根据本发明的实施例，可以通过使用掩模图案M1将电介质覆盖层17B从第一区R1完全去除。掩模图案M1可以包括光致抗蚀剂图案，并且掩模图案M1可以覆盖第一区R1。因此，电介质覆盖层17B可以从第一区R1和第二区R2中全部去除。
包括氧化型界面层14、高k层16以及在氧化型界面层14和高k层16之间的偶极界面20的叠层可以保留在第一区R1的衬底11上。包括P沟道层13、氧化型界面层14和高k层16的叠层可以保留在第二区R2的衬底11上。
参考图2H，在去除掩模图案M1之后，可以在高k层16上形成栅极导电层。在栅极导电层中，可以依次形成含金属层21和低电阻率层22。含金属层21可以由金属和金属氮化物制成或包括金属和金属氮化物。在一个实施例中，含金属层21可以是氮化钛，并且低电阻率层22可以是或包括钨。
可以在低电阻率层22上方形成硬掩模层23。硬掩模层23可以形成在低电阻率层22上。硬掩模层23可以与低电阻率层22直接接触。硬掩模层23可以包括氮化硅。
参考图2I，可以执行栅极图案化工艺。硬掩模层23、低电阻率层22、含金属层21、高k层16、偶极界面20和氧化型界面层14可以通过使用栅极掩模(图中未示出)依次进行刻蚀。因此，可以在第一区R1的衬底11上形成第一栅极叠层NG，并且可以在第二区R2的衬底11上形成第二栅极叠层PG。
第一栅极叠层NG可以包括依次层叠的第一氧化型界面层14N、第一高k层16N、第一金属电极21N、第一低电阻率电极22N和第一硬掩模层23N。第一栅极叠层NG还可以包括在第一氧化型界面层14N和高k层16N之间的偶极界面20N。偶极界面20N可以包括诱导偶极物质。
第二栅极叠层PG可以包括依次层叠的第二氧化型界面层14P、第二高k层16P、第二金属电极21P、第二低电阻率电极22P和第二硬掩模层23P。第二栅极叠层PG可以不包括偶极界面20N。
第一氧化型界面层14N和第二氧化型界面层14P可以由相同的材料制成，并且也可以具有相同的厚度。第一高k层16N和第二高k层16P可以由相同的材料制成，并且也可以具有相同的厚度。第一金属电极21N和第二金属电极21P可以由相同的材料制成，并且也可以具有相同的厚度。
在栅极图案化工艺之后，可以执行本发明所属领域中已知的工艺。例如，可以执行形成源极区和漏极区的工艺。源极区和漏极区可以包括第一源极/漏极区24N/25N和第二源极/漏极区24P/25P。第一源极/漏极区24N/25N可以形成在第一区R1中。第一源极/漏极区24N/25N区域可以包括N型掺杂剂。第二源极/漏极区24P/25P可以形成在第二区R2中。第二源极/漏极区24P/25P可以包括P型掺杂剂。
如上所述，可以通过形成第一源极/漏极区24N/25N来形成第一晶体管。第一晶体管可以包括第一栅极叠层NG和第一源极/漏极区24N/25N。第一晶体管可以包括N沟道晶体管，包括NMOSFET。
可以通过形成第二源极/漏极区24P/25P来形成第二晶体管。第二晶体管可以包括第二栅极叠层PG和第二源极/漏极区24P/25P。第二晶体管可以包括P沟道晶体管，包括PMOSFET。
图3是示出根据本发明的另一实施例的半导体器件的剖视图。
参考图3，半导体器件200可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。第一至第四晶体管T1至T4可以由隔离层32隔开。
半导体器件200可以包括第一区R1、第二区R2、第三区R3和第四区R4。第一区R1、第二区R2、第三区R3和第四区R4中的每一个可以包括衬底31，并且第一区R1和第二区R2、第三区R3和第四区R4可以通过隔离层32彼此隔开。第一区R1可以是形成第一晶体管T1的区域，第二区R2可以是形成第二晶体管T2的区域。第三区R3可以是形成第三晶体管T3的区域，并且第四区R4可以是形成第四晶体管T4的区域。
第一晶体管T1可以包括：形成在衬底31上方的第一栅极叠层N1，以及形成在衬底31中位于第一栅极叠层N1两侧的第一源极区44N和第一漏极区45N。第一栅极叠层N1可以包括依次层叠的第一界面层34N、第一高k层37N、第一金属电极41N、第一低电阻率电极42N和第一硬掩模层43N。第一栅极叠层N1还可以包括在第一界面层34N和第一高k层37N之间的偶极界面40N。偶极界面40N可以包括用于调制第一晶体管T1的阈值电压的诱导偶极物质。第一晶体管T1的阈值电压可以由偶极界面40N来调制。偶极界面40N可以由镧系稀土金属制成或包括镧系稀土金属。
第二晶体管T2可以包括：形成在衬底31上方的第二栅极叠层P1，以及形成在衬底31中位于第二栅极叠层P1两侧的第二源极区44P和第二漏极区45P。第二栅极叠层P1可以包括依次层叠的第二界面层34P、第二高k层37P、第二金属电极41P、第二低电阻率电极42P和第二硬掩模层43P。第二晶体管T2还可以包括P沟道层33P，并且P沟道层33P可以在第二栅极叠层P1下方形成在衬底31上方。P沟道层33P可以形成在第二栅极叠层P1下方的衬底31上。P沟道层33P可以与衬底31和第二栅极叠层P1直接接触。P沟道层33P可以是结晶的，并且可以含有大量的锗。P沟道层33P可以由硅锗制成或包括硅锗。第二金属电极41P可以具有适合第二晶体管T2的功函数。
第三晶体管T3可以包括：形成在衬底31上方的第三栅极叠层N2，以及形成在衬底31中位于第三栅极叠层N2两侧的第三源极区44N2和第三漏极区45N2。第三栅极叠层N2可以包括第三界面层36N2、第三高k层37N2、第三金属电极41N2、第三低电阻率电极42N2和第三硬掩模层43N2，它们按所述顺序层叠。第三栅极叠层N2还可以包括在第三界面层36N2和第三高k层37N2之间的偶极界面40N2。偶极界面40N2可以包括用于调制第三晶体管T3的阈值电压的诱导偶极物质。第三晶体管T3的阈值电压可以由偶极界面40N2调制。偶极界面40N2可以由镧系稀土金属制成或包括镧系稀土金属。
第四晶体管T4可以包括：形成在衬底31上方的第四栅极叠层P2，以及形成在衬底31中位于第四栅极叠层P2两侧的第四源极区44P2和第四漏极区45P2。第四栅极叠层P2可以包括依次层叠的第四界面层36P2、第四高k层37P2、第四金属电极41P2、第四低电阻率电极42P2和第四硬掩模层43P2。第四晶体管T4还可以包括P沟道层33P2，并且P沟道层33P2可以形成在衬底31上方在第四栅极叠层P2下方。P沟道层33P2可以形成在衬底31之上第四栅极叠层P2之下。P沟道层33P2可以与衬底31和第四栅极叠层P2直接接触。P沟道层33P2可以是结晶的，并且可以含有大量的锗。P沟道层33P2可以由硅锗制成或包括硅锗。第四金属电极41P2可以具有适合第四晶体管T4的功函数。
P沟道层33P和33P2可以通过选择性外延生长(SEG)工艺形成。P沟道层33P和33P2的厚度可以为大约
Figure BDA0002568710300000111
或更小。P沟道层33P和33P2的锗浓度可以为大约20at％至大约50at％。P沟道层33P和33P2可以仅由硅锗形成。可以省略硅覆盖层。
参考图3，第一栅极叠层N1可以包括第一界面层34N，第二栅极叠层P1可以包括第二界面层34P。第三栅极叠层N2可以包括第三界面层36N2，第四栅极叠层P2可以包括第四界面层36P2。第一界面层34N和第二界面层34P可以比第三界面层36N2和第四界面层36P2厚。第一界面层34N和第二界面层34P可称为厚界面层，并且第三界面层36N2和第四界面层36P2可称为薄界面层。
第一界面层34N和第二界面层34P可以由相同的材料制成。第一界面层34N和第二界面层34P可以由氧化硅制成。第一界面层34N和第二界面层34P可以由通过沉积工艺和后氧化工艺联合处理所提供的氧化硅制成。例如，第一界面层34N和第二界面层34P可以是氧化型氧化硅。该氧化型氧化硅可以是通过自由基氧化工艺使沉积型氧化硅转化而得到的材料。也就是说，第一界面层34N和第二界面层34P可以是由沉积工艺和后氧化工艺联合处理所提供的转化型氧化硅。沉积型氧化硅可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺进行沉积。
由于沉积型氧化硅被转化为氧化型氧化硅，因此第一界面层34N和第二界面层34P可以包括高品质的SiO2。高品质的氧化硅(HQSiO2)可以不包含杂质。例如，沉积型氧化硅可能在层中含有大量的杂质，但随着沉积型氧化硅被自由基氧化工艺转化，杂质得以去除。
第三界面层36N2和第四界面层36P2可以由相同的材料制成。第三界面层36N2和第四界面层36P2可以由氧化硅制成。第三界面层36N2和第四界面层36P2可以由通过氧化过程提供的氧化硅制成。例如，第三界面层36N2和第四界面层36P2中的每一个可以是氧化型氧化硅。可以通过直接氧化衬底31的表面而形成第三界面层36N2。可以通过直接氧化P沟道层33P2的表面而形成第四界面层36P2。
如上所述，第一界面层34N和第二界面层34P可以是通过沉积工艺和后氧化工艺联合处理而得的转化型氧化硅，并且第三界面层36N2和第四界面层36P2可以是通过直接氧化工艺而得的氧化型氧化硅。转化型氧化硅可以比氧化型氧化硅厚。
第一至第四高k层37N、37P、37N2和37P2可以包括具有高k常数的高k材料。第一至第四高k层37N、37P、37N2和37P2的介电常数可以大于SiO2的介电常数(其大约为3.9)。此外，第一至第四高k层37N、37P、37N2和37P2的物理厚度明显大于SiO2，并且可以具有较低的等效氧化物厚度(EOT)值。第一至第四高k层37N、37P、37N2和37P2的介电常数可以大于第一至第四界面层34N、34P、36N2和36P2的介电常数。
第一至第四高k层37N、37P、37N2和37P2可以包括含金属的材料，例如金属氧化物、金属硅酸盐和金属硅酸盐氮化物。金属氧化物可以包括含有金属例如铪(Hf)、铝(Al)、镧(La)、锆(Zr)等的氧化物。金属氧化物可以由氧化铪、氧化铝、氧化镧、氧化锆或其组合制成或包括所述氧化物。例如，金属氧化物可以由HfO2、Al2O3、La2O3、ZrO2或其组合制成或包括所述金属氧化物或其组合。金属硅酸盐可以包括含有金属例如铪(Hf)和锆(Zr)的硅酸盐。例如，金属硅酸盐可以由硅酸铪(HfSiO)、硅酸锆(ZrSiO)或其组合制成或包括所述金属硅酸盐或其组合。金属硅酸盐氮化物可以由氮化铪硅酸盐(HfSiON)、氮化锆硅酸盐(ZrSiON)或其组合制成或包括所述金属硅酸盐氮化物或其组合。
第一至第四金属电极41N、41P、41N2和41P2可以由相同的材料制成。例如，第一至第四金属电极41N、41P、41N2和41P2可以包括氮化钛。
第一至第四低电阻率电极42N、42P、42N2和42P2可以由相同的材料制成。例如，第一至第四低电阻率电极42N、42P、42N2和42P2可以包括钨基材料。
根据本发明的另一实施例，第一金属电极41N和第三金属电极41N2可以具有低功函数，而第二和第四金属电极41P和41P2可以具有高功函数。在本文中，低功函数可以指比硅的中间隙功函数要低的功函数，而高功函数可以指比硅的中间隙功函数要高的功函数。第一金属电极41N和第三金属电极41N2可以包括含过量钛的富钛的氮化钛。第二和第四金属电极41P和41P2可以包括含有过量氮的富氮的氮化钛。
第一至第四低电阻率电极42N、42P、42N2和42P2可以由低电阻率金属制成或包括低电阻率金属，例如钨。第一至第四低电阻率电极42N、42P、42N2和42P2可以分别降低第一至第四栅极叠层N1、P1、N2和P2的电阻。
根据上述实施例，可以在第一界面层34N和第一高k层37N之间的界面上形成偶极界面40N。因此，可以调制第一晶体管T1的阈值电压。
在第三栅极叠层N2中，可以在第三界面层36N2和第三高k层37N2之间的界面上形成偶极界面40N2。因此，可以调制第三晶体管T3的阈值电压。
由于P沟道层33P形成在第二栅极叠层P1的下方，因此，可以调制第二晶体管T2的阈值电压。也就是说，由于P沟道层33P含有大量的锗，因此可以减小能带隙，从而可以将第二晶体管T2的阈值电压调制成适合第二晶体管T2的电平。
由于P沟道层33P2形成在第四栅极叠层P2的下方，因此，可以调制第四晶体管T4的阈值电压。也就是说，由于P沟道层33P2含有大量的锗，因此可以减小能带间隙，从而可以将第四晶体管T4的阈值电压调制成适合第四晶体管T4的电平。
第一栅极叠层N1和第三栅极叠层N2可以是NMOSFET的栅极叠层，并且它们可以不含La2O3覆盖层，即省略了氧化镧覆盖层。
第一晶体管T1和第三晶体管T3可以是N沟道晶体管，第二晶体管T2和第四晶体管T4可以是P沟道晶体管。
图4A至4K是示出根据本发明另一实施例的半导体器件的制造方法的剖视图。
参考图4A，可以制备衬底31。衬底31可以包括在其中形成晶体管的多个区域。这些区域可以包括第一至第四区R1至R4。衬底31可以由半导体材料制成或包括半导体材料。衬底31可以包括半导体衬底。衬底31可以包括硅衬底、硅锗衬底或绝缘体上硅(SOI)衬底。
隔离层32可以形成在衬底31中。可以通过浅沟槽隔离(STI)工艺形成隔离层32。
第一至第四区R1至R4可以通过隔离层32彼此隔离。第一区R1和第三区R3可以是要形成NMOSFET的区域。第一区R1可以是要形成具有厚栅极电介质层的NMOSFET的区域，而第三区R3可以是要形成具有薄栅极电介质层的NMOSFET的区域。第二区R2和第四区R4可以是要形成PMOSFET的区域。第二区R2可以是要形成具有厚栅极电介质层的PMOSFET的区域，而第四区R4可以是要形成具有薄栅极电介质层的PMOSFET的区域。虽然未示出，但可以通过典型的阱形成工艺在衬底31中形成阱。可以在第一区R1和第三区R3的衬底31中形成P型阱，并且可以在第二区R2和第四区R4的衬底31中形成N型阱。
随后，可以在第二区R2和第四区R4的衬底31上方选择性地形成P沟道层33。P沟道层33可以由硅锗制成或包括硅锗。P沟道层33可以是结晶的。P沟道层33可以通过选择性外延生长(SEG)工艺形成。P沟道层33的厚度可以为
Figure BDA0002568710300000141
或更小。P沟道层33的锗浓度可以为大约20at％至大约50at％。P沟道层33可以仅由硅锗形成。可以省略硅覆盖层。
随后，可以形成沉积型界面层34A。沉积型界面层34A可以形成在第一区R1和第三区R3中的衬底31的表面上。沉积型界面层34A可以形成在第二区R2和第四区R4的P沟道层33上。沉积型界面层34A可以由氧化物或基于氧化物的材料制成或包括氧化物或基于氧化物的材料。沉积型界面层34A可以由氧化硅制成或包括氧化硅。沉积型界面层34A可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成。沉积型界面层34A可以形成为大约
Figure BDA0002568710300000143
或更大的厚度。沉积型界面层34A可以形成为大约
Figure BDA0002568710300000144
至大约
Figure BDA0002568710300000142
的厚度。
如上所述，沉积型界面层34A可以通过沉积工艺而非热氧化工艺形成。也就是说，沉积型界面层34A可以包括沉积型氧化物。由热氧化工艺形成的氧化物可以简单地称为氧化型氧化物。
沉积型氧化物可以形成比热氧化物相对更厚的厚度，但会包括大量的杂质。另外，该沉积型氧化物可以抑制P沟道层33的过度氧化。
沉积型界面层34A可以由氧化硅制成或包括氧化硅。该氧化硅可以是沉积型氧化硅。例如，可以使用化学气相沉积(CVD)或原子层沉积(ALD)形成该氧化硅。
参考图4B，可以执行后处理35。后处理35可以包括自由基氧化工艺。自由基氧化工艺可以称为后氧化过程。可以使用氧自由基(O*)来执行自由基氧化工艺。自由基氧化工艺可以提高沉积型界面层34A的可靠性。例如，可以通过自由基氧化工艺从沉积型界面层34A中去除杂质。可以由氧自由基去除杂质。因此，沉积型界面层34A可以转化为如附图标记34所示的氧化型界面层34。在下文中，将氧化型界面层34简单地称为转化型界面层34。
由于转化型界面层34不含杂质，因此其可以具有优良的膜品质和低缺陷。当沉积型界面层34A为氧化硅时，可以通过自由基氧化工艺35形成高品质的氧化硅(HQ SiO2)。转化型界面层34可以是高品质的氧化硅。
根据本发明的另一实施例，用于形成转化型界面层34的后处理35可以包括干燥氧化过程。根据本发明的另一实施例，在形成转化型界面层34之后，可以执行等离子体氮化工艺和退火工艺。
后处理35可以从转化型界面层34中去除杂质和缺陷，从而提高可靠性。
参考图4C，可以通过使用掩模图案M2从第三区R3和第四区R4中去除转化型界面层34。掩模图案M2可以包括光致抗蚀剂图案，并且掩模图案M2可以覆盖第一区R1和第二区R2。
当从第三区R3、第四区R4中去除转化型界面层34时，第三区R3的衬底31的表面和第四区R4的P沟道层33的表面可以暴露出来。转化型界面层34可以保留在第一区R1和第二区R2中。
参考图4D，在去除掩模图案M2之后，可以形成氧化型界面层36。可以通过直接氧化第三区R3中的衬底31的暴露表面和第四区R4中的P沟道层33的暴露表面而形成氧化型界面层36。可以通过在氧气气氛中进行热氧化过程来形成氧化型界面层36。氧化型界面层36可以比转化型界面层34薄。氧化型界面层36的厚度可以为大约
Figure BDA0002568710300000151
或更小。转化型界面层34可称为'厚氧化型界面层'，而氧化型界面层36可称为'薄氧化型界面层'。术语'厚氧化型界面层'和'薄氧化型界面层'在本文中用作相对性术语，用于比较转化型界面层34和氧化型界面层36的厚度。因此，相对于转化型界面层34而言，氧化型界面层36是'薄氧化型界面层'。
如上所述，转化型界面层34可以形成在第一区R1和第二区R2中，而氧化型界面层36可以形成在第三区R3和第四区R4中。由于制备各个层的材料所致，因此氧化型界面层36不会形成在转化型界面层34或隔离层32上。
参考图4E，可以在转化型界面层34和氧化型界面层36上形成高k层37。高k层37可以形成在转化型界面层34和氧化型界面层36上。高k层37可以与转化型界面层34和氧化型界面层36直接接触。高k层37可以具有高介电常数(高k)，即，其介电常数大于氧化硅(SiO2)的介电常数(其大约为3.9)。另外，高k层37的物理厚度大于氧化硅(SiO2)，并且可以具有较低的等效氧化物厚度(EOT)值。高k层37的介电常数可以比氧化型界面层36更高。高k层37可以由金属氧化物、金属硅酸盐、金属硅酸盐氮化物等制成或包括所述材料。金属氧化物可以包括含有金属例如铪(Hf)、铝(Al)、镧(La)、锆(Zr)等的氧化物。金属氧化物可以由氧化铪、氧化铝、氧化镧、氧化锆或其组合制成或包括所述氧化物或其组合。例如，金属氧化物可以由HfO2、Al2O3、La2O3、ZrO2或其组合制成或包括所述金属氧化物或其组合。金属硅酸盐可以包括含金属例如铪(Hf)和锆(Zr)的硅酸盐。例如，金属硅酸盐可以由硅酸铪(HfSiO)、硅酸锆(ZrSiO)或其组合制成或包括所述金属硅酸盐或其组合。金属硅酸盐氮化物可以由氮化铪硅酸盐(HfSiON)、氮化锆硅酸盐(ZrSiON)或其组合制成或包括所述金属硅酸盐氮化物或其组合。根据本发明的该实施例，高k层37可以包括HfSiO，其可以通过原子层沉积(ALD)工艺形成。
可以在高k层37上方形成电介质覆盖层38。电介质覆盖层38可以形成在高k层37上。电介质覆盖层38可以与高k层37直接接触。电介质覆盖层38可以包含诱导偶极物质。诱导偶极物质可以在随后的过程中扩散进入在高k层37和转化型界面层34之间的界面中。诱导偶极物质可以在后续工艺中扩散进入在高k层37和氧化型界面层36之间的界面中。电介质覆盖层38可以包括镧。电介质覆盖层38可以包括氧化镧(La2O3)。可以通过原子层沉积(ALD)工艺或物理气相沉积(PVD)工艺形成电介质覆盖层38。
随后，可以形成掩模图案39。掩模图案39可以包括光致抗蚀剂。可以仅在第一区R1和第三区R3中形成掩模图案39。第二区R2和第四区R4可以被掩模图案39暴露。掩模图案39可以暴露第二区R2和第四区R4的电介质覆盖层38。掩模图案39可以形成在第一区R1和第三区R3的电介质覆盖层38上。掩模图案39可以与第一区R1和第三区R3的电介质覆盖层38直接接触。
参考图4F，可以通过使用掩模图案39去除电介质覆盖层38的一部分。可以去除第二区R2和第四区R4中的电介质覆盖层38。例如，可以通过使用HCl去除电介质覆盖层38。电介质覆盖层38可以保留在第一区R1和第三区R3中，而电介质覆盖层38可以从第二区R2和第四区R4中完全去除。
然后可以去除掩模图案39。在去除掩模图案39之后，转化型界面层34、高k层37和电介质覆盖层38的叠层可以保留在第一区R1中。在去除掩模图案39之后，氧化型界面层36、高k层37和电介质覆盖层38的叠层可以保留在第三区R3中。在第二区R2中，P沟道层33、转化型界面层34和高k层37的叠层可以保留。在第四区R4中，P沟道层33、氧化型界面层36和高k层37的叠层可以保留。
参考图4G，可以进行后热处理39。后热处理39可以使诱导偶极物质从电介质覆盖层38进行扩散。诱导偶极物质可以在第一区R1和第三区R3中扩散。诱导偶极物质可以定位在第一区R1中高k层37和转化型界面层34之间的界面上。因此，可以通过后热处理39，在第一区R1中高k层37和转化型界面层34之间的界面上形成偶极界面40。诱导偶极物质可以定位在第三区R3中高k层37和氧化型界面层36之间的界面上。因此，通过后热处理39，可以在第三区R3中高k层37和氧化型界面层36之间的界面上形成偶极界面40。偶极界面40可以包括扩散的诱导偶极物质。偶极界面40可以包括镧。偶极界面40可以包括镧扩散的偶极界面。
后热处理39可以包括等离子体氮化工艺和退火工艺。氮可以通过等离子体氮化工艺和退火工艺植入到高k层37中。例如，作为高k层16的HfSiO可以通过后热处理19重整为HfSiON。
如上所述，只要通过后热处理39形成偶极界面40，就可以将高k层37进行氮化处理。
此外，其余未扩散的电介质覆盖层38的残余镧可能会在后续过程中扩散，从而使晶体管的可靠性受损。
根据本发明的一个实施例，如图4H所示，可以从第一区R1和第三区R3中去除电介质覆盖层38。可以从第一至第四区R1至R4的所有区域中去除电介质覆盖层38。
转化型界面层34和高k层37的叠层可以保留在第一区R1的衬底31上，并且偶极界面40可以形成在转化型界面层34和高k层37之间的界面上。P沟道层33、转化型界面层34和高k层37的叠层可以保留在第二区R2的衬底31上。氧化型界面层36和高k层37的叠层可以保留在第三区R3的衬底31上，并且偶极界面40可以形成在氧化型界面层36和高k层37之间的界面上。P沟道层33、氧化型界面层36和高k层37的叠层可以保留在第四区R4的衬底31上。
参考图4I，栅极导电层可以形成在每个区的高k层37上。栅极导电层可以形成在每个区的高k层37上，并且可以直接接触每个区的高k层37。在栅极导电层中，可以依次形成含金属层41和低电阻率层42。含金属层41可以由金属和金属氮化物制成或包括金属和金属氮化物。含金属层41可以是氮化钛，并且低电阻率层42可以包括钨。
可以在低电阻率层42上形成硬掩模层43。硬掩模层43可以形成在低电阻率层42上。硬掩模层43可以直接接触低电阻率层42。硬掩模层43可以由氮化硅制成或包括氮化硅。
参考图4J，可以执行栅极图案化工艺。通过使用栅极掩模(其未示出)，可以在区R1至R4中形成栅极叠层N1、P1、N2和P2。
可以在第一区R1中形成第一栅极叠层N1，并且可以在第二区R2中形成第二栅极叠层P1。可以在第三区R3中形成第三栅极叠层N2，并且可以在第四区R4中形成第四栅极叠层P2。
可以通过依次刻蚀第一区R1中的硬掩模层43、低电阻率层42、含金属层41、高k层37、偶极界面40和转化型界面层34来形成第一栅极叠层N1。第一栅极叠层N1可以包括依次层叠的第一转化型界面层34N、第一高k层37N、第一金属电极41N、第一低电阻率电极42N和第一硬掩模层43N。第一栅极叠层N1还可以包括在第一转化型界面层34N和第一高k层37N之间的偶极界面40N。偶极界面40N可以包括诱导偶极物质。
可以通过依次刻蚀在第二区R2中的硬掩模层43、低电阻率层42、含金属层41、高k层37和转化型界面层34以及P沟道层33来形成第二栅极叠层P1。第二栅极叠层P1可以包括P沟道层33P、第二转化型界面层34P、第二高k层37P、第二金属电极41P和第二低电阻率电极42P，以及第二硬掩模层43P。
可以通过依次刻蚀在第三区R3中的硬掩模层43、低电阻率层42、含金属层41、高k层37、偶极界面40和氧化型界面层36来形成第三栅极叠层N2。第三栅极叠层N2可以包括依次层叠的第一氧化型界面层36N2、第三高k层37N2、第三金属电极41N2、第三低电阻率电极42N2和第三硬掩模层43N2。第三栅极叠层N2还可以包括在第一氧化型界面层36N2和第三高k层37N2之间的偶极界面40N2。偶极界面40N2可以包括诱导偶极物质。
可以通过依次刻蚀在第四区R4中的硬掩模层43、低电阻率层42、含金属层41、高k层37、氧化型界面36和P沟道层33来形成第四栅极叠层P2。第四栅极叠层P2可以包括依次层叠的第二氧化型界面层36P2、第四高k层37P2、第四金属电极41P2、第四低电阻率电极42P2和第四硬掩模层43P2。
如上所述，第一栅极叠层N1和第三栅极叠层N2可以分别包括偶极界面40N和40N2，第二栅极叠层P1和第四栅极叠层P2可以不包括偶极界面40N和40N2。
第一栅极叠层N1和第二栅极叠层P1可以分别包括第一转化型界面层34N和第二转化型界面层34P。第三栅极叠层N2和第四栅极叠层P2可以分别包括第一氧化型界面层36N2和第二氧化型界面层36P2。
第一转化型界面层34N和第二转化型界面层34P可以由相同的材料制成，并且可以具有相同的厚度。第一氧化型界面层36N2和第二氧化型界面层36P2可以由相同的材料制成，并且可以具有相同的厚度。第一转化型界面层34N和第二转化型界面层34P可以比第一氧化型界面层36N2和第二氧化型界面层36P2厚。第一转化型界面层34N和第二转化型界面层34P可以具有第一厚度。第一氧化型界面层36N2和第二氧化型界面层36P2可以具有第二厚度，且第一厚度可以大于第二厚度。第一转化型界面层34N和第二转化型界面层34P可以由不同于第一氧化型界面层36N2和第二氧化型界面层36P2的材料形成。第一转化型界面层34N和第二转化型界面层34P可以具有比第一氧化型界面层36N2和第二氧化型界面层36P2更高的品质。所谓更高的品质是指具有较少的杂质或缺陷。
第一至第四高k层37N、37P、37N2和37P2可以由相同的材料制成，并且可以具有相同的厚度。第一至第四金属电极41N、41P、41N2和41P2可以由相同的材料制成，并且可以具有相同的厚度。第一至第四低电阻率电极42N、42P、42N2和42P2可以由相同的材料制成，并且可以具有相同的厚度。第一至第四硬掩模层43N、43P、43N2和43P2可以由相同的材料制成，并且可以具有相同的厚度。
在栅极图案化工艺之后，可以执行本发明所属领域中已知的工艺。例如，可以执行形成源极/漏极区等的工艺。可以在第一区R1中形成第一源极/漏极区44N/45N，并且可以在第二区R2中形成第二源极/漏极区44P/45P。可以在第三区R3中形成第三源极/漏极区44N2/45N2，并且可以在第四区R4中形成第四源极/漏极区44P2/45P2。
在一个实施例中，第一源极/漏极44N/45N和第三源极/漏极区44N2/45N2可以包括N型掺杂剂，并且第二源极/漏极区44P/45P和第四源极/漏极区44P2/45P2可以包括P型掺杂剂。
根据本发明的一个实施例，用于制造半导体器件的方法可以包括制备包括第一区R1和第二区R2的衬底31。R1和R2区可以由隔离层32限定。然后，可以在第二区R2的衬底31上形成沟道层33。沟道层33可以与第二区R2的衬底31的最高表面直接接触。该方法还可以包括在沟道层33和第一区R1的衬底31上形成沉积型界面层34A。沉积型界面层34A可以形成在沟道层33和第一区R1的衬底31上，并且可以与沟道层33和第一区R1的衬底31直接接触。该方法还可以包括将沉积型界面层34A转化为氧化型界面层34，并在氧化型界面层34上形成高k层37。可以在第一区R1的高k层37与氧化型界面层34之间的界面上形成偶极界面40。该方法还可以包括在高k层37上形成导电层41/42。该方法还可以包括将导电层、高k层、偶极界面和氧化型界面层进行图案化，以便在第一区R1的衬底31上形成第一栅极叠层N1，并将导电层、高k层和氧化型界面层进行图案化，以便在第二区R2的衬底31上形成第二栅极叠层P1。
根据本发明的一个实施例，半导体器件的制造方法可以包括：制备包括第一和第二晶体管区域(对应于R1、R3)的衬底31，在第一晶体管区域(R1)的衬底31上形成厚沉积型界面层34A，并将厚沉积型界面层34A转化为厚氧化型界面层34。该方法还可以包括在第二晶体管区域(R3)的衬底31上形成薄氧化型界面层36，并在厚氧化型界面层34和薄氧化型界面层36上形成高k层37。可以在第一晶体管区域R1的高k层37和厚氧化型界面层34之间的界面上形成第一偶极界面40。该方法还可以包括在高k层37上形成栅极导电层41和42。
虽然本发明的上述实施例描述了一种制造CMOSFET的方法，但本发明的构思和精神并不限于仅制造CMOSFET，而是可以应用于形成N沟道晶体管和P沟道晶体管的各种半导体器件。例如，本发明的技术可应用于存储器件，如DRAM、FeRAM、3D NAND、PCRAM、STT-RAM等。本发明的技术还可应用于需要高速运行CMOS图像传感器(CIS)的外围电路中的CMOSFET。
根据本发明的一个实施例，通过将沉积界面层转化为氧化界面层从而显著地减少栅极电介质层的杂质和缺陷，得以形成高品质的界面层，由此可以提高了栅极电介质层的可靠性。
另外，通过在形成偶极界面后去除电介质覆盖层，可以提高晶体管的可靠性。
虽然已经就具体的实施例描述了本发明，但对于本领域技术人员来说显而易见的是，在不背离所附权利要求限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (23)

1.一种制造半导体器件的方法，包括：
在衬底上形成沉积型界面层；
将所述沉积型界面层转化成氧化型界面层；
在所述氧化型界面层上形成高k层；
在所述高k层与所述氧化型界面层之间的界面上形成偶极界面；
在所述高k层上形成导电层；以及
将所述导电层、所述高k层、所述偶极界面和所述氧化型界面层图案化，以在所述衬底上形成栅极叠层。
2.根据权利要求1所述的方法，其中，通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺来执行在所述衬底上形成所述沉积型界面层。
3.根据权利要求1所述的方法，其中，所述沉积型界面层包括沉积型氧化硅。
4.根据权利要求1所述的方法，其中，将所述沉积型界面层转化为所述氧化型界面层包括：
使所述沉积型界面层暴露于自由基氧化工艺。
5.根据权利要求1所述的方法，其中，所述氧化型界面层包括氧化型氧化硅。
6.根据权利要求1所述的方法，其中，所述偶极界面包括诱导偶极物质。
7.根据权利要求6所述的方法，其中，所述诱导偶极物质包括镧。
8.根据权利要求1所述的方法，其中，在所述高k层与所述氧化型界面层之间的界面上形成所述偶极界面包括：
在所述高k层上形成含有诱导偶极物质的牺牲层；
使所述牺牲层暴露于后热处理，以使所述诱导偶极物质扩散进入位于所述氧化型界面层与所述高k层之间的界面中；以及
去除所述牺牲层。
9.根据权利要求8所述的方法，其中，所述牺牲层包括氧化镧。
10.根据权利要求1所述的方法，其中，所述栅极叠层包括NMOSFET的栅极叠层。
11.一种用于制造半导体器件的方法，包括：
制备包括第一区和第二区的衬底；
在所述第二区的衬底上形成沟道层；
在所述沟道层和所述第一区的衬底上形成沉积型界面层；
将所述沉积型界面层转化成氧化型界面层；
在所述氧化型界面层上形成高k层；
在所述第一区中的所述高k层与所述氧化型界面层之间的界面上形成偶极界面；
在所述高k层上形成导电层；
将所述导电层、所述高k层、所述偶极界面和所述氧化型界面层图案化，以在所述第一区的衬底上形成第一栅极叠层；以及
将所述导电层、所述高k层和所述氧化型界面层图案化，以在所述第二区的衬底上形成第二栅极叠层。
12.根据权利要求11所述的方法，其中，所述沉积型界面层包括沉积型氧化硅。
13.根据权利要求11所述的方法，其中，通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺来执行在所述沟道层和所述第一区的衬底上形成所述沉积型界面层。
14.根据权利要求11所述的方法，其中，将所述沉积型界面层转化为所述氧化型界面层包括：
使所述沉积型界面层暴露于自由基氧化工艺。
15.根据权利要求11所述的方法，其中，在所述第一区中的所述高k层与所述氧化型界面层之间的界面上形成所述偶极界面包括：
在所述高k层上形成含有诱导偶极物质的牺牲层；
使所述牺牲层暴露于后热处理，以将所述诱导偶极物质扩散进入位于所述氧化型界面层与所述高k层之间的界面中；以及
去除所述牺牲层。
16.根据权利要求15所述的方法，其中，所述牺牲层包括氧化镧。
17.根据权利要求11所述的方法，其中，所述沟道层包括晶体硅锗。
18.根据权利要求11所述的方法，其中，所述第一区包括NMOSFET区域，并且所述第二区包括PMOSFET区域。
19.一种用于制造半导体器件的方法，包括：
制备包括第一NMOSFET区和第二NMOSFET区的衬底；
在所述第一NMOSFET区的衬底上形成厚沉积型界面层；
将所述厚沉积型界面层转化成厚氧化型界面层；
在所述第二NMOSFET区的衬底上形成薄氧化型界面层；
在所述厚氧化型界面层和所述薄氧化型界面层上形成高k层；
在氧化型界面层与所述高k层之间的界面上形成偶极界面；
在形成有所述偶极界面的所述高k层上形成栅极导电层；以及
执行栅极图案化工艺以分别在第一NMOSFET区和第二NMOSFET区的衬底上形成栅极叠层。
20.根据权利要求19所述的方法，其中，在所述氧化型界面层与所述高k层之间的界面上形成所述偶极界面包括：
在所述高k层上形成含有诱导偶极物质的牺牲层；
使所述牺牲层暴露于后热处理，以将所述诱导偶极的物质扩散进入位于所述氧化型界面层与所述高k层之间的界面中；以及
去除所述牺牲层。
21.根据权利要求19所述的方法，其中，通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺来执行在所述第一NMOSFET区的衬底上形成厚沉积型界面层。
22.根据权利要求19所述的方法，其中，将所述厚沉积型界面层转化成所述厚氧化型界面层包括：
使所述厚沉积型界面层暴露于自由基氧化工艺。
23.根据权利要求19所述的方法，其中，所述厚氧化型界面层比所述薄氧化型界面层厚。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100894764B1 (ko) * 2007-10-10 2009-04-24 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7718496B2 (en) 2007-10-30 2010-05-18 International Business Machines Corporation Techniques for enabling multiple Vt devices using high-K metal gate stacks
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US8698252B2 (en) * 2012-04-26 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device for high-K and metal gate stacks
KR102052936B1 (ko) 2012-11-13 2019-12-06 삼성전자 주식회사 반도체 소자 제조 방법
KR102084657B1 (ko) * 2013-11-04 2020-03-04 에스케이하이닉스 주식회사 트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물
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