CN112750066A - 一种用于图像目标检测的可扩展协处理器架构 - Google Patents

一种用于图像目标检测的可扩展协处理器架构 Download PDF

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Abstract

本发明公开一种用于图像目标检测的可扩展协处理器架构，属于图像目标检测领域。包括：数据存储结构，用于存放运算部件工作所需的输入数据和输出结果；运算部件，用于根据不同系统设计需要配置不同数量和种类的功能IP模块，对图像数据进行处理后，将运算结果送回标准IP接口；控制部件包括：用户接口模块，用于协处理器与用户端之间的图像数据传输和命令交互；控制模块，用于对用户端送入的命令进行解析及相关的资源调度；传输模块，用于根据控制模块的解析和调度结果，将图像数据和参数数据传输给运算部件，将运算结果写入用户端或者存储器；标准IP接口，用于将不同的功能IP模块接入。本发明设定标准接口，对于不用的应用接入不同种类和数量的IP。

Description

一种用于图像目标检测的可扩展协处理器架构
技术领域
本发明属于图像目标检测领域，更具体地，涉及一种用于图像目标检测的可扩展协处理器架构。
背景技术
随着大数据时代和智能化时代到来，目标检测技术应用在越来越多的领域中。随着应用领域的扩宽和应用深度的增加，目标检测识别技术面临以下挑战：随着成像探测器技术的发展，图像空间分辨率的提高，帧频的增大，灰度图像像素的位宽增加。巨大的计算量对该技术提出了严峻的挑战，同时各个领域都在强调目标检测识别技术的实时性。在高强度计算复杂性的条件下完成准确率高、实时性强的目标检测识别，依靠软件方法是难以实现的，有必要采用硬件加速方式来提高计算速度，在实时性的要求下完成准确的目标检测与识别。
图像目标检测硬件加速系统的典型处理流程由图像数据输入、图像数据调理与转换、图像预处理(灰度形态学滤波、直方图统计、连通域标记与特征值统计)、图像高级处理(特征提取、特征融合、目标检测识别)、信号调理与驱动相关信息输出(控制信息、目标位置信息、检测到的目标图像等)组成。
多CPU(DSP/ARM)架构，该架构的图像低级处理和高级处理全部在CPU上进行。信号调理与转换，信号调理与输出采用专用信号转接板来实现接口与协议上的转换。多CPU架构具有良好的通用性和可配置性，适用于同一任务的不同流程或不同任务，但是由于CPU对于逐像素、逐帧处理方面能力比较弱，其加速比较低。
多CPU(DSP/ARM)+多ASIC/FPGA/SoC软硬件协同加速架构，利用ASIC/SoC/FPGA硬件架构的并行处理特性，实现图像的低级处理，同时也完成数据接收和数据发送的任务。CPU则完成对ASIC/SoC/FPGA工作模式的控制以及图像的高级处理。该架构的逐帧处理、逐像素处理在ASIC/FPGA/SoC上实现，并且将任务复杂度较高、不易硬件加速的图像高级处理在CPU上实现，在具有目标检测与识别全流程的同时达到了较高的加速比，但是由于目前在ASIC/SoC/FPGA上的硬件加速电路通常是针对具体处理流程和具体应用场景所设计的，因此，这种架构的通用性较差。
SoC架构，将专用运算电路和微处理器核集成在一颗芯片上，专用运算电路针对特定算法实现硬件加速，微处理器核负责对专用运算电路的工作模式和流程进行设定。SoC架构具有较高的硬件加速比，由于集成在一颗芯片上，功耗和面积也较低。
多CPU+多GPU架构，CPU解析运算模式，将运算模式指令发给GPU，在GPU上运行计算复杂度高的算法，GPU运算完成后将处理结果传回CPU。由于GPU在并行运算上的优势和CPU控制的通用性，该架构具有较高的加速比，满足实时性要求。但其具有功耗大、面积大、成本高的缺点，不适用于小型化、低成本、低功耗的图像目标检测与识别系统中。
当前的硬件加速架构大多是针对特定应用场景而设计的，处理流程相对固定，而且集成的算法也相对单一，当处理流程或应用场景改变时，硬件加速架构难以满足新的应用需求。
发明内容
针对现有技术在兼顾通用性和数据处理效率方面存在不足，且应用场景的可移植性较差的问题，本发明提供了一种用于图像目标检测的可扩展协处理器架构，其目的在于解决应用场景的可移植性差、架构的通用性和可扩展性差的技术问题。
为实现上述目的，按照本发明的一个方面，提供了一种用于图像目标检测的可扩展协处理器架构，所述架构包括：数据存储结构、控制部件和运算部件；
所述数据存储结构用于存放运算部件工作所需的输入数据和输出结果；
所述运算部件用于根据参数数据，配置不同数量和种类的满足标准IP接口的功能IP模块，所述功能IP模块对图像数据进行处理后，将运算结果送回标准IP接口；
所述控制部件包括：
用户接口模块，用于可扩展协处理器与用户端之间的图像数据传输和命令交互；
控制模块，用于对用户端送入的命令进行解析以及相关的资源调度；
传输模块，用于根据控制模块的解析和调度结果，将图像数据和参数数据传输给运算部件或用户端，将运算结果写入用户端或者存储器；
标准IP接口，用于将不同的功能IP模块接入。
具体地，所述数据存储结构采用多层次的存储结构，其包含：片外存储器、片上存储器、功能IP模块内部的局部存储器。
具体地，所述控制部件还包括：统一存储器接口，用于访问采用统一的地址空间和寻址方式的片上存储器和片外存储器。
具体地，所述控制部件，对于用户端的命令采用顺序发射，运算结果乱序回收。
具体地，所述控制部件具有用于多IP功能模块的相关性检测并行工作机制以及相应的同步机制和检错与纠错机制。
具体地，控制部件的IP模块相关性检测并行工作机制是利用用户端在调用的命令中指定即将工作的IP模块编号和前序IP模块编号完成的。
具体地，控制部件的同步机制，用于用户端与可扩展协处理器之间的数据同步和可扩展协处理器内部的数据同步。
具体地，控制模块的检错与纠错机制，用于对用户端与可扩展协处理器同步机制、可扩展协处理器内部同步机制以及可扩展协处理器中的其他错误进行检测，防止有效的状态和数据被破坏。
具体地，所述用户接口模块包括：命令接口、状态指示接口、输入输出数据接口。
具体地，所述统一存储器接口采用如下地址计算方式，对二维存储器进行访问：
通过对存储器要读写的数据块的首地址add_sta、同一行内相邻数据的地址间隔数add_interval和前一行最后一个数据与后一行第一个数据的地址跳转数add_jump进行配置，可实现对多帧数据按帧连续写入存储器、多帧数据按像素连续写入存储器、存储器中多帧连续数据按帧读取、存储器中的数据间隔读取和存储器中一帧数据的某一块读取五种访问方式灵活访问。
总体而言，通过本发明所构思的以上技术方案，能够取得以下有益效果：
(1)本发明设定一个标准接口，可以将满足标准接口的功能IP都接入协处理器，对于不用的应用可以接入不同种类和数量的IP，实现对不同场景的应用。
(2)本发明采用层次化的存储器结构，并利用统一的存储器接口进行访问，满足对目标检测对数据访问的灵活性。
(3)本发明中控制模块的同步机制能够根据用户端送入的命令，控制多功能IP并行工作，实现较高的执行效率，控制部件中纠错和错误恢复机制能提高协处理器架构的稳定性，并为系统软硬件调试提供状态信息。
附图说明
图1为本发明实施例提供的一种用于图像目标检测的可扩展协处理器架构示意图；
图2为本发明实施例提供的存储结构的示意图；
图3为本发明实施例提供的错误表达机制示意图；
图4为本发明实施例提供的标准IP接口示意图；
图5为本发明实施例提供的用户接口示意图；
图6为本发明实施例提供的二维存储访问示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明提出的协处理器可以根据具体需要，更换运算部件的功能IP模块，以实现不同的运算流程。重点在于只要满足标准接口的功能IP，均可接入本发明提出的可扩展协处理器架构，因此可对不同算法流程进行加速，可应用在不同的图像目标检测系统中。功能IP的可配置就是及解决了加速架构在不同图像目标检测系统中的可移植性差的问题，通用性也是指因为IP可配置，对不同图像处理流程的通用；提高数据处理效率则是指可扩展协处理器对用户端命令采用顺序发射，结果乱序的机制以及对多个IP功能的相关性检测并行工作机制。
如图1所示，本发明提供一种用于图像目标检测的可扩展协处理器架构，所述架构包括：
数据存储结构
所述数据存储结构用于存放运算部件工作所需的输入数据和输出结果。
如图2所示，数据存储结构采用多层次的存储结构，存放所需输入数据和输出结果。其包含：外部数据存储器、片上存储器、功能IP模块内部的局部存储器。
控制部件
所述控制部件用于在调用协处理器的用户端和运算部件中功能IP构造标准连接通路，与用户端和运算部件进行数据交互，实现对用户端的命令解析、数据调度、功能IP管理功能。
在发送完命令调用不同的IP工作后，不同IP运算的速度不一致，如果仍按照命令写入的顺序回收结果，会使运行快的功能IP等待结果回收。因此先将执行完的结果回收，提高调用效率。对于用户端的命令采用顺序发射，运算结果乱序回收。控制部件具有用于多IP功能模块的相关性检测并行工作机制以及相应的同步机制和检错与纠错机制。系统中用户端为微处理器，可扩展协处理器架构是在FPGA上实现的。
控制部件的IP模块相关性检测并行工作机制是利用用户端在调用的命令中指定即将工作的IP模块编号和前序IP模块编号完成的。
在当前命令中指定的即将工作IP的要工作前，前序IP模块必须工作完成，因为可能当前要工作的IP模块要用到上一次命令调用的IP的运算结果，这就是所谓的相关性。相关性检测就是指检测用户端发送的命令中指明的前序IP编号和当前工作的IP编号。并行工作机制是指再发送完命令调用相应的IP模块工作后，对于空闲的，且与当前工作的IP模块没有相关性的IP模块，可以由用户端调用，多个IP模块同时工作，即并行。
控制部件的同步机制，用于用户端与可扩展协处理器之间的数据同步和可扩展协处理器内部的数据同步。
控制模块的检错与纠错机制，用于对用户端与可扩展协处理器同步机制、可扩展协处理器内部同步机制以及可扩展协处理器中的其他错误进行检测，防止有效的状态和数据被破坏。
如图3所示，可扩展协处理器中的标志状态寄存器组(各功能IP的标志状态寄存器+可扩展协处理器控制部件的标志状态寄存器+中断挂号寄存器)帮助微处理器分析可扩展协处理器的工作状态。用于对用户端与可扩展协处理器同步机制、可扩展协处理器内部同步机制以及可扩展协处理器中的其他错误进行检测，防止有效的状态和数据被破坏。
本实施例中，工作状态有协处理器的工作状态和IP的工作状态。协处理器的工作状态中包括：用户接口FIFO的读写错误信号、标准IP接口读写FIFO的读写错误信号、用户端发送命令的格式错误信号、IP输出的结果数据格式错误信号。IP工作状态包括：内部工作信息、IP模块与协处理器接口FIFO的读写错误信息。这些工作状态可以在协处理器工作出错时帮助用户端定位错误发生的位置，进行相应纠错措施。
所述控制部件包括：
用户接口模块，用于可扩展协处理器与用户端之间的图像数据传输和命令交互。
用户接口模块负责可扩展协处理器与用户端的通信，包括：命令接口、状态指示接口、输入输出数据接口。
控制模块，用于对用户端口发出的命令进行解析以及相关的资源调度。
传输模块，用于根据控制模块的解析和调度结果，将图像数据传输给运算部件或用户端，将运算结果写入用户端或者存储器。
标准IP接口，用于将不同的功能IP模块接入，满足系统不同的功能需求。
将不同功能的IP模块接入系统，包括：控制信号接口、输出状态信号接口、配置命令接口、输入输出数据接口。
统一存储器接口，用于访问采用统一的地址空间和寻址方式的片上存储器和片外存储器。
统一存储器接口根据处理流程的需要，采用如下地址计算方式对二维存储器进行访问：
通过对存储器要读写的数据块的首地址add_sta、同一行内相邻数据的地址间隔数add_interval和前一行最后一个数据与后一行第一个数据的地址跳转数add_jump进行配置，可实现对多帧数据按帧连续写入存储器、多帧数据按像素连续写入存储器、存储器中多帧连续数据按帧读取、存储器中的数据间隔读取和存储器中一帧数据的某一块读取五种访问方式灵活访问。二维存储实际对应二维图像，可以方便对图像数据的访问。除了正常的按顺序存储和读取图像数据，加入地址间隔数和跳转数可以实现对图像的降采样。
如图4所示，在本实施例中，标准IP接口可以为每个功能IP模块最多提供4个FIFO接口：一个参数数据输入FIFO、两个待处理数据输入FIFO、一个结果数据输出FIFO。当功能IP只需要一组串行图像数据时，可以只将该组图像数据输入到一个待处理图像数据FIFO。
如图5所示，本实施例中，用户接口为可扩展协处理器与微处理器之间的接口，具体是由命令输入FIFO、结果数据输出FIFO、原始图像数据输出FIFO以及状态寄存器组成。
如图6所示，对于统一存储器接口所采用的二维存储器访问方式，图中add_sta表示对存储器读写的数据块的首地址，add_interval是同一行内相邻的地址间隔数，add_jump是前一行最后一个数据与后一行第一个数据的地址跳转数，M表示存储器读取或写入数据的行数，N表示存储器每行写入或读取数据的个数。可实现对多帧数据按帧连续写入存储器、多帧数据按像素连续写入存储器、存储器中多帧连续数据按帧读取、存储器中的数据间隔读取和存储器中一帧数据的某一块读取五种访问方式灵活访问。
运算部件
所述运算部件用于在控制部件的调用下，根据不同的需求，提供相应的数据运算或数据传输功能。
根据不同的应用场景，配置不同数量和种类的功能IP模块，满足标准IP接口的IP模块均可接入，各IP模块以数据包的模式相对独立进行工作。
所述系统的运行机制如下：
控制部件中控制模块将用户端通过用户接口送入的命令解析，传输模块根据解析结果向标准IP接口送入图像数据和参数数据，运算部件中功能IP模块根据参数数据进行配置，对输入的图像数据进行处理后将结果送回标准IP接口，控制部件中传输模块将结果数据按照之前命令写入用户端或存储器。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种用于图像目标检测的可扩展协处理器架构，其特征在于，所述架构包括：数据存储结构、控制部件和运算部件；
所述数据存储结构用于存放运算部件工作所需的输入数据和输出结果；
所述运算部件用于根据系统设计需要配置不同数量和种类的满足标准IP接口的功能IP模块，所述功能IP模块对图像数据进行处理后，将运算结果送回标准IP接口；
所述控制部件包括：
用户接口模块，用于可扩展协处理器与用户端之间的图像数据传输和命令交互；
控制模块，用于对用户端送入的命令进行解析以及相关的资源调度；
传输模块，用于根据控制模块的解析和调度结果，将图像数据和参数数据传输给运算部件或用户端，将运算结果写入用户端或者存储器；
标准IP接口，用于将不同的功能IP模块接入。
2.如权利要求1所述的可扩展协处理器架构，其特征在于，所述数据存储结构采用多层次的存储结构，其包含：片外存储器、片上存储器、功能IP模块内部的局部存储器。
3.如权利要求2所述的可扩展协处理器架构，其特征在于，所述控制部件还包括：统一存储器接口，用于访问采用统一的地址空间和寻址方式的片上存储器和片外存储器。
4.如权利要求1至3任一项所述的可扩展协处理器架构，其特征在于，所述控制部件，对于用户端的命令采用顺序发射，运算结果乱序回收。
5.如权利要求1至3任一项所述的可扩展协处理器架构，其特征在于，所述控制部件具有用于多IP功能模块的相关性检测并行工作机制以及相应的同步机制和检错与纠错机制。
6.如权利要求5所述的可扩展协处理器架构，其特征在于，控制部件的IP模块相关性检测并行工作机制是利用用户端在调用的命令中指定即将工作的IP模块编号和前序IP模块编号完成的。
7.如权利要求5所述的可扩展协处理器架构，其特征在于，控制部件的同步机制，用于用户端与可扩展协处理器之间的数据同步和可扩展协处理器内部的数据同步。
8.如权利要求5所述的可扩展协处理器架构，其特征在于，控制模块的检错与纠错机制，用于对用户端与可扩展协处理器同步机制、可扩展协处理器内部同步机制以及可扩展协处理器中的其他错误进行检测，防止有效的状态和数据被破坏。
9.如权利要求1至3任一项所述的可扩展协处理器架构，其特征在于，所述用户接口模块包括：命令接口、状态指示接口、输入输出数据接口。
10.如权利要求3所述的可扩展协处理器架构，其特征在于，所述统一存储器接口采用如下地址计算方式，对二维存储器进行访问：
通过对存储器要读写的数据块的首地址add_sta、同一行内相邻数据的地址间隔数add_interval和前一行最后一个数据与后一行第一个数据的地址跳转数add_jump进行配置，可实现对多帧数据按帧连续写入存储器、多帧数据按像素连续写入存储器、存储器中多帧连续数据按帧读取、存储器中的数据间隔读取和存储器中一帧数据的某一块读取五种访问方式灵活访问。
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