CN112748406B - 一种星载雷达综合数字处理装置 - Google Patents

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Abstract

本发明公开了一种星载雷达综合数字处理装置，所述装置集成数字收发模块、信号处理模块以及传输控制模块，数字收发模块产生星载雷达线性调频信号，采集雷达回波进行DDC处理后回波数据传输至信号处理模块，信号处理模块根据传输控制模块输入的工作模式和时序参数，分析回波频谱，完成数据处理，获取地表高度和回波分层结果数据并将数据打包传输至传输控制模块，传输控制模块接收卫星平台输入的控制命令并解析命令，完成雷达任务调度管理、整机时序产生、向数字收发模块和信号处理模块输出时序控制信号、控制参数；本发明的优点在于：一体化设计，满足宇宙空间恶劣环境下星载雷达体积小、功耗低、重量轻以及单粒子翻转防护的应用要求。

Description

一种星载雷达综合数字处理装置
技术领域
本发明涉及星载雷达数字处理领域，更具体涉及一种星载雷达综合数字处理装置。
背景技术
综合数字处理系统是星载雷达的核心电子学系统，星载雷达的后端处理，全部由综合数字处理系统完成。由于星载雷达受卫星的重量、体积、功耗的限制，要求星载雷达载荷设备具有体积小、功耗低、重量轻，为达到减少模块之间的电缆连接数、模块之间器件功能复用，星载雷达后端的综合数字处理部分需要进行一体化、集成化设计。另外，由于宇宙空间恶劣环境，星载雷达中各器件易出现单粒子翻转，需要对星载雷达后端的综合数字处理部分进行单粒子翻转防护。
现有技术对星载雷达进行数字收发、信号处理以及传输控制是分开进行设计，并没有对星载雷达后端的数字处理进行一体化、集成化设计，例如中国专利公开号CN103744080A，公开了一种星载多通道合成孔径雷达成像装置，主要论述信号处理的过程，例如中国专利公开号CN103473426A，公开了基于嵌入式系统框架的星载相控阵信号处理架构设计方法，其主要对信号处理模块进行设计，都没有对数字收发、信号处理以及传输控制进行集成设计，导致整体结构重量大、体积大、功耗高，缺乏对数字收发、信号处理以及传输控制进行集成的综合数字处理装置，达不到宇宙空间恶劣环境下星载雷达体积小、功耗低、重量轻的应用要求且无法实现单粒子翻转防护。
发明内容
本发明所要解决的技术问题在于根据星载雷达后端综合数字处理的要求，设计一种集成度高、体积小、功耗低、重量轻，并从元器件选用、电路设计、整机设计综合硬件、软件和容错等技术进行空间环境下的单粒子效应防护，满足宇宙空间恶劣环境的要求的星载雷达综合数字处理。
本发明通过以下技术手段实现解决上述技术问题的：一种星载雷达综合数字处理装置，所述装置集成数字收发模块、信号处理模块以及传输控制模块，所述数字收发模块产生星载雷达线性调频信号，采集雷达回波进行DDC处理后将数字化后回波数据传输至信号处理模块，信号处理模块根据传输控制模块输入的工作模式和时序参数，分析回波频谱，完成高度测量、距离补偿、脉冲压缩、数据压缩、相参积累及成像处理，获取地表高度和回波分层结果数据并将数据打包传输至传输控制模块，传输控制模块接收卫星平台输入的控制命令并解析命令，完成雷达任务调度管理、整机时序产生、向数字收发模块和信号处理模块输出时序控制信号、控制参数，同时采集各模块的BIT参数、传输雷达处理后的科学数据和工程参数至卫星平台；
其中，所述传输控制模块包括与信号处理模块共用的第二FPGA、MCU、第二SRAM、FLASH、EDAC SRAM、LVDS发送器、1553B接口芯片，MCU、第二SRAM、FLASH、EDAC SRAM、LVDS发送器以及1553B接口芯片均与第二FPGA连接，MCU芯片通过1553B总线接收卫星平台发送的工作模式参数，解析工作模式并根据工作模式计算时序参数，第二FPGA作为MCU芯片的外设与MCU芯片进行数据、指令通信，MCU芯片解析工作模式后通知第二FPGA读取工作模式，第二FPGA产生整机工作时序，通过TTL信号传输至数字收发模块，通过第二FPGA内部信号输出至信号处理模块；
所述传输控制模块的MCU与第二SRAM发生数据交换的通道上利用海明编码，校正一位错误，检测两位错误的方式，对第二SRAM的单粒子翻转进行防护；同时采用三模冗余技术将重要数据存放在FLASH存储器内三个不同的物理位置，使用时从三处取出，按照三取二比对原则处理消除单粒子翻转造成的错误。
进一步地，所述数字收发模块包括电源电路、数据采集电路、波形产生电路、前端控制电路、第一FPGA及其外围电路、第一PROM存储器以及与信号处理模块共用的刷新芯片，所述电源电路为整个数字收发模块供电，所述数据采集电路、波形产生电路以及前端控制电路均与第一FPGA连接；第一PROM存储器为反熔丝一次性烧写，用于存储第一FPGA的配置文件；通过刷新芯片回读第一FPGA配置数据，进行校验检错，检验配置数据的正确性，在发现错误时进行回写刷新，发现并修正第一FPGA发生的翻转错误。
更进一步地，所述数据采集电路包括第一变压器、第一A/D芯片、第一运放、第一开关、第二变压器、第二A/D芯片以及第二运放，所述第一开关、第一运放、第一A/D芯片以及第一FPGA顺次连接，第一开关接收回波信号并定标接收信号，所述第一变压器接收采样时钟并提供第一A/D芯片的工作时钟；所述第二运放接收回波信号，第二运放、第二A/D芯片以及第一FPGA顺次连接，第二变压器接收采样时钟并提供第二A/D芯片的工作时钟，第一A/D芯片以及第二A/D芯片的输出信号给第一FPGA进行DDC处理。
更进一步地，所述DDC处理包括：对前端经过低噪声放大滤波输出的射频信号进行直接采样，经抗混叠滤波器以及ADC以后输出，然后经数字混频、单级/多级FIR低通滤波以及抽取获取基带I/Q信号。
进一步地，所述波形产生电路包括第一D/A芯片、第二D/A芯片、第三运放、第四运放、第二开关、功分器、第三变压器以及第四变压器，所述第一FPGA、第一D/A芯片、第三运放以及第二开关顺次连接，第一FPGA、第二D/A芯片以及第四运放顺次连接，功分器的输入端接收波形时钟，功分器的一个输出端与第三变压器连接，功分器的另一个输出端与第四变压器连接，第三变压器提供第一D/A芯片的工作时钟，第四变压器提供第二D/A芯片的工作时钟，第二开关发射波形信号以及定标波形信号，第四运放发射波形信号，所述波形信号为星载雷达线性调频信号，第一FPGA接收工作时钟并进行DDS处理以后将信号分别发送给第一D/A芯片以及第二D/A芯片。
更进一步地，所述DDS处理包括：在第一FPGA内部，根据SPI接口接收到的工作参数，频率累加器对频率调节字FTW和调谐率DTW进行累加，然后经相位累加器将输出信号与相位调节字PTW进行异或，异或结果进行相/幅变换后再与幅度控制字ATW进行相乘，然后顺次经逆SINC滤波器以及DAC产生不同带宽、脉宽的信号。
进一步地，所述信号处理模块包括一片第二FPGA、四片第一SRAM存储器、一片第二PROM存储器以及一片与数字收发模块共用的实时刷新芯片，所述第一SRAM存储器以及刷新芯片均与第二FPGA连接，第二PROM存储器与刷新芯片连接。
更进一步地，所述第二FPGA用于完成高度测量、脉冲压缩、数据压缩以及成像的功能，第一SRAM存储器用于缓存原始回波数据和脉压数据，其中两片第一SRAM存储器缓存两个通道原始回波数据，另外两片第一SRAM存储器缓存两个通道的脉压数据，两个通道指的是水平极化和垂直极化；第二PROM存储器为反熔丝一次性烧写，用于存储第二FPGA的配置文件，避免第二FPGA配置文件因空间单粒子翻转效应，造成第二FPGA配置错误；由于第二FPGA属于SRAM型FPGA，在空间环境下易发生单粒子翻转，通过刷新芯片回读第二FPGA配置数据，进行校验检错，检验配置数据的正确性，在发现错误时进行回写刷新，发现并修正第二FPGA发生的翻转错误，避免第二FPGA在空间环境下的单粒子翻转效应。
本发明的优点在于：
(1)本发明对单个数字收发模块、单个信号处理模块以及单个传输控制模块进行整体集成设计，三部分模块集中布置于单块电路板，通过板级布线和芯片内部进行信号数据传输，有效减少电缆数量、节省系统体积，部分电路复用，有效降低系统功耗，并从元器件选用、电路设计、整机设计综合硬件、软件和容错等技术进行空间环境下的单粒子效应防护，如传输控制模块的MCU系统与第二SRAM发生数据交换的通道上利用海明编码，校正一位错误，检测两位错误的方式，对第二SRAM的单粒子翻转进行防护；传输控制模块的MCU系统将重要数据存放在各存储器内三个不同的物理位置，使用时从三处取出，按照三取二比对原则处理消除单粒子翻转造成的错误，进行空间环境下的单粒子效应防护，满足宇宙空间恶劣环境下星载雷达体积小、功耗低、重量轻的应用要求。
(2)数字收发模块中第一PROM存储器和信号处理模块中第二PROM存储器均为反熔丝一次性烧写，用于存储各FPGA的配置文件；数字收发模块和信号处理模块通过共用的刷新芯片分别回读第一FPGA和第二FPGA配置数据，进行校验检错，检验配置数据的正确性，在发现错误时进行回写刷新，发现并修正第一FPGA和第二FPGA发生的翻转错误，避免第一FPGA和第二FPGA在空间环境下的单粒子翻转效应。
附图说明
图1为本发明实施例所提供的一种星载雷达综合数字处理装置的整体原理框图；
图2为本发明实施例所提供的一种星载雷达综合数字处理装置中数字收发模块原理框图；
图3为本发明实施例所提供的一种星载雷达综合数字处理装置中DDC处理原理框图；
图4为本发明实施例所提供的一种星载雷达综合数字处理装置中DDS处理原理框图；
图5为本发明实施例所提供的一种星载雷达综合数字处理装置中信号处理模块原理框图；
图6为本发明实施例所提供的一种星载雷达综合数字处理装置中传输控制模块原理框图；
图7为本发明实施例所提供的一种星载雷达综合数字处理装置中传输控制模块的MCU最小系统的原理框图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，一种星载雷达综合数字处理装置，所述装置集成数字收发模块、信号处理模块以及传输控制模块，所述数字收发模块产生星载雷达线性调频信号，采集雷达回波进行DDC处理后将数字化后回波数据传输至信号处理模块，信号处理模块根据传输控制模块输入的工作模式和时序参数，分析回波频谱，完成高度测量、距离补偿、脉冲压缩、数据压缩、相参积累及成像处理，获取地表高度和回波分层结果数据并将数据打包传输至传输控制模块，传输控制模块接收卫星平台输入的控制命令并解析命令，完成雷达任务调度管理、整机时序产生、向数字收发模块和信号处理模块输出时序控制信号、控制参数，同时采集各模块的BIT参数、传输雷达处理后的科学数据和工程参数至卫星平台。
如图2所示，所述数字收发模块包括电源电路、数据采集电路、波形产生电路、前端控制电路、第一FPGA及其外围电路、第一PROM存储器以及与信号处理模块共用的刷新芯片，所述电源电路为整个数字收发模块供电，所述数据采集电路、波形产生电路以及前端控制电路均与第一FPGA连接；第一PROM存储器为反熔丝一次性烧写，用于存储第一FPGA的配置文件；通过刷新芯片回读第一FPGA配置数据，进行校验检错，检验配置数据的正确性，在发现错误时进行回写刷新，发现并修正第一FPGA发生的翻转错误。
继续参阅图2，所述数据采集电路包括第一变压器、第一A/D芯片、第一运放、第一开关、第二变压器、第二A/D芯片以及第二运放，所述第一开关、第一运放、第一A/D芯片以及第一FPGA顺次连接，第一开关接收回波信号并定标接收信号，所述第一变压器接收采样时钟并控制第一A/D芯片的工作时钟；所述第二运放接收回波信号，第二运放、第二A/D芯片以及第一FPGA顺次连接，第二变压器接收采样时钟并控制第二A/D芯片的工作时钟，第一A/D芯片以及第二A/D芯片的输出信号给第一FPGA进行DDC处理。图1中，射频输入输出接口经射频变压器以及ADC到第一FPGA即为数据采集电路，只是图1为原理框图，没有对各模块进行细化区分，对于数据采集电路具体结构参见图2。
图2结合图3，所述DDC处理包括：对前端经过低噪声放大滤波输出的射频信号进行直接采样，经抗混叠滤波器以及ADC以后输出，然后经数字混频、单级/多级FIR低通滤波以及抽取获取基带I/Q信号。
继续参阅图2，所述波形产生电路包括第一D/A芯片、第二D/A芯片、第三运放、第四运放、第二开关、功分器、第三变压器以及第四变压器，所述第一FPGA、第一D/A芯片、第三运放以及第二开关顺次连接，第一FPGA、第二D/A芯片以及第四运放顺次连接，功分器的输入端接收波形时钟，功分器的一个输出端与第三变压器连接，功分器的另一个输出端与第四变压器连接，第三变压器提供第一D/A芯片的工作时钟，第四变压器提供第二D/A芯片的工作时钟，第二开关发射波形信号以及定标波形信号，第四运放发射波形信号，所述波形信号为星载雷达线性调频信号，第一FPGA接收工作时钟并进行DDS处理以后将信号分别发送给第一D/A芯片以及第二D/A芯片。图1中，根据箭头指向，频率源经无源功分器、射频变压器、ADC、DAC组成波形产生电路，只是图1为原理框图，没有对各模块进行细化区分，对于波形产生电路具体结构参见图2。图1可以看出，星载雷达综合数字处理装置还包括接口子模块，接口子模块包括射频输入输出接口、TTL接口、JTAG/通讯接口、频率源接口，负责完成射频脉冲信号输出、回波信号接收、TTL控制信号输出、数据下传、调试及外部通讯、时钟信号输入的功能。
图2结合图4，所述DDS处理包括：在第一FPGA内部，根据SPI接口接收到的工作参数，频率累加器对频率调节字FTW和调谐率DTW进行累加，然后经相位累加器将输出信号与相位调节字PTW进行异或，异或结果进行相/幅变换后再与幅度控制字ATW进行相乘，然后顺次经逆SINC滤波器以及DAC产生不同带宽、脉宽的信号。
如图5所示，所述信号处理模块包括一片第二FPGA、四片第一SRAM存储器、一片第二PROM存储器以及一片与数字收发模块共用的实时刷新芯片，所述第一SRAM存储器以及刷新芯片均与第二FPGA连接，第二PROM存储器与刷新芯片连接。
所述第二FPGA用于完成高度测量、脉冲压缩、数据压缩以及成像的功能，第一SRAM存储器用于缓存原始回波数据和脉压数据，其中两片第一SRAM存储器缓存两个通道原始回波数据，另外两片第一SRAM存储器缓存两个通道的脉压数据，两个通道指的是水平极化和垂直极化；第二PROM存储器为反熔丝一次性烧写，用于存储第二FPGA的配置文件，避免第二FPGA配置文件因空间单粒子翻转效应，造成第二FPGA配置错误；由于第二FPGA属于SRAM型FPGA，在空间环境下易发生单粒子翻转，通过刷新芯片回读第二FPGA配置数据，进行校验检错，检验配置数据的正确性，在发现错误时进行回写刷新，发现并修正第二FPGA发生的翻转错误，避免第二FPGA在空间环境下的单粒子翻转效应。
如图6所示，所述传输控制模块包括与信号处理模块共用的第二FPGA、MCU、第二SRAM、FLASH、EDAC SRAM、LVDS发送器、1553B接口芯片，MCU、第二SRAM、FLASH、EDAC SRAM、LVDS发送器(图1中只示出LVDS通讯口)以及1553B接口芯片均与第二FPGA连接，MCU芯片通过1553B总线接收卫星平台发送的工作模式参数，解析工作模式并根据工作模式计算时序参数，第二FPGA作为MCU芯片的外设与MCU芯片进行数据、指令通信，MCU芯片解析工作模式后通知第二FPGA读取工作模式，第二FPGA产生整机工作时序，通过TTL信号传输至数字收发模块，通过第二FPGA内部信号输出至信号处理模块。
如图7所示，所述传输控制模块的MCU与第二SRAM发生数据交换的通道上利用海明编码，校正一位错误，检测两位错误的方式，对第二SRAM的单粒子翻转进行防护；同时采用三模冗余技术将重要数据存放在FLASH存储器内三个不同的物理位置，使用时从三处取出，按照三取二比对原则处理消除单粒子翻转造成的错误。三取二比对原理为：程序两相同bit位置同时被打翻的概率极低。三取二比对原则指的是从存储的三份应用程序分别进行读取，对三份程序的每一位进行三取二表决，如打翻一位，依三取二比对原则，仍可得到正确结果，可有效避免某位单粒子翻转造成的错误。
通过以上技术方案，本发明提供一种星载雷达综合数字处理装置，对单个数字收发模块、单个信号处理模块以及单个传输控制模块进行整体集成设计，数字收发模块完成星载雷达线性调频信号产生以及DDC处理，信号处理模块对回波进行脉压、成像处理、数据压缩等处理，传输控制模块完成传输控制的功能要求，对数字收发模块、信号处理模块以及传输控制模块进行一体化设计，满足宇宙空间恶劣环境下星载雷达体积小、功耗低、重量轻的应用要求。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (6)

1.一种星载雷达综合数字处理装置，其特征在于，所述装置集成数字收发模块、信号处理模块以及传输控制模块，所述数字收发模块产生星载雷达线性调频信号，采集雷达回波进行DDC处理后将数字化后回波数据传输至信号处理模块，信号处理模块根据传输控制模块输入的工作模式和时序参数，分析回波频谱，完成高度测量、距离补偿、脉冲压缩、数据压缩、相参积累及成像处理，获取地表高度和回波分层结果数据并将数据打包传输至传输控制模块，传输控制模块接收卫星平台输入的控制命令并解析命令，完成雷达任务调度管理、整机时序产生、向数字收发模块和信号处理模块输出时序控制信号、控制参数，同时采集各模块的BIT参数、传输雷达处理后的科学数据和工程参数至卫星平台；
所述数字收发模块包括电源电路、数据采集电路、波形产生电路、前端控制电路、第一FPGA及其外围电路、第一PROM存储器以及与信号处理模块共用的刷新芯片，所述电源电路为整个数字收发模块供电，所述数据采集电路、波形产生电路以及前端控制电路均与第一FPGA连接；第一PROM存储器为反熔丝一次性烧写，用于存储第一FPGA的配置文件；通过刷新芯片回读第一FPGA配置数据，进行校验检错，检验配置数据的正确性，在发现错误时进行回写刷新，发现并修正第一FPGA发生的翻转错误；
所述传输控制模块包括与信号处理模块共用的第二FPGA、MCU、第二SRAM、FLASH、EDACSRAM、LVDS发送器、1553B接口芯片，MCU、第二SRAM、FLASH、EDAC SRAM、LVDS发送器以及1553B接口芯片均与第二FPGA连接，MCU芯片通过1553B总线接收卫星平台发送的工作模式参数，解析工作模式并根据工作模式计算时序参数，第二FPGA作为MCU芯片的外设与MCU芯片进行数据、指令通信，MCU芯片解析工作模式后通知第二FPGA读取工作模式，第二FPGA产生整机工作时序，通过TTL信号传输至数字收发模块，通过第二FPGA内部信号输出至信号处理模块；
所述传输控制模块的MCU与第二SRAM发生数据交换的通道上利用海明编码，校正一位错误，检测两位错误的方式，对第二SRAM的单粒子翻转进行防护；同时采用三模冗余技术将重要数据存放在FLASH存储器内三个不同的物理位置，使用时从三处取出，按照三取二比对原则处理消除单粒子翻转造成的错误；
所述信号处理模块包括一片第二FPGA、四片第一SRAM存储器、一片第二PROM存储器以及一片与数字收发模块共用的实时刷新芯片，所述第一SRAM存储器以及刷新芯片均与第二FPGA连接，第二PROM存储器与刷新芯片连接；
数字收发模块、信号处理模块以及传输控制模块集中布置于单块电路板，通过板级布线和芯片内部进行数据传输。
2.根据权利要求1所述的一种星载雷达综合数字处理装置，其特征在于，所述数据采集电路包括第一变压器、第一A/D芯片、第一运放、第一开关、第二变压器、第二A/D芯片以及第二运放，所述第一开关、第一运放、第一A/D芯片以及第一FPGA顺次连接，第一开关接收回波信号并定标接收信号，所述第一变压器接收采样时钟并提供第一A/D芯片的工作时钟；所述第二运放接收回波信号，第二运放、第二A/D芯片以及第一FPGA顺次连接，第二变压器接收采样时钟并提供第二A/D芯片的工作时钟，第一A/D芯片以及第二A/D芯片的输出信号给第一FPGA进行DDC处理。
3.根据权利要求2所述的一种星载雷达综合数字处理装置，其特征在于，所述DDC处理包括：对前端经过低噪声放大滤波输出的射频信号进行直接采样，经抗混叠滤波器以及ADC以后输出，然后经数字混频、单级/多级FIR低通滤波以及抽取获取基带I/Q信号。
4.根据权利要求1所述的一种星载雷达综合数字处理装置，其特征在于，所述波形产生电路包括第一D/A芯片、第二D/A芯片、第三运放、第四运放、第二开关、功分器、第三变压器以及第四变压器，所述第一FPGA、第一D/A芯片、第三运放以及第二开关顺次连接，第一FPGA、第二D/A芯片以及第四运放顺次连接，功分器的输入端接收波形时钟，功分器的一个输出端与第三变压器连接，功分器的另一个输出端与第四变压器连接，第三变压器提供第一D/A芯片的工作时钟，第四变压器提供第二D/A芯片的工作时钟，第二开关发射波形信号以及定标波形信号，第四运放发射波形信号，所述波形信号为星载雷达线性调频信号，第一FPGA接收工作时钟并进行DDS处理以后将信号分别发送给第一D/A芯片以及第二D/A芯片。
5.根据权利要求4所述的一种星载雷达综合数字处理装置，其特征在于，所述DDS处理包括：在第一FPGA内部，根据SPI接口接收到的工作参数，频率累加器对频率调节字FTW和调谐率DTW进行累加，然后经相位累加器将输出信号与相位调节字PTW进行异或，异或结果进行相/幅变换后再与幅度控制字ATW进行相乘，然后顺次经逆SINC滤波器以及DAC产生不同带宽、脉宽的信号。
6.根据权利要求1所述的一种星载雷达综合数字处理装置，其特征在于，所述第二FPGA用于完成高度测量、脉冲压缩、数据压缩以及成像的功能，第一SRAM存储器用于缓存原始回波数据和脉压数据，其中两片第一SRAM存储器缓存两个通道原始回波数据，另外两片第一SRAM存储器缓存两个通道的脉压数据，两个通道指的是水平极化和垂直极化；第二PROM存储器为反熔丝一次性烧写，用于存储第二FPGA的配置文件；通过刷新芯片回读第二FPGA配置数据，进行校验检错，检验配置数据的正确性，在发现错误时进行回写刷新，发现并修正第二FPGA发生的翻转错误。
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