CN112740217B - 密码系统 - Google Patents

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Abstract

一种电路布置，包括加密电路和解密电路。密码壳电路具有发送通道以及与发送通道并行的接收通道。发送通道包括耦接到加密电路的加密接口电路。加密接口电路基于明文输入包中的数据确定第一密码参数，并将第一密码参数和明文输入包输入到加密电路。接收通道包括耦接到解密电路的解密接口电路。解密接口电路基于密文输入包中的数据确定第二密码参数，并且将第二密码参数和密文输入包输入到解密电路。加密电路基于第一密码参数对明文输入包进行加密，解密电路基于第二密码参数对密文输入包进行解密。

Description

密码系统
技术领域
本公开总体上涉及用于加密明文和解密密文的系统。
背景技术
现场可编程门阵列(FPGA)是一种实现加密功能的常用平台，例如在网络、存储器和区块链应用中实现加密功能。FPGA提供了方便的软件控制，并易于添加和/或改进功能。
尽管FPGA对于密码系统的实现可能是有利的，但是FPGA提出了设计的挑战。加密功能的实现会消耗大量的FPGA资源，例如查找表(LUT)、触发器(FF)和块随机存取存储器(BRAM)。例如，单个媒体访问控制安全功能(MACsec)可以消耗大约100000个LUT、大约100000个FF和大约100个BRAM。取决于目标时钟速度，大量的FPGA资源可能会给电路设计人员带来电路设计完成时间方面的挑战。为了减轻时间的问题，可以采用大量的流水线，而这会导致所实现的电路消耗比期望更多的功率。
发明内容
一种公开的电路布置包括加密电路和解密电路。密码壳电路具有发送通道和与该发送通道并行的接收通道。发送通道包括耦接到加密电路的加密接口电路。加密接口电路被配置为基于明文输入包中的数据来确定第一密码参数，并且将第一密码参数和明文输入包输入到加密电路。接收通道包括耦接到解密电路的解密接口电路。解密接口电路被配置为基于密文输入包中的数据来确定第二密码参数，并且将第二密码参数和密文输入包输入到解密电路。加密电路被配置为基于第一密码参数对明文输入包进行加密，解密电路被配置为基于第二密码参数对密文输入包进行解密。
另一种公开的电路布置包括集成电路(IC)装置。多对加密电路和解密电路被布置在IC装置上。多个密码壳电路分别耦接到多对加密电路和解密电路。每个密码壳电路具有发送通道和与发送通道并行的接收通道。发送通道包括耦接到相应的一对加密和解密电路中的加密电路的加密接口电路。加密接口电路被配置为基于明文输入包中的数据来确定第一密码参数，并且将第一密码参数和明文输入包输入到加密电路。接收通道包括耦接到相应的一对加密和解密电路中的解密电路的解密接口电路。解密接口电路被配置为基于密文输入包中的数据来确定第二密码参数，并且将第二密码参数和密文输入包输入到解密电路。相应的一对加密和解密电路中的加密电路被配置为基于第一密码参数对明文输入数据包进行加密，相应的一对加密和解密电路中的解密电路被配置为基于第二密码参数对密文输入包进行解密。
通过考虑以下的具体实施方式和权利要求，将认识到其他特征。
附图简述
通过阅读以下具体实施方式并参考附图，电路和方法的各个方面和特征将变得显而易见。
图1示出了根据示例性实施方式用于MACsec应用的电路布置；
图2示出了根据示例性实施方式用于IPsec应用的电路布置；
图3示出了根据示例性实施方式用于批量密码应用的电路布置；
图4是根据一个或多个实施方式在发送通道内执行的示例性处理的流程图；
图5是根据一个或多个实施方式在接收通道内执行的示例性处理的流程图；
图6示出了具有多个可重新配置的密码壳电路和相关联的硬接线密码电路的电路布置；和
图7示出其上可以实现所公开的电路和过程的可编程集成电路(IC)。
具体实施方式
在下面的描述中，阐述了许多具体细节以描述在此提出的具体示例。然而，对于本领域的技术人员显而易见的是，可以在不给出以下所有具体细节的情况下实践一个或多个其他示例和/或这些示例的变型。在其他情况下，未详细描述众所周知的特征，以免使本文示例的描述不清楚。为了便于说明，在不同的图中可以使用相同的附图标记指代相同的元件或相同元件的其他实例。
所公开的电路和方法采用与可重新配置的密码壳结合的硬连线密码电路。硬连线密码电路是固定的，其不可被重新编程，而可配置的密码壳是可重新编程的。硬连线密码电路的功能是固定的，并且密码壳的功能可以重新编程。硬连线加密电路可以被实现为专用电路，而密码壳可以被实现为可编程逻辑电路或执行程序代码的处理器。硬连线密码电路提供了快速有效的加密和解密功能实现，而可重新编码/可重新配置的密码壳为诸如MACsec、互联网协议(IPsec)和批量加密之类的不同应用提供了灵活的实现。
硬连线密码电路包括提供并行通道的加密电路和解密电路。具有发送通道和与发送通道并行的接收通道的密码壳电路可被重新配置以实现不同的安全应用。发送通道包括耦接到加密电路的加密接口电路。加密接口电路被配置为基于明文输入包中的数据来确定一组密码参数，并将该组密码参数和明文输入包输入到加密电路。接收通道包括耦接到解密电路的解密接口电路。解密接口电路被配置为基于密文输入包中的数据来确定另一组密码参数，并将另一组密码参数和密文输入包输入到解密电路。在硬连线密码电路中的加密电路被配置为基于在发送通道上提供的一组密码参数对明文输入包进行加密，解密电路被配置为基于在接收通道上提供的一组密码参数对密文输入包进行解密。
图1示出了根据示例性实施方式用于MACsec应用的电路布置100。电路布置100包括为密码电路102提供输入和输出接口的MACsec密码壳电路104。密码电路包括加密电路106、解密电路108、密钥扩展电路110、算法验证电路133和统计块136。加密电路根据由MACsec壳电路104输入的参数对明文数据进行加密。类似地，解密电路根据由MACsec壳电路输入的参数对密文数据进行解密。加密电路可以在对明文数据进行加密时使用公认的密钥扩展电路110。算法验证电路对加密电路和解密电路进行测试以验证正确的操作。
MACsec壳电路104实现并行的发送和接收通道，支持同时进行加密和解密活动。发送通道包括入口先入先出(FIFO)电路112、报头处理/安全关联(SA)查找电路114、出口处理电路118、出口FIFO电路120和流控制电路122。
入口FIFO电路112接收与MAC协议一致的明文数据，并且例如通过以太网发送。入口FIFO电路缓存数据包形式的输入数据，以供报头处理/SA查找电路114处理。报头处理/SA查找电路从数据包的报头中提取参数，并使用这些参数在存储电路116中查找相关的MACsec属性和参数，其中存储电路116将MAC数据包报头参数和SA关联地存储在可重新配置的壳中，并且能够对较大的SA编号进行可扩展的支持。提取的MAC数据包报头参数包括MAC级源地址、端口号等，并且相关的属性和参数包括SA索引、密码选择、密码特定参数和MACsec特定参数。密码选择参数可以指示AES-GCM-128b、AES-GCM-256b或其他密码套件。密码特定参数可以包括随机数、初始化向量等，而MACsec特定参数可以包括数据包号、安全通道号等。
报头处理/SA查找电路在信号线134上输入明文数据到加密电路106，并在信号线135上输入壳通道数据。壳通道数据包括SA索引、密码选择参数和密码特定参数。加密电路根据密码选择参数和密码特定参数加密明文数据，并将密文输出到出口处理电路118。加密电路使用SA索引选择对输入的明文加密时要使用的密钥。
出口处理电路118为加密的数据包计算并附加新的帧校验序列，将绕过加密块的任何数据包插入到数据流中，并且还可以对数据包执行与MACsec无关的其他变换。
来自出口处理电路118的输出数据被提供给出口FIFO电路120，在通过以太网通道传输数据之前出口FIFO电路120缓存数据。出口FIFO电路向流控制电路122发送信号，流控制电路122允许或反压到入口FIFO电路112的密文数据包的输入。例如，如果出口FIFO电路已满，则流控制电路122将反压到入口FIFO电路112的输入，直到出口FIFO电路120中有可用的空间。
接收通道包括入口FIFO电路124、报头处理/SA查找电路126、出口处理电路128、出口FIFO电路130和流控制电路132。
入口FIFO电路124接收与MAC协议一致的密文数据。例如，入口密文数据可以通过以太网传输。入口FIFO电路124以数据包形式缓存输入数据，以由报头处理/SA查找电路126进行处理。报头处理/SA查找电路126从数据包的报头中提取参数，并使用该参数在存储电路116中查找相关的MACsec属性和参数。
报头处理/SA查找电路126在信号线138上将密文数据输入到解密电路108，并且在信号线140上输入壳通道数据。壳通道数据包括SA索引、密码选择参数和密码特定参数。解密电路根据密码选择参数和密码特定参数对密文数据进行解密，并将明文数据输出到出口处理电路128。
出口处理电路128为解密的数据包计算并添加新的帧校验序列，将绕过解密块的任何数据包插入到数据流中，并且还可以对该数据包执行与MACsec无关的其他变换。
来自出口处理电路128的输出数据被提供给出口FIFO电路130，通过以太网通道发送数据之前FIFO电路130缓存数据。出口FIFO电路130向流控制电路132发送信号，该流控制电路132允许或反压输入到入口FIFO电路124的明文数据包。例如，如果出口FIFO电路130已满，则流控制电路132反压到FIFO电路124的输入，直到出口FIFO电路130中有可用空间为止。
密码壳电路104还包括配置接口，通过该配置接口可以改变SA和相关联的属性与参数。配置接口可以通过可编程逻辑设备中的内部配置访问端口或通过联合测试访问组(Joint Test Access Group，JTAG)扫描接口来实现，这两种接口通常都可用。配置接口也可以连接到统计块136，以读取密码电路积累的操作统计。统计块136积累与加密电路106和解密电路108的操作有关的统计信息，并将该信息存储在存储电路116中。统计信息可以包括不同SA输入值的计数和安全实体的计数以及由MACsec标准定义的其他数据。
图2示出了根据示例性实施方式用于IPsec应用的电路布置200。电路布置200包括IPsec密码壳电路202，其为密码电路102提供输入和输出接口。密码电路包括图1所示的和以上描述的子电路。
IPsec壳电路202实现并行的发送和接收通道，支持同时加密和解密活动。发送通道包括入口先进先出(FIFO)电路112、发送通道入口处理电路204、发送通道出口处理电路208、出口FIFO电路120和流控制电路122。
入口FIFO电路112接收与直接存储器访问协议或MAC协议一致的明文数据，这些明文数据通过例如以太网发送。入口FIFO电路以数据包形式缓存输入数据，以供发送通道入口处理电路204处理。发送通道入口处理电路从数据包的报头中提取参数，并使用所述参数在存储电路116中查找相关的IPsec属性和参数，该存储电路116将IP数据包报头参数和SA相关联地存储在可重新配置的壳中，并且能够对较大的SA编号进行可扩展的支持。所提取的IP数据包头参数包括IP级别源地址、目标地址等，并且相关的属性和参数包括SA索引、密码选择、密码特定参数和IPsec特定参数。密码选择参数可以指示AES-GCM-128b，AES-GCM-256b或其他密码套件。密码特定参数可以包括随机数、初始化向量等，而IPsec特定参数可以包括序列号、安全参数索引(SPI)等。
发送通道入口处理电路204在信号线134上将明文数据输入到加密电路106，并在信号线135上输入壳通道数据。壳通道数据包括SA索引、密码选择参数和密码特定参数。加密电路根据密码选择参数和密码特定参数对明文数据进行加密，并将密文输出到发送通道出口处理电路208。
发送通道出口处理电路208执行IPsec特定的处理，其可以包括在数据包中插入新的链路报头、替换当前的链路报头、合并缓冲器以捕获数据包供软件检查或将数据包插入到来自软件的加密数据流中。
来自发送通道出口处理电路208的输出数据被提供给出口FIFO电路120，在通过以太网通道发送数据前FIFO电路120缓存数据。出口FIFO电路向流控制电路122发送信号，该流控制电路122允许或反压输入到入口FIFO电路112的密文数据包。例如，如果出口FIFO电路已满，则流控制电路122将反压到入口FIFO电路112的输入，直到出口FIFO电路120中有可用空间。
接收通道包括入口FIFO电路124、接收通道入口处理电路210、接收通道出口处理电路212、出口FIFO电路130和流控制电路132。
入口FIFO电路124接收与MAC协议一致的密文数据。例如，入口密文数据可以通过以太网发送。入口FIFO电路124以数据包形式缓存输入数据，以供接收通道入口处理电路210处理。接收通道入口处理电路210从数据包的报头中提取参数，并使用该参数在存储电路116中查找相关的IPsec属性和参数。
接收通道入口处理电路210在信号线138上将密文数据输入到解密电路108，并在信号线140上输入壳通道数据。壳通道数据包括SA索引、密码选择参数和密码特定参数。解密电路根据密码选择参数和密码特定参数对密文数据进行解密，并将明文数据输出到接收通道出口处理电路212。
接收通道出口处理电路212执行如上所述的IPsec特定的处理。
来自接收通道出口处理电路212的输出数据被提供给出口FIFO电路130，在通过DMA或以太网通道传输数据之前出口FIFO电路130缓存数据。出口FIFO电路130向流控制电路132发送信号，流控制电路132允许或反压到FIFO电路124的明文数据包的输入。例如，如果出口FIFO电路130已满，则流控制电路132将反压到入口FIFO电路124的输入，直到在出口FIFO电路130中有可用空间为止。
图3示出了根据示例性实施方式用于批量密码应用的电路布置300。电路布置300包括为密码电路102提供输入和输出接口的批量密码壳电路302。密码电路包括图1所示的和以上描述的子电路。
批量密码壳电路302实现并行的发送和接收通道，支持同时加密和解密活动。发送通道包括发送通道入口处理电路304和发送通道出口处理电路306。发送通道入口处理电路304接收来自用户界面的明文数据，并在存储电路116中查找批量密码属性和参数，存储电路116关联地存储可重配置壳中的SA，并在更大的SA数量上提供可扩展支持。
向批量密码壳302提供输入并从批量密码壳302接收输出的用户界面可以是连接到批量密码壳的输入和输出信号线的任何应用专用电路。例如，用户界面可以是以可编程逻辑实现的用于移动明文或加密数据的电路。或者，可以将DMA控制器连接到批量密码壳的输入或输出。
由于批量密码壳是适合于应用专用接口的最小壳，因此在存储器116中的SA索引查找表可以基于输入的明文或其他应用专用准则。
从存储器116检索到的信息可以包括SA索引、密码选择、密码特定参数以及批量密码特定参数。密码选择参数可以指示AES-GCM-128b、AES-GCM-256b或其他密码套件。密码特定参数可以包括随机数、初始化向量等。
发送通道入口处理电路304在信号线134上将明文数据输入到加密电路106并在信号线135上输入壳通道数据。壳通道数据包括SA索引、密码选择参数和密码特定参数。加密电路根据密码选择参数和密码特定参数对明文数据进行加密，并将密文输出到发送通道出口处理电路306。
发送通道出口处理电路306可以在数据包中插入新的元数据、替换当前的元数据、将绕过加密块的任何数据包插入进数据流或对数据包执行与批量加密无关的其他转换。
来自发送通道出口处理电路306的输出数据被提供给用户界面。取决于应用，出口用户界面可以与入口用户界面相同或不同。
接收通道包括接收通道入口处理电路308和接收通道出口处理电路310。接收通道入口处理电路308经由用户界面接收密文数据，并在存储电路116中查找属性和参数。
接收通道入口处理电路308在信号线138上将密文数据输入到解密电路108，并在信号线140上输入壳通道数据。壳通道数据包括SA索引、密码选择参数和密码特定参数。解密电路根据密码选择参数和密码特定参数对密文数据进行解密，并将明文数据输出到接收通道出口处理电路310。
接收通道出口处理电路310可以执行与出口处理电路306相同的功能。
来自接收通道出口处理电路310的输出数据被提供给用户界面。
图4是根据一个或多个实施方式在发送通道内执行的示例性处理的流程图。在方框402处，响应于将明文数据输入到密码壳电路，密码壳电路从输入数据中提取参数，例如某些协议中的数据包。提取的参数可以取决于应用采用的安全性方案。例如，提取的参数可以用于MACsec、IPsec或批量加密实现方案。
在方框404处，密码壳电路在存储器电路中查找与所提取的参数相关联的壳通道参数。取决于安全应用，壳程序通道参数可以包括SA索引、指示AES-GCM-128b/AES-GCM-256b或其他密码套件的密码选择参数以及密码特定参数，密码特定参数包括随机数、初始化向量、数据包号、安全通道号、序列号、安全参数索引(SPI)等。
硬连线密码电路可以用于各种安全应用，例如MACsec、IPsec或如上所述的批量密码。密码壳电路可以以可编程逻辑实现或被实现为执行软件的处理器，并且可以根据所需的安全应用进行配置。这样，硬连线密码电路具有用于输入壳通道参数和明文的分开的信号线组。在一组信号线上，在方框406处将壳通道参数输入到硬连线密码电路；在另一组信号线上，在方框408处将明文输入到硬连线密码电路。
在方框410处，硬连线密码电路根据输入的壳通道参数加密明文。在方框412处，由密码壳电路根据安全应用输出密文。
图5是根据一个或多个实施方式在接收通道内执行示例性处理的流程图。在方框502，响应于将包含密文的数据输入到密码壳电路，密码壳电路从输入数据中提取参数。在某些协议中，输入数据可以采用数据包格式。提取的参数可以取决于应用所采用的安全性方案。例如，提取的参数可以用于MACsec、IPsec或批量加密实现方案。
在方框504，密码壳电路在存储电路中查找与提取的参数相关联的壳通道参数，如以上关于发送通道的处理所描述的。
硬连线密码电路具有用于输入壳通道参数和密文的分开的信号线组。在一组信号线上，在方框506，将壳通道参数输入到硬连线密码电路；在另一组信号线上，在方框508，将密文输入到硬连线密码电路。
在方框510，硬连线密码电路根据输入的壳通道参数来解密密文。在方框512，根据安全应用，所得的明文由密码壳电路输出。
图6示出了具有多个可重新配置的密码壳电路和相关联的硬接线密码电路的电路布置600。可重新配置的密码壳电路被示为方框604、606…608，并且每个可重配置的密码壳电路具有硬连线密码电路102的专用实例。可重配置的密码壳电路可以是MACsec壳电路104、IPsec壳电路202、批量密码壳电路302的实例，和/或用于任何其他可比较的安全协议的密码壳电路。
电路布置可以为多个不同的安全应用提供加密和解密功能。因此，单个设备可以服务于多个端点，每个端点都需要不同的密码应用。例如，单个设备可以提供MACsec、IPsec和/或批量加密功能。密码壳电路604、606…608的可重新配置性允许随着处理需求的变化将资源重定向到不同的加密安全应用。例如，如果需要，曾经实现了MACsec密码壳电路的可编程资源可以重新编程以实现IPsec密码壳电路。同样，同一个密码壳电路的多个实例可以被配置为满足特定安全应用的带宽要求。
密码设备602例如可以是集成电路(IC)封装。每个密码壳电路604、606…608耦接到输入/输出电路610的至少一个实例。每个输入/输出电路可以是高速串行收发器，其将数据发送到目的地并从设备602外部的源接收数据。在一些实施方案中，明文或密文的源或目的地可以是在与密码设备602相同的IC芯片或封装上实现的电路，并且密码壳电路可以经由总线或设备的可编程路由资源耦接到片上/封装源/目的地，而不是耦接至输入/输出电路610。
图7示出了其上可以实现所公开的电路和处理的可编程集成电路(IC)700。可编程IC也可以被称为片上系统(SOC)，其包括现场可编程门阵列逻辑(FPGA)以及其他可编程资源。FPGA逻辑可以包括在阵列中的几种不同类型的可编程逻辑块。例如，图7示出了可编程IC 700，其包括大量不同的可编程片(tile)，包括多千兆位收发器(MGT)701、可配置逻辑块(CLB)702、随机存取存储器块(BRAM)703、输入/输出块(IOB)704、配置和时钟逻辑(CONFIG/CLOCKS)705、数字信号处理模块(DSP)706、专用输入/输出模块(I/O)707(例如时钟端口)以及其他可编程逻辑708，例如数字时钟管理器、模拟-数字转换器、系统监视逻辑等。一些具有FPGA逻辑的可编程IC还包括专用处理器块(PROC)710以及内部和外部重新配置端口(未示出)。
在一些FPGA逻辑中，每个可编程片包括具有与每个相邻片中的对应互连元件之间的标准化连接的可编程互连元件(INT)711。因此，可编程互连元件一起实现了用于所示FPGA逻辑的可编程互连结构。可编程互连元件INT 711还包括至或来自同一片内的可编程逻辑元件的连接，如图7顶部包括的示例所示。
例如，CLB 702可以包括可被编程以实现用户逻辑的可配置逻辑元件CLE 712，以及单个可编程互连元件INT 711。除了包括一个或多个可编程互连元件以外，BRAM 703还可以包括BRAM逻辑元件(BRL)713。通常，片中包括的互连元件的数量取决于片的高度。所示的BRAM块具有与五个CLB相同的高度，但是也可以使用其他数量(例如四个)。除了适当数量的可编程互连元件之外，DSP片706还可以包括DSP逻辑元件(DSPL)714。除了可编程互连元件INT 711的一个实例之外，IOB 704还可以包括例如输入/输出逻辑元件(IOL)715的两个实例。本领域技术人员将清楚，被连接到例如I/O逻辑元件715的实际的I/O焊盘通过使用层叠在各个示出的逻辑块上方的金属来制造，并且通常不限于输入/输出逻辑元件715的区域。
靠近裸片(die)中心的柱状区域(在图7中以阴影示出)用于配置、时钟和其他控制逻辑。从此列延伸的水平区域709用于在可编程IC的整个宽度上分配时钟和配置信号。应当指出，对“列”和“水平”区域的引用是相对于以纵向方向查看图形的。
一些利用图7所示的架构的可编程IC包括附加的逻辑块，这些逻辑块破坏了构成可编程IC的很大一部分的规则柱状结构。附加逻辑块可以是可编程块和/或专用逻辑。例如，图7中所示的处理器块PROC 710横跨几列CLB和BRAM。
应当指出，图7仅仅旨在示出示例性可编程IC架构。列中逻辑块的数量、列的相对宽度、列的数量和顺序、列中包括的逻辑块的类型、逻辑块的相对大小以及图7顶部所包括的互连/逻辑实现方案都仅仅是示例性的。例如，在实际的可编程IC中，无论CLB出现在何处，通常都包括一个以上的相邻列CLB，以促进用户逻辑的有效实现。
可以实现各种模块以执行本文描述和/或附图中示出的操作和活动中的一个或多个。在这些上下文中，“模块”、“引擎”或“块”是执行这些或相关操作/活动(例如，加密和/或解密)的一个或多个的电路。例如，一个或多个模块/引擎是被配置和布置为用于实现这些操作/活动的离散逻辑电路或可编程逻辑电路，其被配置和布置用于实现这些操作/活动，如图1-3和6所示。可编程电路可以包括被编程为执行一组(或几组)指令(和/或配置数据)的一个或多个计算机电路。指令(和/或配置数据)可以是存储在存储器(电路)中并可从存储器(电路)访问的固件或软件的形式。例如，第一模块和第二模块包括基于CPU硬件的电路和固件形式的一组指令的组合，其中第一模块包括具有一组指令的第一CPU硬件电路，第二模块包括具有另一组指令的第二CPU硬件电路。
公开的电路布置包括加密电路和解密电路。密码壳电路具有发送通道和与该发送通道并行的接收通道。发送通道包括耦接到加密电路的加密接口电路。加密接口电路被配置为基于明文输入数据包中的数据确定第一密码参数，并且将第一密码参数和明文输入数据包输入到加密电路。接收通道包括耦接到解密电路的解密接口电路。解密接口电路被配置为基于密文输入数据包中的数据确定第二密码参数，并且将第二密码参数和密文输入数据包输入到解密电路。加密电路被配置为基于第一密码参数对明文输入数据包进行加密，解密电路被配置为基于第二密码参数对密文输入数据包进行解密。密码壳电路可以在可编程逻辑电路中实现。密码壳电路可以包括被配置为执行指令的处理器，所述指令使处理器确定第一密码参数和第二密码参数。密码壳电路可以包括配置有多个安全关联的存储电路，所述安全关联指定第一密码参数和第二密码参数。密码壳电路实现媒体访问控制安全。密码壳电路可以实现互联网协议安全。密码壳电路可以实现批量加密和批量解密。第一密码参数和第二密码参数可以包括密码选择码和初始化向量。发送通道可以包括第一组信号线和第二组信号线，第一组信号线将第一密码参数从加密接口电路加载到加密电路，第二组信号线是与第一组信号线在物理上分开的，其将明文输入数据包中的数据加载到加密电路。接收通道可以包括第三组信号线和第四组信号线，第三组信号线将第二密码参数从解密接口电路加载到解密电路，第四组信号线是与第三组信号线在物理上分开的，其将密码输入数据包中的数据加载到解密电路。发送通道中的第一组和第二组信号线可以在可编程逻辑电路中实现。
另一公开的电路布置包括集成电路(IC)器件。多对加密电路和解密电路被布置在IC器件上。多个密码壳电路分别耦接到多对加密电路和解密电路。每个密码壳电路具有一个发送通道和一个与发送通道并行的接收通道。发送通道包括加密接口电路，其被耦接到相应的一对加密和解密电路中的加密电路。加密接口电路被配置为基于明文输入数据包中的数据确定第一密码参数，并且将第一密码参数和明文输入数据包输入到加密电路。接收通道包括解密接口电路，其被耦接到相应的一对加密和解密电路中的解密电路。解密接口电路被配置为基于密文输入数据包中的数据确定第二密码参数，并且将第二密码参数和密文输入数据包输入到解密电路。相应的一对加密和解密电路中的加密电路被配置为基于第一密码参数对明文输入数据包进行加密，并且相应的一对加密和解密电路中的解密电路被配置为基于第二密码参数对密文输入数据包进行解密。多个密码壳电路可以实现媒体访问控制安全、互联网协议安全或批量加密中的一种。多个密码壳电路中的一个或多个可以实现媒体访问控制安全，多个密码壳电路中的一个或多个可以实现互联网协议安全，并且多个密码壳电路中的一个或多个可以实现批量加密。多个密码壳电路可以在可编程逻辑电路中实现。多个密码壳电路可以包括一个或多个处理器，处理器被配置为执行指令，以使得所述一个或多个处理器确定第一密码参数和第二密码参数。多个密码壳电路中的每个密码壳电路可以包括存储电路，其配置有多个安全关联，所述安全关联指定第一密码参数和第二密码参数。第一密码参数和第二密码参数可以包括密码选择码和初始化向量。发送通道可以包括第一组信号线和第二组信号线，第一组信号线将第一密码参数从加密接口电路加载到加密电路，第二组信号线是与第一组信号线在物理上分开的，其将明文输入数据包中的数据加载到加密电路。接收通道可以包括第三组信号线和第四组信号线，第三组信号线将第二密码参数从解密接口电路加载到解密电路，第四组信号线是与第三组信号线在物理上分开的，其将密码输入数据包中的数据加载到解密电路。
尽管在某些情况下可以在各个附图中描述各方面和特征，但是应当理解，也可以将一个附图中的特征与另一附图中的特征进行组合，即使这种组合未明确示出或未明确描述为组合。
所述电路和方法被认为适用于加密和/或解密的各种系统。通过考虑说明书，其他方面和特征对于本领域技术人员也将是显而易见的。电路和方法可以被实现为：用来执行软件的一个或多个处理器；专用集成电路(ASIC)；或可编程逻辑设备上的逻辑。说明书和附图仅被认为是示例，本发明的真实范围由所附权利要求指示。

Claims (15)

1.一种电路布置，其特征在于，所述电路布置包括：
加密电路；
解密电路；以及
密码壳电路，所述密码壳电路具有发送通道和与所述发送通道并行的接收通道，其中
所述发送通道包括耦接到所述加密电路的加密接口电路，所述加密接口电路被配置为基于明文输入包中的数据确定第一密码参数并将所述第一密码参数和所述明文输入包输入到所述加密电路，其中所述第一密码参数和所述明文输入包中的数据在物理上分开的信号线上被提供给所述加密电路；
所述接收通道包括耦接到所述解密电路的解密接口电路，所述解密接口电路被配置为根据密文输入包中的数据确定第二密码参数并将所述第二密码参数和所述密文输入包输入到所述解密电路，其中所述第二密码参数和所述密文输入包中的数据在物理上分开的信号线上被提供给所述解密电路；
所述加密电路被配置为基于所述第一密码参数对所述明文输入包进行加密；以及
所述解密电路被配置为基于所述第二密码参数对所述密文输入包进行解密。
2.根据权利要求1所述的电路布置，其特征在于，所述密码壳电路以可编程逻辑电路实现。
3.根据权利要求1所述的电路布置，其特征在于，所述密码壳电路包括处理器，所述处理器被配置为执行指令，所述指令使得所述处理器确定所述第一密码参数和所述第二密码参数。
4.根据权利要求1-3中的任一项所述的电路布置，其特征在于，所述密码壳电路包括存储电路，所述存储电路被配置为具有多个安全关联，所述多个安全关联指定所述第一密码参数和所述第二密码参数。
5.根据权利要求1-3中的任一项所述的电路布置，其特征在于，所述密码壳电路实现媒体访问控制安全、互联网协议安全或批量加密和批量解密中的一个。
6.根据权利要求5所述的电路布置，其特征在于，所述密码壳电路包括存储电路，所述存储电路被配置为具有多个安全关联，所述多个安全关联指定所述第一密码参数和所述第二密码参数。
7.根据权利要求1-3中的任一项所述的电路布置，其特征在于，所述第一密码参数和所述第二密码参数包括密码选择码和初始化向量。
8.根据权利要求7所述的电路布置，其特征在于，所述密码壳电路包括存储电路，所述存储电路被配置为具有多个安全关联，所述安全关联指定所述第一密码参数和所述第二密码参数。
9.根据权利要求1-3中任一项所述的电路布置，其特征在于：
所述发送通道包括第一组信号线和第二组信号线，所述第一组信号线将所述第一密码参数从所述加密接口电路加载到所述加密电路，所述第二组信号线与所述第一组信号线在物理上分开并且将所述明文输入包中的数据加载到所述加密电路；和
所述接收通道包括第三组信号线和第四组信号线，所述第三组信号线将所述第二密码参数从所述解密接口电路加载到所述解密电路，所述第四组信号线与所述第三组信号线在物理上分开并且将所述密文输入包的数据加载到所述解密电路。
10.根据权利要求9所述的电路布置，其特征在于，所述密码壳电路包括存储电路，所述存储电路被配置为具有多个安全关联，所述安全关联指定所述第一密码参数和所述第二密码参数。
11.根据权利要求10所述的电路布置，其特征在于，所述第一密码参数和所述第二密码参数包括密码选择码和初始化向量。
12.一种电路布置，其特征在于，所述电路布置包括：
集成电路器件；
设置在所述集成电路器件上的多对加密电路和解密电路；
多个密码壳电路，所述多个密码壳电路分别耦接到所述多对加密电路和解密电路，每个密码壳电路具有发送通道和与所述发送通道并行的接收通道，其中：
所述发送通道包括耦接到一对加密电路和解密电路中的所述加密电路的加密接口电路，所述加密接口电路被配置为基于明文输入包中的数据确定第一密码参数，并且将所述第一密码参数和所述明文输入包输入到所述加密电路，其中所述第一密码参数和所述明文输入包中的数据在物理上分开的信号线上被提供给所述加密电路；
所述接收通道包括耦接到一对加密电路和解密电路中的所述解密电路的解密接口电路，所述解密接口电路被配置为基于密文输入包中的数据确定第二密码参数，并且将所述第二密码参数和所述密文输入包输入到所述解密电路，其中所述第二密码参数和所述密文输入包中的数据在物理上分开的信号线上被提供给所述解密电路；
一对加密电路和解密电路中的所述加密电路被配置为基于所述第一密码参数加密所述明文输入包；以及
一对加密电路和解密电路中的所述解密电路被配置为基于所述第二密码参数解密所述密文输入包。
13.根据权利要求12所述的电路布置，其特征在于，所述多个密码壳电路实现媒体访问控制安全、互联网协议安全或批量密码中的一项或多项。
14.根据权利要求12所述的电路布置，其特征在于，所述多个密码壳电路中的一个或多个密码壳电路实现媒体访问控制安全，并且所述多个密码壳电路中的一个或多个密码壳电路实现互联网协议安全。
15.根据权利要求12至14中任一项所述的电路布置，其特征在于，每个密码壳电路都包括存储电路，所述存储电路被配置为具有多个安全关联，所述安全关联指定所述第一密码参数和所述第二密码参数，所述第一密码参数和所述第二密码参数包括密码选择码和初始化向量。
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