CN112731100A - 神经网络电路的超低功耗负时序余量时序监测方法 - Google Patents

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Abstract

本发明公开了神经网络电路的超低功耗负时序余量时序监测方法，涉及基于片上时序检测的自适应电压调节技术，属于集成电路低功耗设计的技术领域。本发明提供一种神经网络电路的超低功耗工作方法，通过在其关键路径特定位置插入时序监测单元，并设置部分电路工作在“负时序余量”下，从而使得系统可以进一步降低电压、压缩时序余量，获得更高的功耗收益。

Description

神经网络电路的超低功耗负时序余量时序监测方法
技术领域
本发明公开了神经网络电路的超低功耗负时序余量时序监测方法，涉及基于片上时序检测的自适应电压调节技术，属于集成电路低功耗设计的技术领域。
背景技术
随着集成电路（Integrated Circuit ,IC）工艺尺寸的逐渐缩小，工艺、电压、温度（Process-Voltage-Temperature, PVT）等偏差对电路的影响也会增大。IC设计者通常会通过预留时序余量的方式保证芯片在最坏情况的PVT环境下也能够正常工作。“最坏情况”是指对电路时序造成负面影响的各种不利因素同时出现的情况，但在芯片实际工作中，最坏情况很少发生甚至不发生，这就导致了设计过于保守，造成了芯片性能和功耗的浪费。
片上时序监测技术通过在电路中加入时序监测单元监测PVT偏差对关键路径时序的影响并根据监测的信息自适应地调节工作电压，有效释放预留的时序余量进而提升性能，抑制PVT偏差对电路的影响。在数字电路中，影响功能和性能的最重要的一个因素就是关键路径，即电路中延时最长的一条或一组路径。
为了确保数字电路能够正常工作，必须保证所有的关键路径在电路的每个执行周期内都能将上一个周期的输出数据正确地传递给下一级寄存器，并且寄存器能完成正确地采样。神经网络加速器的结构以运算逻辑为主，通常由大量的乘累加运算单元组成，而关键路径一般也由这部分逻辑产生。
目前，神经网络中比较常见的运算单元类型主要分为加法树型和自累加型的运算单元，其中，自累加型运算单元关键路径延时较短，可以支持更高的工作频率，为了追求算力，现有的神经网络加速器大多都采用了自累加型运算单元，其中进位链所在路径构成了累加结构中最长的拓扑结构，即关键路径。在传统的数字电路设计中，结合自适应电压调节的方案，系统往往只能工作在以最关键的时序路径延时为时钟周期的情况下，在到达第一次时序出错点（Point of the First Failure, PoFF）后，立即抬升电压，使得系统稳定在第一次时序出错之前（Point Before the First Failure, PBFF）的电压点，目前已公开的神经网络在线监测方案也是如此。而事实上关键路径的延时与数据的相关性很大，多数情况下数据的翻转并不会发生在最长的路径结构中（累加寄存器最高位为末端的数据路径），此时以累加寄存器最高位为关键路径基准进行自适应调节，将导致电路仍然存在一定的时序余量，并不能将时序余量完全消除。此外，常规基于末端时序监测的自适应调节方法可能存在由于最长路径不激活引起的时序违规漏报，从而影响系统的稳定性。
发明内容
本发明的发明目的是针对上述背景技术的不足，提供了神经网络电路的超低功耗负时序余量时序监测方法，以较低的电路成本在保证电路正确的前提下进一步压缩时序余量，解决了以神经网络累加寄存器最高位为关键路径时功耗收益减小、稳定性差的技术问题。
本发明为实现上述发明目的采用如下技术方案：使用时序监测单元监测关键路径的时序，在时序紧张时发出报警信号给系统状态机，状态机控制系统的工作电压与工作频率。
时序监测单元插入点的选择，当输入特征值为x比特，输入权重为y比特，乘法操作后数据位宽扩展为(x+y-1)比特，假设神经网络关键路径的累加寄存器位宽为z比特，则只需要针对第(x+y-1)比特至第(z-2)比特中的任意一位进行监测即可。
面向低功耗的时序监测单元组，每个时序监测单元的输入端接在神经网络一个运算单元中关键路径即自累加型加法器进位链中的时序监测单元插入点，在时钟信号高相位时监测关键路径插入点的时序并在其时序紧张时输出报警信号。
根据时序监测单元插入点的选择，系统工作电压将被调整为插入点恰好满足时序约束，插入点到神经网络关键路径即自累加型加法器进位链最高位的部分电路将工作在负时序余量，为了保证电路功能正确，利用锁存器的时间借用特性，将关键路径中插入点及其后方的所有触发器替换为锁存器，只要其信号在时钟高电平期间到来都可以被正确接收。
将触发器替换为锁存器后，由于锁存器高电平透明的特性，不仅迟到的数据可以被采样到，短路径的数据翻转也会被采集下来，导致电路功能出错，称为短路径问题。因此需要填充短路径至时钟高电平之后。短路径的修复方法与传统保持时间(hold)违规的修复类似，例如，可采用插入缓冲器的方式增加路径延时的长度。
本发明神经网络电路的超低功耗负时序余量时序监测方法的电路设计过程有如下步骤：
步骤一：设计神经网络加速器电路、找出关键路径；
步骤二：在上述插入点插入时序监测单元；
步骤三：将时序监测单元插入点至关键路径末端的所有触发器替换为锁存器；
步骤四：修复短路径；
步骤五：电路运行时根据监测结果是否存在时序违规来调节电压和频率，若发生时序违规则增加电压或降低频率，反之则降低电压或提高频率。
本发明采用上述技术方案，具有以下有益效果：本发明提出的神经网络电路的超低功耗负时序余量时序监测方法，在关键电路中特定位置插入时序监测单元，保证关键路径中时序监测单元插入点的时序余量接近于零，而监测点后端的部分路径工作在负时序余量下，有如下两个技术优势：
(1)克服了常规末端时序监测可能存在的由于路径不激活引起的时序违规漏报，从而提高系统的稳定性；
(2)通过锁存器的时间借用特性保证监测点所在路径以及更长路径的数据采样正确，使得系统可以在首次出错点（Point Before the First Failure, PBFF）继续下调电压至“负时序余量点”（Point of the Negative Margin, PoNM），获得更高的功耗收益。
附图说明
图1为本申请公开的神经网络电路的超低功耗负时序余量时序监测方法示意图。
图2为本申请涉及的双采样型时序监测单元的电路图。
图3为本申请选择监测点的示意图。
图4为本申请涉及的时序监测单元的功能时序图。
图5 为常规末端时序监测方法与本申请神经网络负时序余量时序监测方法的时序违规漏报对比图。
图6为常规末端时序监测方法与本申请神经网络负时序余量时序监测方法在宽电压下的功耗收益图。
图7为常规末端时序监测方法与本申请神经网络负时序余量时序监测方法在宽电压下的频率收益图。
具体实施方式
下面结合附图对发明的技术方案进行详细说明。神经网络电路的超低功耗负时序余量时序监测方法如图1所示，关键路径为1比特权重与8比特激活值相乘结果累加的15比特自累加型加法器进位链，其中，时序监测单元插入在最低监测位（即累加寄存器第8 比特acc[8]），以该寄存器为末端的路径相比最长路径短得多，这在PBFF 模式下进一步将时序余量压缩至PoNM，神经网络工作在“负时序余量”模式。
时序监测单元选择经典的Razor双采样型监测单元，如图2所示，该时序监测单元由两个触发器、一个延时单元以及一个异或门构成，延时单元使得输入数据到达两个触发器的时间存在一定的延时，在时序紧张时延时后的输入数据将在时钟上升沿后到达而不能被影子触发器采集，导致两触发器的输出不同，异或门发出报警信号给系统状态机控制系统工作电压与工作频率。
关于监测点位置的选取，根据加法器的进位传播模式将神经网络中在线监测点的选择问题分为两种情况讨论：
情况一：正负相加导致最高位翻转。在有符号数相加的运算中，最终产生的累加结果最高位是符号位，代表结果的正负。当符号位为0时，结果为正；当符号位为1时，结果为负。由于负数参与加法运算时，通常都使用补码来进行计算。因此在这种情况下本周期累加寄存器的结果相比上一周期一定会发生最高位翻转。为了防止结果溢出，在设计时会将累加寄存器位宽预留得比被加数和加数的位宽大得多，因此，补码运算会导致较高几位数随着最高位的翻转同时也发生翻转。在本实例中，累加寄存器位宽为15比特（记为第0~14比特），输入特征值位宽为8比特（记为第0~7比特），因此监测点可以选择在第8比特到第14比特其中的某一位。
情况二：连续正数/负数相加导致较高位翻转。连续多个周期正数相加或者连续多个周期负数相加的情况往往会导致数据逐渐累加，造成更高位数据的翻转。这也是一种加法器中比较常见的进位传播模式。例如，两个8比特正数的加法运算（最高位为符号位），很容易导致数据累加到第8位，符号位扩展到第9位，使得该条数据路径呈现出更长的延时。这种情况与情况一不同，较高位的翻转完全是由于其低一位的进位翻转导致的，而更高的几位数据不会发生翻转。以此类推，当连续多个正数或者连续多个负数相加导致次高位翻转时，该情况下的路径延时达到最高。事实上情况二是一种比较极端的情况，在实际的神经网络设计中很少出现，因此，需要结合具体神经网络应用中的加法位宽进行分析，在本实例中实际可选择的监测位置为从一个较高的比特到第13比特中。
因此，综合考虑这两种情况，本实例选择将监测点放在累加寄存器的第8比特至第13比特中的任意一位处，即在每个加法器的累加寄存器中，对除最高位符号位外、超出输入位宽的任意一位进行监测即可覆盖住所有可能的关键路径末端翻转情况，如图3所示。最终实际选择第8比特作为神经网络中的监测点，在此处插入时需检测单元，在时钟信号高相位时监测关键路径插入点的时序并在其时序紧张时输出报警信号。
同时，将第8比特到第14比特的末端寄存器替换为锁存器，以保证时序违规时可以利用时间借用特性来保证功能正确。但是锁存器会带来额外的两个问题：连续关键路径问题以及短路径问题：
连续关键路径问题：如果连续多个周期借用时间，累积到50%的时钟周期时，则会导致锁存器无法正确地采样。图4详细描述了神经网络电路中的数据流向，其中，关键路径是以特征值寄存器为路径起点、以累加寄存器作为路径终点，短路径是以累加寄存器作为路径起点、同样以累加寄存器作为路径终点，两条路径之间存在几十倍的延时差。关键路径运算的结果存入累加寄存器，作为下一个周期自累加的一个数据。因此，关键路径的时间借用对于下一周期的影响体现在短路径上而非关键路径上，这意味着神经网络中不会存在连续两个时钟周期有同一条关键路径都发生时序错误，即不存在连续的时间借用情况。
短路径问题：在时钟高电平期间，锁存器不仅可以采样到迟到的数据，而且也会将短路径的数据翻转采集下来，这会使得电路功能出错。因此，必须保证电路中所有的短路径完全被修复。其修复方法与传统保持时间(hold)违规的修复类似，不同的是短路径需要被填充到时钟高电平之后。
图5为使用TSMC28nm工艺流片的芯片在发生快速电压下降时，常规末端时序监测方法与本发明提出的神经网络负时序余量时序监测方法的时序违规漏报的对比。快速电压（Voltage droop）降由电源噪声、电路状态切换和板级干扰等因素引入，在VDD电压较低时对电路时序影响很大，会造成电路时序出错。在芯片流片后的实测阶段，在幅度约为±50mV的快速电压降的影响下对芯片的在线监测功能进行测试。如图5所示，常规末端时序监测方法确实会发生时序违规漏报，而本发明的神经网络负时序余量时序监测方法可以准确捕获时序违规。捕捉1000个快速电压下降，统计时序违规漏报率，常规末端时序监测方法的漏报率高达90％，而本发明的漏报率为0。
图6和图7分别为使用TSMC28nm工艺流片的芯片在宽电压范围内进行神经网络负时序余量时序监测方法与常规末端时序监测方法的自适应调节的功耗收益和频率收益，系统在神经网络负时序余量时序监测方法可获得27.01%-58.02%的功耗收益，相比传统监测关键路径末端寄存器的系统提高了约8%的功耗收益。
综上，通过在关键电路中特定位置插入时序监测单元，保证关键路径中时序监测单元插入点的时序余量接近于零，而监测点后端的部分路径工作在负时序余量下，通过锁存器的时间借用特性保证监测点所在路径以及更长路径的数据采样正确，使得系统不仅完全消除了PVT偏差带来的时序余量浪费，还在此基础上进一步获得了更高的功耗收益，同时还克服了常规末端时序监测可能存在的由于路径不激活引起的时序违规漏报，提高了系统的强健性。

Claims (7)

1.神经网络电路的超低功耗负时序余量时序监测方法，其特征在于，根据神经网络累加数据的比特数以及关键路径中累加寄存器的位宽选择累加寄存器因累加操作发生反转的比特位为时序监测单元插入点，在关键路径中插入时序监测单元，将时序监测单元插入点至关键路径末端的所有触发器替换为锁存器，修复关键路径中因锁存器导致的短路径，根据时序监测单元输出的报警信号调整神经网络电路系统的电压或频率。
2.根据权利要求1所述神经网络电路的超低功耗负时序余量时序监测方法，其特征在于，对于自累加型神经网络电路，根据输入特征值的比特数x、输入权重的比特数y以及关键路径累加寄存器的位宽z选择累加寄存器第(x+y-1)比特位至第(z-2)比特位中的任意一位为时序监测单元插入点。
3.根据权利要求1所述神经网络电路的超低功耗负时序余量时序监测方法，其特征在于，修复关键路径中因锁存器导致的短路径的方法为：将短路径填充至时钟高电平之后的关键路径中。
4.根据权利要求3所述神经网络电路的超低功耗负时序余量时序监测方法，其特征在于，将短路径填充至时钟高电平之后的关键路径中的方法为：在关键路径中插入缓冲器增加关键路径延时长度直至短路径处于时钟高电平之后的关键路径中。
5.根据权利要求1所述神经网络电路的超低功耗负时序余量时序监测方法，其特征在于，根据时序监测单元输出的报警信号调整神经网络电路系统的电压或频率的方法为：发生时序违规时增加电压或降低频率，未发生时序违规时降低电压或提高频率。
6.根据权利要求1所述神经网络电路的超低功耗负时序余量时序监测方法，其特征在于，该方法通过时序监测单元组实现，神经网络电路每个运算单元关键路径的时序监测单元插入点都连接有一个时序监测单元，所述时序监测单元在时钟信号高相位时监测插入点的时序并在时序紧张时输出报警信号。
7.根据权利要求1所述神经网络电路的超低功耗负时序余量时序监测方法，其特征在于，所述时序监测单元为Razor双采样型监测单元。
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