CN112714264B - 一种基于FPGA的HDM转eDP的接口转换装置及接口转换方法 - Google Patents

一种基于FPGA的HDM转eDP的接口转换装置及接口转换方法 Download PDF

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Abstract

本发明公开了一种基于FPGA的HDM转eDP的接口转换装置及接口转换方法，装置包括HDMI RX模块、MicroBlaze软核模块、scaler缩放模块、FIFO模块、DDR3总线控制模块、DDR3的IP核模块、4K图像数据融合模块、4K高清时序控制模块和eDP TX模块；HDMI RX模块从主机接收视频图像，将视频图像转为RGB格式；缩放模块将RGB视频图像放大至4K，由FIFO模块保存；保存数据达到预设数时，写入DDR3SDRAM；融合模块从DDR3SDRAM中读取数据预处理，再转换为eDP信号，发送至高清显示器。本发明可使4K高清液晶显示器的显示速度快。

Description

一种基于FPGA的HDM转eDP的接口转换装置及接口转换方法
技术领域
本发明涉及4K高清液晶显示系统领域，尤其涉及一种基于FPGA的HDM转eDP的接口转换装置及接口转换方法。
背景技术
目前各大液晶显示器厂商常用的点亮4K eDP接口液晶面板的方案，是采用基于中国台湾MSTAR或者Realtek和中国大陆海思图像处理芯片等eDP处理芯片设计的，而采用该方案若需要增加新的图像数据传输功能或者改变某一项性能却显得尤为困难，例如在主屏幕eDP显示基础上再增加一个副屏幕eDP显示或者VGA环出显示不一样的分辨率图像就不能用上述方案来实现。且这种技术方案的液晶面板对4K视频图像的显示速度慢。
发明内容
本发明所要解决的技术问题在于，提供一种基于FPGA的HDM转eDP的接口转换装置及接口转换方法，可使4K液晶显示器对4K视频图像的显示速度快。
为实现上述技术目的，本发明采用如下技术方案：
一种基于FPGA的HDM转eDP的接口转换装置，包括FPGA模块和DDR3 SDRAM；所述FPGA模块包括HDMI RX模块、MicroBlaze软核模块、scaler缩放模块、FIFO模块、DDR3总线控制模块、DDR3的IP核模块、4K图像数据融合模块、4K高清时序控制模块和eDP TX模块；
所述HDMI RX模块，通过HDMI RX硬件接口与PC主机连接，由MicroBlaze软核模块控制，从PC主机接收视频图像数据；
所述HDMI RX模块，用于将接收到的HDMI视频图像数据，转换为RGB格式的视频图像数据，并发送给scaler缩放模块；
所述scaler缩放模块，用于将接收到的RGB格式的视频图像数据，分辨率放大至4K，并发送给FIFO模块；
所述FIFO模块，用于保存接收到的分辨率为4K的RGB格式的视频图像数据，并对保数据的像素点数进行计数；
所述DDR3总线控制模块，用于DDR3总线逻辑的调度和对DDR3的IP核模块的控制；
所述DDR3的IP核模块，用于在FIFO模块的保存数据达到预设的像素点数时，将FIFO模块当前保存的像素点写入DDR3 SDRAM；
所述4K图像数据融合模块，用于从DDR3 SDRAM读取视频图像数据并进行数据预处理；
所述4K高清时序控制模块，用于产生eDP模块的控制时序，并根据控制时序将数据预处理得到的4K视频图像数据转换为eDP信号，进而将eDP信号写入eDP TX模块；
所述eDP TX模块，通过eDP TX硬件接口与高清显示器连接，由MicroBlaze软核模块控制，将视频图像数据至4K高清显示器。
在更优的技术方案中，所述接口转换装置还包括信号调理电路，设置于HDMI RX模块的HDMI RX硬件接口的前端，即与PC主机之间。
在更优的技术方案中，所述信号调理电路，包括从PC主机与HDMI RX硬件接口之间上拉的串联电阻和电感，以及设置于上拉点与HDMI RX硬件接口之间的电容。
在更优的技术方案中，所述4K图像数据融合模块对视频图像数据进行数据预处理，是指对视频图像数据进行对比度调节、图像数据去噪和图像增强。
在更优的技术方案中，所述scaler缩放模块采用双线性插值算法，将接收到的RGB格式的视频图像数据的分辨率放大至4K。
本发明还提供一种基于FPGA的HDM转eDP的接口转换方法，应用于包括FPGA模块和DDR3 SDRAM的接口转换装置，所述FPGA模块包括HDMI RX模块、MicroBlaze软核模块、scaler缩放模块、FIFO模块、DDR3总线控制模块、DDR3的IP核模块、4K图像数据融合模块、4K高清时序控制模块和eDP TX模块；所述接口转换方法包括：
MicroBlaze软核模块控制HDMI RX模块，使HDMI RX模块通过HDMI RX硬件接口从PC主机接收视频图像数据；
HDMI RX模块将接收到的HDMI视频图像数据，转换为RGB格式的视频图像数据，并发送给scaler缩放模块；
scaler缩放模块将接收到的RGB格式的视频图像数据，分辨率放大至4K，然后发送给FIFO模块；
FIFO模块保存接收到的分辨率为4K的RGB格式的视频图像数据，并对保数据的像素点数进行计数；
在FIFO模块的保存数据达到预设的像素点数时，DDR3的IP核模块将FIFO模块当前保存的像素点写入DDR3 SDRAM；
4K图像数据融合模块从DDR3 SDRAM读取视频图像数据并进行数据预处理；
4K高清时序控制模块根据自身产生的eDP模块的控制时序，将数据预处理得到的4K视频图像数据转换为eDP信号，进而将eDP信号写入eDP TX模块；
MicroBlaze软核模块控制eDP TX模块，使eDP TX模块通过eDP TX硬件接口将视频图像数据至4K高清显示器。
在更优的技术方案中，所述接口转换装置还包括信号调理电路，设置于HDMI RX模块的HDMI RX硬件接口的前端；HDMI RX模块通过HDMI RX硬件接口接收的视频图像数据，是PC主机输出并经信号调理电路进行抗干扰处理后得到的视频图像数据。
在更优的技术方案中，所述4K图像数据融合模块对视频图像数据进行数据预处理，是指对视频图像数据进行对比度调节、图像数据去噪和图像增强。
在更优的技术方案中，所述scaler缩放模块采用双线性插值算法，将接收到的RGB格式的视频图像数据的分辨率放大至4K。
在更优的技术方案中，FIFO模块保存数据的预设像素点数为3840。
有益效果
本发明基于FPGA将设计HDMI的高速接收接口与eDP接口，实现将分辨率为4K的视频图像信号通过HDMI接口接收，并通过对视频图像数据放大，而后通过DDR3控制模块保存到SDRAM芯片中，最终调用eDP接口将SDRAM芯片中的4K视频图像数据发送到4K高清显示器，经过eDP驱动器将图像信号增强处理后在4K高清显示器显示，可应用于4K高清显示领域，具有处理速度快、控制或者修改功能灵活等优点，只缓存一帧图像就能够在显示器显示画面，比市场上用专用图像处理IC器件速度快，保证该4K视频图像传输显示的实时性，在对快速移动目标跟踪显示的领域上具有巨大的优势，显示延迟时间小。
附图说明
图1为实现4k高清HDMI视频接口转eDP接口原理框图。
图2是4K HDMI输入到FPGA GTX管脚信号调理电路图。
图3为MicroBlaze软核对HDMI RX硬核的软件控制流程图。
图4为MicroBlaze软核对eDP TX硬核的软件控制流程图。
图5是FPGA内部DDR3控制数据流处理流程图。
具体实施方式
下面对本发明的实施例作详细说明，本实施例以本发明的技术方案为依据开展，给出了详细的实施方式和具体的操作过程，对本发明的技术方案作进一步解释说明。
本发明提供一种基于FPGA的HDM转eDP的接口转换装置，参考图1所示，包括FPGA模块和DDR3 SDRAM；所述FPGA模块包括HDMI RX模块、MicroBlaze软核模块、scaler缩放模块、FIFO模块、DDR3总线控制模块、DDR3的IP核模块、4K图像数据融合模块、4K高清时序控制模块和eDP TX模块。
所述HDMI RX模块，通过HDMI RX硬件接口与PC主机连接，由MicroBlaze软核模块控制，从PC主机接收视频图像数据；在本实施例中，PC主机需要安装可以输出分辨率为3840*2160的4K分辨率的显卡与相应的显卡驱动，本发明的HDMI RX硬件接口通过HDMI线缆与PC主机连接。
在更优的实施例中，在HDMI RX模块的HDMI RX硬件接口的前端，即与PC主机之间，还设置有信号调理电路；具体的信号调理电路，如图2所示，是从PC主机与HDMI RX硬件接口之间上拉串联的50Ω电阻和20nH电感，然后在上拉点与HDMI RX硬件接口之间设置0.1uF电容。通过信号调理电路对PC主机传输的HDMI视频图像数据进行抗干扰处理，从而使HDMI RX模块接收到的HDMI视频图像数据质量更高。
所述HDMI RX模块，用于将接收到的HDMI视频图像数据，转换为RGB格式的视频图像数据，并发送给scaler缩放模块。
所述scaler缩放模块，用于将接收到的RGB格式的视频图像数据，分辨率放大至4K，并发送给FIFO模块；具体可采用双线性插值算法进行分辨率放大，从而很好的解决了分辨率放大后的视频图像边界模糊的问题。
所述FIFO模块，用于保存接收到的分辨率为4K的RGB格式的视频图像数据，并对保存数据的像素点数进行计数。
所述DDR3的IP核模块，用于在FIFO模块的保存数据达到预设的像素点数3840时，将FIFO模块当前保存的像素点写入DDR3 SDRAM。
所述DDR3总线控制模块，用于DDR3总线逻辑的调度和对DDR3的IP核模块的控制，使DDR3的IP核模块能够高效高速的处理HDMI输入的数据。
所述4K图像数据融合模块，用于从DDR3 SDRAM读取视频图像数据并进行数据预处理，可以是对视频图像数据进行对比度调节、图像数据去噪和图像增强处理。
所述4K高清时序控制模块，用于产生eDP模块的控制时序，并根据控制时序将数据预处理得到的4K视频图像数据转换为eDP信号，进而将eDP信号写入eDP TX模块。
所述eDP TX模块，通过eDP TX硬件接口与高清显示器连接，由MicroBlaze软核模块控制，将视频图像数据至高清显示器。
与上述基于FPGA的HDM转eDP的接口转换装置相对应，本发明还提供一种基于FPGA的HDM转eDP的接口转换方法，应用于上述的接口转换装置，即该接口转换装置包括FPGA模块和DDR3 SDRAM，所述FPGA模块包括HDMI RX模块、MicroBlaze软核模块、scaler缩放模块、FIFO模块、DDR3总线控制模块、DDR3的IP核模块、4K图像数据融合模块、4K高清时序控制模块和eDP TX模块。具体的接口转换方法，参考图5所示，包括：
(1)MicroBlaze软核模块控制HDMI RX模块，使HDMI RX模块通过HDMI RX硬件接口从PC主机接收视频图像数据；
其中，MicroBlaze软核模块控制HDMI RX模块的软件控制流程如图3所示，首先初始化MicroBlaze软核模块与HDMI RX模块之间的AXI总线；MicroBlaze软核模块通过HDMIRX模块发送EDID信息到PC主机，所述EDID信息包括接口转换装置接收视频图像的最高分辨率；PC主机吃饭接收到的EDID信息与自身显卡的最高分辨率进行比较，确定HDMI RX模块从PC主机接收HDMI视频图像数据的lane通道和link rate速度；HDMI RX模块使用确定的lane通道并以确定的link rate速度，从PC主机接收HDMI视频图像数据。在本实施例中，PC主机与HDMI RX模块之间设有4个lane通道，每个lane通道的link rate速度为5.94G。
(2)HDMI RX模块将接收到的HDMI视频图像数据，转换为RGB格式的视频图像数据，并发送给scaler缩放模块；
(3)scaler缩放模块采用双线性插值算法，将接收到的RGB格式的视频图像数据，分辨率放大至4K，然后发送给FIFO模块，从而很好的解决了分辨率放大后边界模糊的问题；
(4)FIFO模块保存接收到的分辨率为4K的RGB格式的视频图像数据，并对保数据的像素点数进行计数；
(5)在FIFO模块的保存数据达到预设的像素点数3840时，DDR3的IP核模块将FIFO模块当前保存的像素点写入DDR3 SDRAM；其中，DDR3总线控制模块负责DDR3总线逻辑的调度和对DDR3的IP核模块的控制；
(6)4K图像数据融合模块从DDR3 SDRAM读取视频图像数据并进行数据预处理：包括对比度调节、图像数据去噪和图像增强处理等；
(7)4K高清时序控制模块根据自身产生的有关eDP模块的控制时序，将步骤(6)数据预处理得到的4K视频图像数据转换为eDP信号，进而将eDP信号写入eDP TX模块；
(8)MicroBlaze软核模块控制eDP TX模块，使eDP TX模块通过eDP TX硬件接口将视频图像数据至4K高清显示器；
其中，MicroBlaze软核模块控制eDP TX硬核模块的软件控制流程图4所示，首先初始化MicroBlaze软核模块与eDP TX模块之间的AXI总线，接收来自4K高清显示器的EDID信息，通过接收链路信息选择对应的lane通道和link rate速度；eDP TX模块使用确定的lane通道并以确定的link rate速度，通过eDP TX硬件接口将视频图像数据至4K高清显示器。
在更优的实施例中，应用的接口转换装置还包括信号调理电路，设置于HDMI RX模块的HDMI RX硬件接口的前端；HDMI RX模块通过HDMI RX硬件接口接收的视频图像数据，是PC主机输出并经信号调理电路进行抗干扰处理后得到的视频图像数据。
综上所述，本实施例的HDMI RX模块从PC主机接收到的信号包括像素时钟VID_CLK、像素有效信号DE、场同步信号VSYNC和行同步信号HSYNC和像素点24bit的RGB数据；FPGA模块在检测到场同步信号VSYNC下降沿出现之后，等待DE信号有效并且将有效的像素数据送入scaler缩放模块进行分辨率缩放；缩放后的数据存入FIFO模块，当FIFO模块的数据计数值DATA_COUNT计到一行3840个像素点的时候，调用DDR3的IP核模块，以将一行数据写入DDR3 SDRAM存储芯片中；4K图像数据融合模块读取DDR3 SDRAM中的图像数据并经过图像增强、去噪等处理之后发送至4K高清时序控制模块，4K高清时序控制模块将数据写入eDPTX IP核，最终调用eDP TX模块内部的高速接口将图像数据发送到高清显示器。
以上实施例为本申请的优选实施例，本领域的普通技术人员还可以在此基础上进行各种变换或改进，在不脱离本申请总的构思的前提下，这些变换或改进都应当属于本申请要求保护的范围之内。

Claims (10)

1.一种基于FPGA的HDM转eDP的接口转换装置，其特征在于，包括FPGA模块和DDR3SDRAM；所述FPGA模块包括HDMI RX模块、MicroBlaze软核模块、scaler缩放模块、FIFO模块、DDR3总线控制模块、DDR3的IP核模块、4K图像数据融合模块、4K高清时序控制模块和eDP TX模块；
所述HDMI RX模块，通过HDMI RX硬件接口与PC主机连接，由MicroBlaze软核模块控制，从PC主机接收视频图像数据；
所述HDMI RX模块，用于将接收到的HDMI视频图像数据，转换为RGB格式的视频图像数据，并发送给scaler缩放模块；
所述scaler缩放模块，用于将接收到的RGB格式的视频图像数据，分辨率放大至4K，并发送给FIFO模块；
所述FIFO模块，用于保存接收到的分辨率为4K的RGB格式的视频图像数据，并对保数据的像素点数进行计数；
所述DDR3总线控制模块，用于DDR3总线逻辑的调度和对DDR3的IP核模块的控制；
所述DDR3的IP核模块，用于在FIFO模块的保存数据达到预设的像素点数时，将FIFO模块当前保存的像素点写入DDR3 SDRAM；
所述4K图像数据融合模块，用于从DDR3 SDRAM读取视频图像数据并进行数据预处理；
所述4K高清时序控制模块，用于产生eDP模块的控制时序，并根据控制时序将数据预处理得到的4K视频图像数据转换为eDP信号，进而将eDP信号写入eDP TX模块；
所述eDP TX模块，通过eDP TX硬件接口与高清显示器连接，由MicroBlaze软核模块控制，将视频图像数据至4K高清显示器。
2.根据权利要求1所述的接口转换装置，其特征在于，还包括信号调理电路，设置于HDMI RX模块的HDMI RX硬件接口的前端，即与PC主机之间。
3.根据权利要求2所述的接口转换装置，其特征在于，所述信号调理电路，包括从PC主机与HDMI RX硬件接口之间上拉的串联电阻和电感，以及设置于上拉点与HDMI RX硬件接口之间的电容。
4.根据权利要求1所述的接口转换装置，其特征在于，所述4K图像数据融合模块对视频图像数据进行数据预处理，是指对视频图像数据进行对比度调节、图像数据去噪和图像增强。
5.根据权利要求1所述的接口转换装置，其特征在于，所述scaler缩放模块采用双线性插值算法，将接收到的RGB格式的视频图像数据的分辨率放大至4K。
6.一种基于FPGA的HDM转eDP的接口转换方法，其特征在于，应用于包括FPGA模块和DDR3 SDRAM的接口转换装置，所述FPGA模块包括HDMI RX模块、MicroBlaze软核模块、scaler缩放模块、FIFO模块、DDR3总线控制模块、DDR3的IP核模块、4K图像数据融合模块、4K高清时序控制模块和eDP TX模块；所述接口转换方法包括：
MicroBlaze软核模块控制HDMI RX模块，使HDMI RX模块通过HDMI RX硬件接口从PC主机接收视频图像数据；
HDMI RX模块将接收到的HDMI视频图像数据，转换为RGB格式的视频图像数据，并发送给scaler缩放模块；
scaler缩放模块将接收到的RGB格式的视频图像数据，分辨率放大至4K，然后发送给FIFO模块；
FIFO模块保存接收到的分辨率为4K的RGB格式的视频图像数据，并对保数据的像素点数进行计数；
在FIFO模块的保存数据达到预设的像素点数时，DDR3的IP核模块将FIFO模块当前保存的像素点写入DDR3 SDRAM；其中，DDR3总线控制模块负责DDR3总线逻辑的调度和对DDR3的IP核模块的控制；
4K图像数据融合模块从DDR3 SDRAM读取视频图像数据并进行数据预处理；
4K高清时序控制模块根据自身产生的eDP模块的控制时序，将数据预处理得到的4K视频图像数据转换为eDP信号，进而将eDP信号写入eDP TX模块；
MicroBlaze软核模块控制eDP TX模块，使eDP TX模块通过eDP TX硬件接口将视频图像数据至4K高清显示器。
7.根据权利要求6所述的方法，其特征在于，所述接口转换装置还包括信号调理电路，设置于HDMI RX模块的HDMI RX硬件接口的前端；HDMI RX模块通过HDMI RX硬件接口接收的视频图像数据，是PC主机输出并经信号调理电路进行抗干扰处理后得到的视频图像数据。
8.根据权利要求6所述的方法，其特征在于，所述4K图像数据融合模块对视频图像数据进行数据预处理，是指对视频图像数据进行对比度调节、图像数据去噪和图像增强。
9.根据权利要求6所述的方法，其特征在于，所述scaler缩放模块采用双线性插值算法，将接收到的RGB格式的视频图像数据的分辨率放大至4K。
10.根据权利要求6所述的方法，其特征在于，FIFO模块保存数据的预设像素点数为3840。
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