CN112667291A - Risc-v指令集移位指令实现电路 - Google Patents

Risc-v指令集移位指令实现电路 Download PDF

Info

Publication number
CN112667291A
CN112667291A CN202110022723.1A CN202110022723A CN112667291A CN 112667291 A CN112667291 A CN 112667291A CN 202110022723 A CN202110022723 A CN 202110022723A CN 112667291 A CN112667291 A CN 112667291A
Authority
CN
China
Prior art keywords
shift
data
instruction
shifter
result
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110022723.1A
Other languages
English (en)
Inventor
李涛
余红斌
刘磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangdong Saifang Technology Co ltd
Original Assignee
Guangdong Saifang Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong Saifang Technology Co ltd filed Critical Guangdong Saifang Technology Co ltd
Priority to CN202110022723.1A priority Critical patent/CN112667291A/zh
Publication of CN112667291A publication Critical patent/CN112667291A/zh
Priority to PCT/CN2021/129455 priority patent/WO2022148121A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)

Abstract

本发明涉及集成电路技术领域，具体涉及一种RISC‑V指令集移位指令实现电路，电路集成有移位模块，所述移位模块由左向移位器、右向移位器和减法器组成，当指令从指令缓存区发射出来后，进入译码模块完成指令译码，此时译码信息以及操作数进入移位模块，利用左向移位器完成左移指令，右向移位器完成右移指令，并借助减法器负责为左向移位器和右向移位器提供移位距离操作数运算完成后，输出结果提交指令，本条指令执行完成。支持riscv架构指令集包含的所有移位操作指令，且时序容易收敛，可以得到更高的主频。尤其适合追求高性能CPU的架构设计。

Description

RISC-V指令集移位指令实现电路
技术领域
本发明涉及集成电路技术领域，具体涉及一种RISC-V指令集移位指令实现电路。
背景技术
处理器自诞生至今已有50多年，在发展中为了满足处理器多样化的处理场景，追求更高的处理器性能，各个处理器架构不断扩充自身指令集，例如Ricsv指令集除了base指令集中基本移位指令，在Bitmainip扩展指令中增加了循环移位，进1移位，漏斗移位，单比特操作等移位类型指令。经过编译后，可以极大的减小程序执行的指令数量，因此处理器可以进一步获得更高的运算性能。
RISC-V64指令集包含众多移位指令，其中RV BaseInteger和RV Btmainip指令集均涉及移位指令，当前设计产品中并没有合适逻辑电路单元支持上述所有的移位指令。
现有产品中对于高性能设计cpu，现有的桶形移位器模块容易造成时序紧张，核心频率受到限制，且无法支持所有riscv架构的所有移位指令。
发明内容
针对现有技术的不足，本发明公开了一种RISC-V指令集移位指令实现电路，用于解决现有产品中对于高性能设计cpu，现有的桶形移位器模块容易造成时序紧张，核心频率受到限制，且无法支持所有riscv架构的所有移位指令的问题。
本发明通过以下技术方案予以实现：
本发明公开了一种RISC-V指令集移位指令实现电路，所述电路集成有移位模块，所述移位模块由左向移位器、右向移位器和减法器组成，当指令从指令缓存区发射出来后，进入译码模块完成指令译码，此时译码信息以及操作数进入移位模块，利用左向移位器完成左移指令，右向移位器完成右移指令，并借助减法器负责为左向移位器和右向移位器提供移位距离操作数运算完成后，输出结果提交指令，本条指令执行完成。
更进一步的，确定操作数后，移位距离操作数包括shift_amt和XLEN-shift_amt，当指令为单一移位操作时，移位器选择初始移位距离数据，当指令为循环移位或漏斗移位时，移位运算可以分解为左移和右移操作，并对左向移位器和右向移位器结果进行逻辑或操作。
更进一步的，所述左向移位器采用逻辑展开选通电路对被移位数据A进行整形，生成64个数据向量tb[i]组成的数据阵列tb，其中每个向量tb[i]的数据长度为i，生成过程如下：
S11设定变量i，初始值为0；
S12取被移位数据A[i:0]比特赋值为tb[i]；
S13对数据tb[i]进行取反操作；
S14变量i加1，如果变量i小于64，则重新执行步骤2，反之则执行S15；
S15输出数据阵列tb[i]。
更进一步的，所述左向移位器使用逻辑展开的方法对被移位数据shift_decode_amt进行切割，生成一个由64个向量sh[i]组成的数据阵列sh，其中向量sh[i]的数据宽度为i，具体步骤如下：
S21设定变量j，j的初始值位0；
S22取被以为数据[j:0]比特为sh[j]；
S23变量j加1，如果变量j小于64，则重新执行步骤2，反之执行步骤5；
S24输出结果sh[j]
S25生成一个由64个向量sh[j]组成的数据阵列sh。
更进一步的，所述左向移位器分别对tb数据矩阵与sh数据矩阵的第n个行向量进行按位与操作，其中n为tb[i]和sh[j]数据阵列的行索引，此时索引i与索引j相同，对按位与的结果逐位逻辑或处理，得到1bit的结果tmp[n]，由于数据矩阵tb和sh均有64个行向量，最终得到向量tmp的宽度也为64，过程如下：
S31设定变量n，n的初始值为0；
S32取tb[n]和sh[n]，并对tb[n]和sh[n]进行按位与操作，得到向量tb_sh；
S33对向量tb_sh进行逐位或处理，得到单比特结果tmp[n]；
S34变量n加1，如果变量n小于64，则重新执行步骤2，反之执行S35；
S35输出结果tmp[n]；
其中将sh数据阵列中第n个行向量进行逐位逻辑或运算，得到sin_select[n]向量，根据sin_select[n]比特值选择对应tmp[n]值或sin值作为最终移位结果out[n]，输出数据out同样为64比特宽度。
更进一步的，所述右向移位器完成右移指令与所述左向移位器完成左移指令的方法相同，同样使用逻辑展开选通电路实现移位功能，且与左向移位器的移位处理单元相同，只增加对输入输出数据进行反转操作，当逻辑左移左进1移位，单比特操作指令结果由左向移位器运算并输出结果，逻辑右移位右移进1移位指令结果由右向移位器运算并输出结果，最终移位模块的结果根据移位控制信号选择对应移位器数据结果。
更进一步的，当移位指令为BFP指令时，使用操作数B的一段数据替换操作数A的某个比特区域，从指令码中提取出OFF字段和LEN字段后，同时对掩码和替换数据进行左向移位，最后对掩码和替换数据的移位结果进行逻辑与或操作，具体过程如下：
S41根据SEL字段，选择OFF和LEN数据；
S42根据LEN数据计算掩码
S43使用左向移位器对掩码移位，移位距离为OFF数据。使用右向移位器对数据inb_A移位，移位距离位OFF数据，不过这里的右向移位器需要当作左向移位器使用，对移位数据inb_A和输出结果rishift_outb分别进行反转操作；
S44对结果进行逻辑与或操作；
其中，BFP指令使用对对掩码mask数据和数据B[31:0]进行逻辑左移，将右向移位器当作左向移位器使用，在移位数据B在进入右向移位数据前和结果输出后，均进行反转操作，左向移位器和右向移位器移位距离数据相同，均为OFF数据，左向移位器数据输入为mask数据，右向移位器数据输入为inb_A[31:0]，对结果进行或与操作，得到BFP指令运算结果。
更进一步的，当移位指令为循环移位和漏斗移位时，同时调用左向移位器和右向移位器的输出结果，并将两个移位器的结果进行或处理；
当移位类型为循环左移时，被移位数据在左向模块移向左移位n位，且移入值为零，得到结果l_res，被移数据在右向移位模块中向右移位64-n位，且移入值为零，得到移位结果r_res，将l_res与r_res进行按位或处理，即得到循环左移移位结果，循环右移反之亦然，左向移位模块向左移位64-n位，右向移位模块向右移位n位，对两个移位器移位结果按位或运算，得到循环右移移位结果。
更进一步的，当移位类型为漏斗移位时，其操作与循环移位操作相同，循环移位数据左向移位和右向移位的被移位数据为同一个数据，而漏斗移位操作中，左向移位数据和右向移位数据为不同数据，数据选择器负责进行数据选择；
当移位类型为单比特操作时，被移位数为64’b1，使用左向移位器生成mask掩码，待运算数据与掩码进行对应的逻辑运算完成单比特操作,单比特操作包含了逻辑或操作,其循环移位和漏斗移位复用单比特操作中的运算逻辑。
更进一步的，包括处理器以及存储有执行指令的存储器，在RISC-V指令集移位指令实现电路工作时，所述处理器执行所述存储器存储的所述执行指令。
本发明的有益效果为：
本发明支持riscv架构指令集包含的所有移位操作指令，且时序容易收敛，可以得到更高的主频。尤其适合追求高性能CPU的架构设计。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例的指令执行完成原理框图；
图2是本发明实施例的移位模块原理框图；
图3是本发明实施例输出数据out同样为64比特宽度的具体流程图；
图4是本发明实施例输出移位结果值out原理图；
图5是本发明实施例反转操作原理框图；
图6是本发明实施例BFP指令格式图；
图7是本发明实施例当移位指令为循环移位和漏斗移位时的原理图；
图8是本发明实施例运算结果输出选择原理图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
本实施例公开一种Ricsv指令集除了base指令集中基本移位指令，在Bitmainip扩展指令中增加了循环移位，进1移位，漏斗移位，单比特操作等移位类型指令。经过编译后，可以极大的减小程序执行的指令数量，因此处理器可以进一步获得更高的运算性能。
Riscv架构支持移位指令如下：
Figure BDA0002889214560000061
Figure BDA0002889214560000071
移位指令的操作需要译码单元提供指令执行所必须的控制信号，如图1所示，指令从指令缓存区去发射出来，进入译码模块完成指令译码，随后译码信息以及操作数进入移位模块，运算完成后，输出结果提交指令，本条指令执行完成。
本实施例中移位模块所需要的移位控制信号见下表，
控制信号高电平有效
Figure BDA0002889214560000072
Figure BDA0002889214560000081
如果使用传统的桶形移位器，为满足Risc64指令集移位需求，则移位宽度为128bit,这就需要通过7级选择器进行级联实现，容易造成时序紧张。
本实施例区别于传统的桶形移位器，移位器采用逻辑循环展开方式实现，整个移位模块实现主要由一个左向移位器，一个右向移位器和一个6bit减法器组成，如图2所示。其中左向移位器负责完成左移指令，右向移位器负责完成右移指令，左向移位器和右向移位器分别完成该指令所需的移位操作，减法器负责为左向移位器和右向移位器提供移位距离操作数。
在操作数确定的情况下，移位距离操作数仅有两种可能，即shift_amt和XLEN-shift_amt(方法以rv64指令集为例，所以XLEN为64)。不同的移位操作，移位器的移位距离操作数选择会不同，左向移位器和右向移位器对应输入的移位距离操作数关系见下述代码：
assignshift_amt_sub＝(is_funnel_32|is_rolw|is_rwshift|is_bfp)？XLEN/2:XLEN)–shift_amt；
assign lshift_sel_amt＝is_setbit|～is_rshift；
assign rshift_sel_amt＝is_rshift；
assign lshift_amt＝(lshift_sel_amt|is_bfp)？shift_amt:shift_amt_sub；
assign rshift_amt＝(rshift_sel_amt|is_bfp)？shift_amt:shift_amt_sub；
当指令为单一移位操作时，移位器选择初始移位距离数据，即shift_amt，当指令为循环移位或漏斗移位时，移位运算可以分解为左移和右移操作，并对左向移位器和右向移位器结果进行逻辑或操作，注意的是，左向移位器和右向移位器的移位距离数据选择不同，规则入下表：
Figure BDA0002889214560000091
实施例2
本实施例公开一种左向移位单元实现方法，其为逻辑展开选通电路，逻辑展开是对被移位数据A进行整形，生成64个数据向量tb[i]组成的数据阵列tb，其中每个向量tb[i]的数据长度为i，生成过程如下：
设定变量i，初始值为0；
取被移位数据A[i:0]比特赋值为tb[i]；
对数据tb[i]进行取反操作；
变量i加1，如果变量i小于64，则重新执行步骤2，反之则执行步骤5；
输出数据阵列tb[i]
代码如下：
Figure BDA0002889214560000092
Figure BDA0002889214560000101
然后将shift_amt数据译码变为hotcode编码，即若lshift_amt＝i，则lshift_decode_amt[i+1]＝1，其余Bit位均为0，随后使用lshift_decode_amt信号作为逻辑展开电路选通信号。对shift_amt按照以下代码进行hotcode编码。
Figure BDA0002889214560000102
使用逻辑展开的方法对移位数据shift_decode_amt进行切割，生成一个由64个向量sh[i]组成的数据阵列sh，其中向量sh[i]的数据宽度为i，具体步骤如下：
设定变量j，j的初始值位0；
取被以为数据[j:0]比特为sh[j]；
变量j加1，如果变量j小于64，则重新执行步骤2，反之执行步骤5；
输出结果sh[j]
生成一个由64个向量sh[j]组成的数据阵列sh，然后分别对tb数据矩阵与sh数据矩阵的第n个行向量进行按位与操作，其中n为tb[i]和sh[j]数据阵列的行索引，此时索引i与索引j相同，对按位与的结果逐位逻辑或处理，得到1bit的结果tmp[n]，由于数据矩阵tb和sh均有64个行向量，所以最终得到向量tmp的宽度也为64。过程如下：
设定变量n，n的初始值为0；
取tb[n]和sh[n]，并对tb[n]和sh[n]进行按位与操作，得到向量tb_sh；
对向量tb_sh进行逐位或处理，得到单比特结果tmp[n]；
变量n加1，如果变量n小于64，则重新执行步骤2，反之执行步骤5；
输出结果tmp[n]；
将sh数据阵列中第n个行向量进行逐位逻辑或运算，得到sin_select[n]向量，根据sin_select[n]比特值选择对应tmp[n]值或sin值作为最终移位结果out[n]，输出数据out同样为64比特宽度，具体流程如图3所示。本方法适用于任意宽度的数据移位。为方便举例，使用16bit数据为例，假设被移位数0x8fe8，移位距离0x4，对数据和因为距离值进行切割，生成16个向量组成的数据矩阵，如图4所示，最终输出移位结果值out。其中sin为移位操作需要移入的值，sin值是由移位单元外部输入信号，在Riscv指令集中，移位操作中的移入值分为zero，one，signedbit，针对不同指令移入值不同，使用选择器进行选择，选择规则如下表。
Figure BDA0002889214560000111
实施例3
本实施例论述右向移位器，其同样使用逻辑展开选通电路实现移位功能，且与左向移位器的移位处理单元相同，只是额外增加对输入输出数据进行反转操作，如图5所示。在硬件电路中，反转操作不会消耗任何逻辑资源。
逻辑移位指令，算数移位指令，移位进1指令，单比特操作指令均使用一个移位器即可得到移位结果，上述类型中逻辑左移位，左移位进1移位，单比特操作指令结果由左向移位器运算并输出结果，逻辑右移位，算数移位，右移进1移位指令结果由右向移位器运算并输出结果。最终移位模块的结果根据移位控制信号选择对应移位器数据结果即可。
当移位指令为BFP指令时，即使用操作数B的一段数据替换操作数A的某个比特区域。BFP指令格式如图6所示。从指令码中提取出OFF字段和LEN字段后，需要同时对掩码和替换数据进行左向移位，最后对掩码和替换数据的移位结果进行逻辑与或操作。具体过程如下：
1.根据SEL字段，选择OFF和LEN数据；
2.根据LEN数据计算掩码，计算代码如下：
Figure BDA0002889214560000121
3.使用左向移位器对掩码移位，移位距离为OFF数据。使用右向移位器对数据inb_A移位，移位距离为OFF数据，不过这里的右向移位器需要当作左向移位器使用，对移位数据inb_A和输出结果rishift_outb分别进行反转操作；
4.对结果进行逻辑与或操作，入下代码：
assign bfp_res＝(rshift_outb_rev&lshift_outb)|(inb_B&～lshift_outb)；
BFP指令需要使用对对掩码mask数据和数据B[31:0]进行逻辑左移，为满足两个左移需要，需将右向移位器当作左向移位器使用，方法为移位数据B在进入右向移位数据前和结果输出后，均进行反转操作即可，左向移位器和右向移位器移位距离数据相同，均为OFF数据，左向移位器数据输入为mask数据，右向移位器数据输入为inb_A[31:0]，对结果进行或与操作，得到BFP指令运算结果。
当移位指令为循环移位和漏斗移位时，需要同时调用左向移位器和右向移位器的输出结果，并将两个移位器的结果进行或处理，如图7所示。当移位类型为循环左移时，被移位数据在左向模块移向左移位n位，且移入值为零，得到结果l_res。被移数据在右向移位模块中向右移位64-n位，且移入值为零，得到移位结果r_res，将l_res与r_res进行按位或处理，即得到循环左移移位结果。循环右移反之亦然，左向移位模块向左移位64-n位，右向移位模块向右移位n位，对两个移位器移位结果按位或运算，得到循环右移移位结果。
实施例4
本实施例公开一种RISC-V指令集移位指令实现电路，移位类型为漏斗移位，其操作与循环移位操作相同，差别在于被移位数据不同，循环移位数据左向移位和右向移位的被移位数据为同一个数据，而漏斗移位操作中，左向移位数据和右向移位数据为不同数据。数据选择器负责进行数据选择。
Figure BDA0002889214560000131
实施例5
本实施例公开一种RISC-V指令集移位指令实现电路，移位指令为循环移位和漏斗移位，需要同时调用左向移位器和右向移位器的输出结果，并将两个移位器的结果进行或处理，如图7所示。当移位类型为循环左移时，被移位数据在左向模块移向左移位n位，且移入值为零，得到结果l_res。
被移数据在右向移位模块中向右移位64-n位，且移入值为零，得到移位结果r_res，将l_res与r_res进行按位或处理，即得到循环左移移位结果。
循环右移反之亦然，左向移位模块向左移位64-n位，右向移位模块向右移位n位，对两个移位器移位结果按位或运算，得到循环右移移位结果。
实施例6
本实施例公开一种RISC-V指令集移位指令实现电路，移位类型为单比特操作时，被移位数为64’b1，使用左向移位器生成mask掩码，待运算数据与掩码进行对应的逻辑运算完成单比特操作。单比特操作包含了逻辑或操作，所以循环移位和漏斗移位复用单比特操作中的运算逻辑，单比特操作的逻辑运算见下表。运算结果需进行输出选择，如图8所示。
指令类型 逻辑运算类型
sbset/sbseti/sbsetw/sbsetiw 或运算
sbclr/sbclri/sbclrw/sbclriw 与运算，非运算
sbinv/sbinvi/sbinvwsbinviw 异或运算
sbext/sbexti/sbextw 与运算
实施例7
本实施例公开一种RISC-V指令集移位指令实现电路，因不同的移位指令最终结果输出位置并不相同，所以需要将各移位结果最终进行选择输出，移位运算有三处输出，分别为左向移位单元，右向移位单元，逻辑运算单元，其中结果输出选择与指令关系如下表：
Figure BDA0002889214560000141
代码如下：
assign shift_out＝is_logic_sel？shift_outb:is_rshift？rshift_outb:lshift_outb。
综上，本发明使用两个移位单元支持所有的riscv架构的所有移位指令，提出逻辑循环展开选通的方法完成移位单元，本发明同样可应用于其他指令集机构。使用左向移位器和右向移位器完成循环移位指令的运算。使用左向移位器和右向移位器完成漏斗位移指令运算。使用逻辑循环展开，实现左向移位器功能。右向移位器嵌套左向移位器，实现右向移位器功能。适用于其他指令集移位指令运算。
支持riscv架构指令集包含的所有移位操作指令，且时序容易收敛，可以得到更高的主频。尤其适合追求高性能CPU的架构设计。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种RISC-V指令集移位指令实现电路，其特征在于，所述电路集成有移位模块，所述移位模块由左向移位器、右向移位器和减法器组成，当指令从指令缓存区发射出来后，进入译码模块完成指令译码，此时译码信息以及操作数进入移位模块，利用左向移位器完成左移指令，右向移位器完成右移指令，并借助减法器负责为左向移位器和右向移位器提供移位距离操作数运算完成后，输出结果提交指令，本条指令执行完成。
2.根据权利要求1所述的RISC-V指令集移位指令实现电路，其特征在于，确定操作数后，移位距离操作数包括shift_amt和XLEN-shift_amt，当指令为单一移位操作时，移位器选择初始移位距离数据，当指令为循环移位或漏斗移位时，移位运算可以分解为左移和右移操作，并对左向移位器和右向移位器结果进行逻辑或操作。
3.根据权利要求1所述的RISC-V指令集移位指令实现电路，其特征在于，所述左向移位器采用逻辑展开选通电路对被移位数据A进行整形，生成64个数据向量tb[i]组成的数据阵列tb，其中每个向量tb[i]的数据长度为i，生成过程如下：
S11设定变量i，初始值为0；
S12取被移位数据A[i:0]比特赋值为tb[i]；
S13对数据tb[i]进行取反操作；
S14变量i加1，如果变量i小于64，则重新执行步骤2，反之则执行S15；
S15输出数据阵列tb[i]。
4.根据权利要求3所述的RISC-V指令集移位指令实现电路，其特征在于，所述左向移位器使用逻辑展开的方法对被移位数据进行切割，生成一个由64个向量sh[i]组成的数据阵列sh，其中向量sh[i]的数据宽度为i，具体步骤如下：
S21设定变量j，j的初始值位0；
S22取被以为数据[j:0]比特为sh[j]；
S23变量j加1，如果变量j小于64，则重新执行步骤2，反之执行步骤5；
S24输出结果sh[j]
S25生成一个由64个向量sh[j]组成的数据阵列sh。
5.根据权利要求4所述的RISC-V指令集移位指令实现电路，其特征在于，所述左向移位器分别对tb数据矩阵与sh数据矩阵的第n个行向量进行按位与操作，其中n为tb[i]和sh[j]数据阵列的行索引，此时索引i与索引j相同，对按位与的结果逐位逻辑或处理，得到1bit的结果tmp[n]，由于数据矩阵tb和sh均有64个行向量，最终得到向量tmp的宽度也为64，过程如下：
S31设定变量n，n的初始值为0；
S32取tb[n]和sh[n]，并对tb[n]和sh[n]进行按位与操作，得到向量tb_sh；
S33对向量tb_sh进行逐位或处理，得到单比特结果tmp[n]；
S34变量n加1，如果变量n小于64，则重新执行步骤2，反之执行S35；
S35输出结果tmp[n]；
其中将sh数据阵列中第n个行向量进行逐位逻辑或运算，得到sin_select[n]向量，根据sin_select[n]比特值选择对应tmp[n]值作为最终移位结果out[n]，输出数据out同样为64比特宽度。
6.根据权利要求1所述的RISC-V指令集移位指令实现电路，其特征在于，所述右向移位器完成右移指令与所述左向移位器完成左移指令的方法相同，同样使用逻辑展开选通电路实现移位功能，且与左向移位器的移位处理单元相同，只增加对输入输出数据进行反转操作，当逻辑和算术左移位左移进1移位，单比特操作指令结果由左向移位器运算并输出结果，逻辑和算术右移位右移进1移位指令结果由右向移位器运算并输出结果，最终移位模块的结果根据移位控制信号选择对应移位器数据结果。
7.根据权利要求1所述的RISC-V指令集移位指令实现电路，其特征在于，当移位指令为BFP指令时，使用操作数B的一段数据替换操作数A的某个比特区域，从指令码中提取出OFF字段和LEN字段后，同时对掩码和替换数据进行左向移位，最后对掩码和替换数据的移位结果进行逻辑与或操作，具体过程如下：
S41根据SEL字段，选择OFF和LEN数据；
S42根据LEN数据计算掩码
S43使用左向移位器对掩码移位，移位距离为OFF数据。使用右向移位器对数据inb_A移位，移位距离位OFF数据，不过这里的右向移位器需要当作左向移位器使用，对移位数据inb_A和输出结果rishift_outb分别进行反转操作；
S44对结果进行逻辑与或操作；
其中，BFP指令使用对对掩码mask数据和数据B[31:0]进行逻辑左移，将右向移位器当作左向移位器使用，在移位数据B在进入右向移位数据前和结果输出后，均进行反转操作，左向移位器和右向移位器移位距离数据相同，均为OFF数据，左向移位器数据输入为mask数据，右向移位器数据输入为inb_A[31:0]，对结果进行或与操作，得到BFP指令运算结果。
8.根据权利要求1所述的RISC-V指令集移位指令实现电路，其特征在于，当移位指令为循环移位和漏斗移位时，同时调用左向移位器和右向移位器的输出结果，并将两个移位器的结果进行或处理；
当移位类型为循环左移时，被移位数据在左向模块移向左移位n位，且移入值为零，得到结果l_res，被移数据在右向移位模块中向右移位64-n位，且移入值为零，得到移位结果r_res，将l_res与r_res进行按位或处理，即得到循环左移移位结果，循环右移反之亦然，左向移位模块向左移位64-n位，右向移位模块向右移位n位，对两个移位器移位结果按位或运算，得到循环右移移位结果。
9.根据权利要求1所述的RISC-V指令集移位指令实现电路，其特征在于，当移位类型为漏斗移位时，其操作与循环移位操作相同，循环移位数据左向移位和右向移位的被移位数据为同一个数据，而漏斗移位操作中，左向移位数据和右向移位数据为不同数据，数据选择器负责进行数据选择；
当移位类型为单比特操作时，被移位数为64’b1，使用左向移位器生成mask掩码，待运算数据与掩码进行对应的逻辑运算完成单比特操作,单比特操作包含了逻辑或操作,其循环移位和漏斗移位复用单比特操作中的运算逻辑。
10.根据权利要求1-9任一项所述的RISC-V指令集移位指令实现电路，其特征在于，包括处理器以及存储有执行指令的存储器，在如权利要求1至9中任一项所述的RISC-V指令集移位指令实现电路工作时，所述处理器执行所述存储器存储的所述执行指令。
CN202110022723.1A 2021-01-08 2021-01-08 Risc-v指令集移位指令实现电路 Pending CN112667291A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110022723.1A CN112667291A (zh) 2021-01-08 2021-01-08 Risc-v指令集移位指令实现电路
PCT/CN2021/129455 WO2022148121A1 (zh) 2021-01-08 2021-11-09 Risc-v指令集移位指令实现电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110022723.1A CN112667291A (zh) 2021-01-08 2021-01-08 Risc-v指令集移位指令实现电路

Publications (1)

Publication Number Publication Date
CN112667291A true CN112667291A (zh) 2021-04-16

Family

ID=75413607

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110022723.1A Pending CN112667291A (zh) 2021-01-08 2021-01-08 Risc-v指令集移位指令实现电路

Country Status (2)

Country Link
CN (1) CN112667291A (zh)
WO (1) WO2022148121A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022148121A1 (zh) * 2021-01-08 2022-07-14 广东赛昉科技有限公司 Risc-v指令集移位指令实现电路
CN117573065A (zh) * 2024-01-17 2024-02-20 青岛本原微电子有限公司 一种处理器多功能移位运算装置及运算方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6654774B1 (en) * 2000-09-26 2003-11-25 Fujitsu Limited Generation of sign extended shifted numerical values
US20100149215A1 (en) * 2008-12-15 2010-06-17 Personal Web Systems, Inc. Media Action Script Acceleration Apparatus, System and Method
US20120030448A1 (en) * 2009-03-30 2012-02-02 Nec Corporation Single instruction multiple date (simd) processor having a plurality of processing elements interconnected by a ring bus
JP5966768B2 (ja) * 2012-08-23 2016-08-10 富士通株式会社 演算回路、演算処理装置、及び演算処理装置の制御方法
US10078512B2 (en) * 2016-10-03 2018-09-18 Via Alliance Semiconductor Co., Ltd. Processing denormal numbers in FMA hardware
CN112667291A (zh) * 2021-01-08 2021-04-16 广东赛昉科技有限公司 Risc-v指令集移位指令实现电路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022148121A1 (zh) * 2021-01-08 2022-07-14 广东赛昉科技有限公司 Risc-v指令集移位指令实现电路
CN117573065A (zh) * 2024-01-17 2024-02-20 青岛本原微电子有限公司 一种处理器多功能移位运算装置及运算方法
CN117573065B (zh) * 2024-01-17 2024-04-16 青岛本原微电子有限公司 一种处理器多功能移位运算装置及运算方法

Also Published As

Publication number Publication date
WO2022148121A1 (zh) 2022-07-14

Similar Documents

Publication Publication Date Title
US5442762A (en) Instructing method and execution system for instructions including plural instruction codes
US11068265B2 (en) Sequence alignment method of vector processor
CN112667291A (zh) Risc-v指令集移位指令实现电路
JPWO2006049331A1 (ja) Ｓｉｍｄ型並列演算装置、プロセッシング・エレメント、ｓｉｍｄ型並列演算装置の制御方式
CN112650471A (zh) 用于处理掩蔽数据的处理器和方法
JPH05150979A (ja) 即値オペランド拡張方式
CN109614145B (zh) 一种处理器核心结构及数据访存方法
US20200249955A1 (en) Pair merge execution units for microinstructions
US5764550A (en) Arithmetic logic unit with improved critical path performance
US6948049B2 (en) Data processing system and control method
US6209012B1 (en) System and method using mode bits to support multiple coding standards
US20100217961A1 (en) Processor system executing pipeline processing and pipeline processing method
US11768685B2 (en) Processing device with vector transformation execution
US11281428B2 (en) Conversion circuitry
US20030009652A1 (en) Data processing system and control method
WO2007083377A1 (ja) パリティ生成回路、計数回路および計数方法
JP2006053830A (ja) 分岐予測装置および分岐予測方法
US7587582B1 (en) Method and apparatus for parallel arithmetic operations
CN117573065B (zh) 一种处理器多功能移位运算装置及运算方法
JPWO2010082529A1 (ja) Ｓｉｍｄ型並列データ処理装置及びデータソート方法並びにプロセッシングエレメント
US9250898B2 (en) VLIW processor, instruction structure, and instruction execution method
JPH05274143A (ja) 複合条件処理方式
JP3144859B2 (ja) 算術論理演算装置
JP2012128790A (ja) 演算処理装置
US7225218B2 (en) Apparatus and methods for generating counts from base values

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination