CN112653474A - 一种降低平均迭代次数的紧缩型ldpc-cc译码器设计方法 - Google Patents

一种降低平均迭代次数的紧缩型ldpc-cc译码器设计方法 Download PDF

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Abstract

本发明公开了一种降低平均迭代次数的紧缩型LDPC‑CC译码器设计方法，包括以下步骤：S1.基于紧缩型流水线译码器结构为基础,构建LDPC‑CC译码器模型：S2.初始化：首先将所有的FIFO的存储空间填充为∞，然后计算从信道接收到的消息；S3.移位：将一个新的I(n0)信息移入第一个FIFO中，其它的FIFO填充0，同时整个译码器的FIFO内的信息向后移动一位；如果输入的数据对应的是校验节点，则进行下一步，否则重复此步骤；S4.设定停止规则；S5.变量节点更新；S6.加权重因子的校验节点更新；S7.硬判决：该步骤是由最后一个处理器N来完成的。本发明在每个重叠的处理器中加入了停止规则及权重因子，仿真结果表明本文提出的译码器降低了紧缩型流水线译码器的译码复杂度及提升了译码的可靠性。

Description

一种降低平均迭代次数的紧缩型LDPC-CC译码器设计方法
技术领域
本发明涉及译码器，特别是涉及一种降低平均迭代次数的紧缩型LDPC-CC译码器设计方法。
背景技术
近年来，LDPC-CC码由于其良好的纠错性能和接近Shannon极限的译码性能，开始被越来越多的学者所注意研究。LDPC-CC由于其兼具了卷积码与LDPC码的特性，所以在某些方面具有其它码型无可比拟的优势，比如可以连续不断地进行译码的输出以及支持任意长度的编码等特性。在无线通信应用中，提升译码器的各项数据传输的指标一直是研究学者们的目标。
LDPC-CC于1999年被
Figure BDA0002849775360000011
和Zigangirov所提出，并给出其最初的流水线译码器的实现原理。随后基于流水线译码器的分层LDPC-CC译码器和按需变量节点启动译码算法(OVA)被学者们提出，它们通过改变译码的规则提升了译码的可靠性；基于OVA译码算法的紧缩型流水线译码器，在没有引起译码性能明显的下降情况下，通过减小相邻处理器之间距离降低了将近一半的初始的译码延迟和寄存器存储需求；除此之外，在译码过程中停止规则的引入有效减小了平均的译码迭代次数，从而降低了译码的复杂度和功耗消耗。但是与OVA译码算法相比，紧缩型流水线译码器并没有在可靠性和译码复杂度上有所提升，同时单一的停止规则也做不到提升译码的延迟和可靠性的性能效果。
发明内容
本发明的目的在于克服现有技术的不足，提供一种降低平均迭代次数的紧缩型LDPC-CC译码器设计方法，在每个处理器的迭代中加入停止规则去判断当前的处理器是否可以提前停止本次迭代过程，使得译码的平均的迭代次数下降，故而有效降低了译码的复杂度，除此之外，校验节点中权重因子的引入有效降低了误差传播的影响，提升了译码的可靠性。
本发明的目的是通过以下技术方案来实现的：一种降低平均迭代次数的紧缩型LDPC-CC译码器设计方法，包括以下步骤：
初始译码模型为LDPC-CC紧缩型流水线译码器模型，译码器由N个处理器组成，每个处理器的存储由J+1个FIFO构成，且相邻的处理器之间进行重叠一部分，设置相邻处理器之间的距离为ms+2；在每个处理器中，第一个FIFO用于存储接收到的信息位和校验位，其它J个FIFO存储由处理器计算出的中间临时数据；
将LDPC-CC由半无限的奇偶校验矩阵表示，变量节点对应奇偶校验矩阵的列，同时对应码字中的位，对列进行的处理过程为变量节点更新；校验节点对应矩阵的行，也就是校验方程，对应的更新过程为校验节点更新；
在转置的半无限奇偶校验矩阵中，矩阵的行对应变量节点，列对应校验节点，相应的根据矩阵的行进行处理的过程叫做变量节点更新，对列的计算为校验节点更新；
S2.初始化：首先将所有的FIFO的存储空间填充为∞，然后计算从信道接收到的消息：
I(n)＝4Rr(n)Eb/N0
其中：R为码率，r(n)为从信道接收到的值，Eb/N0为信号的信噪比；
S3.移位：将一个新的I(n0)信息移入第一个FIFO中，其它的FIFO填充0，同时整个译码器的FIFO内的信息向后移动一位；如果输入的数据对应的是校验节点，则进行下一步，否则重复此步骤；
S4.设定停止规则：在每个处理器中加入一个计数器，然后在进行迭代更新前检查对应的奇偶检验方程是否满足，若方程满足，则计数器加一，否则置0；
当计数器的值大于记忆长度ms时，对应的处理器将停止本次迭代操作，进入睡眠模式，停止正常迭代过程中的校验节点与变量节点的更新步骤，但奇偶检验方程的检查会一直进行，当方程不满足时，状态被打破，校验节点和变量节点的更新操作恢复运行；
S5.变量节点更新：处理器i,i＝1,…,N利用FIFO中的信息计算即将参与校验节点更新的
Figure BDA0002849775360000024
的值，然后存储更新对应FIFO位置中的值：
Figure BDA0002849775360000021
S6.校验节点更新：处理器i,i＝1,…,N利用计算得来的
Figure BDA0002849775360000022
值进行校验节点更新，更新公式如下：
Figure BDA0002849775360000023
其中ni＝n0-2(i-1)(M+1)表示被处理器i处理的最新的节点；C(ni)表示奇偶检验方程中包含的K个不同的(j,n)对，K表示校验矩阵的列重，j∈{1,...,J}代表第j个奇偶校验方程，也即位于第j个FIFO中，n表示码字符号在奇偶校验方程中的行数；C(ni)/(j,n)代表从C(ni)集合中减去当前的(j,n)；
S7.硬判决：该步骤是由最后一个处理器N来完成的，具体的计算公式如下：
Figure BDA0002849775360000031
然后再次回到步骤S3，再次循环开始直至译码结束，最终译码的结果就是硬判决输出，最后再与原始的信息序列进行对比得出误码率的值。
所述步骤S6中为便于检测加上权重因子是否能够改进译码的误码率性能以及多大的权重能够最大程度的改进译码性能，针对校验节点的更新公式引入如下改进：
Figure BDA0002849775360000032
本发明的有益效果是：本申请中权重因子的添加减小了校验节点更新带来的误差传播的影响，加速了译码的收敛，译码的可靠性更好；相邻处理器之间的重叠在没带来译码性能明显下降的同时，降低了译码的延迟和存储指标；在译码过程中停止规则的使用使得译码的平均的迭代次数下降，而迭代次数与LDPC-CC译码复杂度的大小成正比，故而译码的复杂度降低。
附图说明
图1为本发明的方法流程图；
图2为本申请设计的LDPC-CC译码器结构示意图；
图3为流水线译码器处理器内部的存储结构示意图；
图4为实施例中LDPC-CC码译码器的校验节点更新信息的存储示意图；
图5为实施例中的仿真结果示意图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
如图1所示，一种降低平均迭代次数的紧缩型LDPC-CC译码器设计方法，包括以下步骤：
S1.基于紧缩型流水线译码器结构为基础,构建LDPC-CC译码器模型：
译码器选择以基于紧缩型流水线译码器结构为基础，在每个处理器的迭代中加入停止规则去判断当前的处理器是否可以提前停止本次迭代过程，以及为了有效的改进译码的性能，我们在校验节点更新处进行不同权重因子的仿真，从而减小差错传播带来的影响，译码器结构如图2～3所示，译码器由N个处理器组成，为清晰表示出每个处理器的内部的存储结构，我们在图3中给出流水线译码器的存储结构图，其每个处理器由J+1个FIFO(先入先出移位寄存器)构成，第一个用于存储接收到的信息位和校验位，其它J个存储由处理器计算出的中间临时数据(J表示所选奇偶校验矩阵的行重),而本文采用的存储如图2所示进行了重叠操作，这样可以起到降低译码的初始延迟和存储需求的效果。
本文设计的译码器结构在传统的流水线译码器的基础上将相邻的处理器进行重叠，设置相邻处理器之间的距离为ms+2，在不明显降低译码性能的情况下最大限度的减小译码的延迟和存储，即紧缩译码的思想；
将LDPC-CC由半无限的奇偶校验矩阵表示，变量节点对应奇偶校验矩阵的列，同时对应码字中的位，对列进行的处理过程为变量节点更新；校验节点对应矩阵的行，也就是校验方程，对应的更新过程为校验节点更新；其中奇偶校验是一种校验代码传输正确性的方法，根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。采用奇数的称为奇校验，反之，称为偶校验。若用奇校验，则当接收端收到这组代码时，校验“1”的个数是否为奇数，从而确定传输代码的正确性。图4右边的矩阵为部分的转置半无限奇偶校验矩阵，矩阵的行对应变量节点，列对应校验节点，相应的根据矩阵的行进行处理的过程叫做变量节点更新，对列的计算为校验节点更新。
后面，然后在译码的每个处理器中加入计数器，根据下面停止规则的思想对计数器加一或置0操作，然后将计数器的值与记忆长度ms大小对比，从而判定当前处理器是否执行下面的迭代操作；最后我们对校验节点更新方程进行修正，加入权重因子降低误差传播带来的影响，加速译码的收敛。
S2.初始化：首先将所有的FIFO的存储空间填充为∞，然后计算从信道接收到的消息：
I(n)＝4Rr(n)Eb/N0
其中：R为码率，r(n)为从信道接收到的值，Eb/N0为信号的信噪比；
S3.移位：将一个新的I(n0)信息移入第一个FIFO中，其它的FIFO填充0，同时整个译码器的FIFO内的信息向后移动一位；如果输入的数据对应的是校验节点，则进行下一步，否则重复此步骤；
S4.设定停止规则：在每个处理器中加入一个计数器，然后在进行迭代更新前检查对应的奇偶检验方程是否满足，若方程满足，则计数器加一，否则置0；
当计数器的值大于记忆长度ms时，对应的处理器将停止本次迭代操作，进入睡眠模式，停止正常迭代过程中的校验节点与变量节点的更新步骤，但奇偶检验方程的检查会一直进行，当方程不满足时，状态被打破，校验节点和变量节点的更新操作恢复运行；
S5.变量节点更新：处理器i,i＝1,…,N利用FIFO中的信息计算即将参与校验节点更新的
Figure BDA0002849775360000056
的值，然后存储更新对应FIFO位置中的值：
Figure BDA0002849775360000051
S6.校验节点更新：处理器i,i＝1,…,N利用计算得来的
Figure BDA0002849775360000052
值进行校验节点更新，更新公式如下，具体的更新过程如图4所示：
Figure BDA0002849775360000053
其中ni＝n0-2(i-1)(M+1)表示被处理器i处理的最新的节点；C(ni)表示奇偶检验方程中包含的K个不同的(j,n)对，K表示校验矩阵的列重，j∈{1,...,J}代表第j个奇偶校验方程，也即位于第j个FIFO中，n表示码字符号在奇偶校验方程中的行数；C(ni)/(j,n)代表从C(ni)集合中减去当前的(j,n)；在本申请的实施例中，以图4为例，则：
Figure BDA0002849775360000054
由上面的校验节点更新的公式可看出它与LDPC码的最小和算法的校验节点更新步骤非常像，最小和算法是为了适合硬件实现从BP算法上做的改进，但却给译码过程带来了误差，造成了译码性能的下降，从而引出了归一化最小和及偏移最小和两种改进措施。此处同理，为检测加上权重因子是否可以改进译码的误码率(BER)性能以及多大的权重可以最大程度的改进译码性能，我们针对校验节点的更新公式做了改进，同时进行了相关的MATLAB仿真验证，公式如下：
Figure BDA0002849775360000055
仿真结果如图5所示，该图是在码率R＝1/2、迭代次数为10的(64,3,6)LDPC-CC下仿真出来的，信噪比使用了1.5dB、1.8dB和2.5dB三种情况。由图可以看出加上合适的权重因子可以有效的改善译码的性能，而且由于曲线到达最低点时，译码性能最佳，故当α取在0.4左右、β取在0.8左右时可以最大限度的改进译码的性能。
S7.硬判决：该步骤是由最后一个处理器N来完成的，具体的计算公式如下：
Figure BDA0002849775360000061
然后再次回到步骤S3，再次循环开始直至译码结束，最终译码的结果就是硬判决输出，最后再与原始的信息序列进行对比得出误码率的值。
以上虽然描述了本发明的具体实施方法，但是本领域的技术人员应当理解，这些仅是举例说明，在不背离本发明原理和实现的前提下，可以对这些实施方案做出多种变更或修改，因此，本发明的保护范围由所附权利要求书限定。

Claims (2)

1.一种降低平均迭代次数的紧缩型LDPC-CC译码器设计方法，其特征在于：包括以下步骤：
S1.基于紧缩型流水线译码器结构为基础,构建LDPC-CC译码器模型：
初始译码模型为LDPC-CC紧缩型流水线译码器模型，译码器由N个处理器组成，每个处理器的存储由J+1个FIFO构成，且相邻的处理器之间进行重叠一部分，设置相邻处理器之间的距离为ms+2；在每个处理器中，第一个FIFO用于存储接收到的信息位和校验位，其它J个FIFO存储由处理器计算出的中间临时数据；
将LDPC-CC由半无限的奇偶校验矩阵表示，变量节点对应奇偶校验矩阵的列，同时对应码字中的位，对列进行的处理过程为变量节点更新；校验节点对应矩阵的行，也就是校验方程，对应的更新过程为校验节点更新；
在转置的半无限奇偶校验矩阵中，矩阵的行对应变量节点，列对应校验节点，相应的根据矩阵的行进行处理的过程叫做变量节点更新，对列的计算为校验节点更新；
S2.初始化：首先将所有的FIFO的存储空间填充为∞，然后计算从信道接收到的消息：
I(n)＝4Rr(n)Eb/N0；
其中：R为码率，r(n)为从信道接收到的值，Eb/N0为信号的信噪比；
S3.移位：将一个新的I(n0)信息移入第一个FIFO中，其它的FIFO填充0，同时整个译码器的FIFO内的信息向后移动一位；如果输入的数据对应的是校验节点，则进行下一步，否则重复此步骤；
S4.设定停止规则：在每个处理器中加入一个计数器，然后在进行迭代更新前检查对应的奇偶检验方程是否满足，若方程满足，则计数器加一，否则置0；
奇偶检验方程是否满足的判定步骤如下：
首先在移位之后，找到每个处理器中需要处理的奇偶校验矩阵的列坐标，然后对列中非0位置的值进行硬判决，最后对这些值模二和，若结果为0则奇偶校验方程满足，否则不满足；
当计数器的值大于记忆长度ms时，对应的处理器将停止本次迭代操作，进入睡眠模式，停止正常迭代过程中的校验节点与变量节点的更新步骤，但奇偶检验方程的检查会一直进行，当方程不满足时，状态被打破，校验节点和变量节点的更新操作恢复运行；
S5.变量节点更新：处理器i,i＝1,…,N利用FIFO中的信息计算即将参与校验节点更新的
Figure FDA0002849775350000021
的值，然后存储更新对应FIFO位置中的值：
Figure FDA0002849775350000022
S6.校验节点更新：处理器i,i＝1,…,N利用计算得来的
Figure FDA0002849775350000023
值进行校验节点更新，更新公式如下：
Figure FDA0002849775350000024
其中ni＝n0-2(i-1)(M+1)表示被处理器i处理的最新的节点；C(ni)表示奇偶检验方程中包含的K个不同的(j,n)对，K表示校验矩阵的列重，j∈{1,...,J}代表第j个奇偶校验方程，也即位于第j个FIFO中，n表示码字符号在奇偶校验方程中的行数；C(ni)/(j,n)代表从C(ni)集合中减去当前的(j,n)；
S7.硬判决：该步骤是由最后一个处理器N来完成的，具体的计算公式如下：
Figure FDA0002849775350000025
然后再次回到步骤S3，再次循环开始直至译码结束，最终译码的结果就是硬判决输出，最后再与原始的信息序列进行对比得出误码率的值。
2.根据权利要求1所述的一种降低平均迭代次数的紧缩型LDPC-CC译码器设计方法，其特征在于：所述步骤S6中为便于检测加上权重因子是否能够改进译码的误码率性能以及多大的权重能够最大程度的改进译码性能，针对校验节点的更新公式引入如下改进：
Figure FDA0002849775350000026
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114866186A (zh) * 2022-04-07 2022-08-05 成都中科微信息技术研究院有限公司 一种基于5g的ldpc译码延时优化方法
CN118539932A (zh) * 2024-07-26 2024-08-23 华中科技大学 一种qc-ldpc译码器

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050102597A1 (en) * 2003-08-28 2005-05-12 Alfonso Martinez Architecture for an iterative decoder
CN101072036A (zh) * 2007-04-29 2007-11-14 浙江大学 支持多速率多码长的串行低密度奇偶校验码译码器
CN101119118A (zh) * 2007-09-06 2008-02-06 上海交通大学 分层准循环扩展构造的ldpc码的编码器
CN101247378A (zh) * 2006-10-17 2008-08-20 北京凌讯华业科技有限公司 高吞吐量的n点正向和反向快速傅立叶的方法和装置
CN102340320A (zh) * 2011-07-08 2012-02-01 电子科技大学 卷积Turbo码双向并行译码方法
CN102611462A (zh) * 2012-03-30 2012-07-25 复旦大学 一种ldpc-cc译码算法及译码器
EP2911304A1 (en) * 2014-02-24 2015-08-26 Alcatel Lucent Sliding window decoding of LDPC convolutional codes (LDPC-CC)
US20160373133A1 (en) * 2015-06-22 2016-12-22 Infinera Corporation Systems and methods for interleaved coded modulation with convolutional coding-based low-density parity check codes
CN107342847A (zh) * 2017-07-10 2017-11-10 中国电子科技集团公司第五十四研究所 一种基于以太网通信的物理层安全编码系统
CN108574492A (zh) * 2018-05-03 2018-09-25 重庆邮电大学 一种改进的ldpc码和积译码方案
CN109302267A (zh) * 2018-09-26 2019-02-01 西安科技大学 基于ldpc的mimo系统的译码方法、设备和存储介质
CN110022159A (zh) * 2019-03-12 2019-07-16 西北工业大学 一种快速收敛的ldpc码译码算法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050102597A1 (en) * 2003-08-28 2005-05-12 Alfonso Martinez Architecture for an iterative decoder
CN101247378A (zh) * 2006-10-17 2008-08-20 北京凌讯华业科技有限公司 高吞吐量的n点正向和反向快速傅立叶的方法和装置
CN101072036A (zh) * 2007-04-29 2007-11-14 浙江大学 支持多速率多码长的串行低密度奇偶校验码译码器
CN101119118A (zh) * 2007-09-06 2008-02-06 上海交通大学 分层准循环扩展构造的ldpc码的编码器
CN102340320A (zh) * 2011-07-08 2012-02-01 电子科技大学 卷积Turbo码双向并行译码方法
CN102611462A (zh) * 2012-03-30 2012-07-25 复旦大学 一种ldpc-cc译码算法及译码器
EP2911304A1 (en) * 2014-02-24 2015-08-26 Alcatel Lucent Sliding window decoding of LDPC convolutional codes (LDPC-CC)
US20160373133A1 (en) * 2015-06-22 2016-12-22 Infinera Corporation Systems and methods for interleaved coded modulation with convolutional coding-based low-density parity check codes
CN107342847A (zh) * 2017-07-10 2017-11-10 中国电子科技集团公司第五十四研究所 一种基于以太网通信的物理层安全编码系统
CN108574492A (zh) * 2018-05-03 2018-09-25 重庆邮电大学 一种改进的ldpc码和积译码方案
CN109302267A (zh) * 2018-09-26 2019-02-01 西安科技大学 基于ldpc的mimo系统的译码方法、设备和存储介质
CN110022159A (zh) * 2019-03-12 2019-07-16 西北工业大学 一种快速收敛的ldpc码译码算法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
BAIHONG LIN等: "Design and Efficient Hardware Implementation Schemes for Non-Quasi-Cyclic LDPC Codes", 《TSINGHUA SCIENCE AND TECHNOLOGY》 *
陈发堂等: "LDPC码的一种低复杂度归一化最小和译码算法", 《重庆邮电大学学报(自然科学版)》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114866186A (zh) * 2022-04-07 2022-08-05 成都中科微信息技术研究院有限公司 一种基于5g的ldpc译码延时优化方法
CN114866186B (zh) * 2022-04-07 2024-06-11 成都中科微信息技术研究院有限公司 一种基于5g的ldpc译码延时优化方法
CN118539932A (zh) * 2024-07-26 2024-08-23 华中科技大学 一种qc-ldpc译码器

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CN112653474B (zh) 2022-12-13

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