CN112636931B - 一种以太网接口电路 - Google Patents

Abstract

本文公开一种以太网接口电路，本发明实施例通过安全数字输入输出卡(SDIO)主设备的SDIO接口拓展连接现场可编程门阵列(FPGA)芯片；FPGA芯片对由SDIO主设备发送和接收的以太网数据进行缓存处理，物理层(PHY)芯片与FPGA芯片之间通过介质独立接口连接，PHY芯片将缓存处理的SDIO设备发送的以太网数据发往对端以太网设备，将来自对端以太网设备的以太网数据发送至FPGA，实现了基于SDIO接口的适用的以太网接口电路的设计。

Description

一种以太网接口电路

技术领域

本文涉及但不限于电子电路技术，尤指一种以太网接口电路。

背景技术

安全数字输入输出卡(SDIO)接口是在安全数码卡(SD)接口基础上发展起来的接口，SDIO接口兼容SD内存卡，可以与支持SDIO接口的设备连接。SDIO总线和USB总线类似，SDIO总线连接主设备端和从设备端，主设备端和从设备端的通信由主设备端发出命令开始，从设备端只要能够解析主设备端的命令，就可以与主机端通信。

以太网是局域网通用的通信协议标准，其中IEEE 802.3是工作组和工作组制定的电气和电子工程师协会(IEEE)标准的集合，该工作组定义了有线以太网的物理层和数据链路层的介质访问控制(MAC)。

目前，一些多媒体系统和车载娱乐系统，会使用一些性能强大的基带平台芯片或多媒体处理器与摄像头、SD卡等设备的连接，用于进行音频、视频和/或触摸显示等处理；但出于成本或者应用的广泛性考虑，这些基带平台芯片或多媒体处理器往往不会集成以太网接口，如果芯片内未集成以太网接口，则芯片在实现基于有线以太网接口的应用时就会受到限制。设计实现一种适用的以太网接口电路，成为一个有待解决的问题。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本发明实施例提供一种以太网接口电路，能够适用需要以太网接口的应用。

本发明实施例提供了一种以太网接口电路，包括：与安全数字输入输出卡SDIO主设备通过SDIO接口连接的现场可编程门阵列FPGA芯片、和与FPGA芯片通过介质独立接口连接的物理层PHY芯片；其中，

FPGA芯片包括：第一接收单元、发送桥接单元和第一发送单元；其中，

第一接收单元设置为：接收来自SDIO主设备的第一数据；

发送桥接单元设置为：提取第一数据中的第一以太网数据，并对提取的第一以太网数据进行缓存处理；

第一发送单元设置为：将缓存处理的第一以太网数据发送至PHY芯片；

PHY芯片设置为：将接收到的第一以太网数据，通过以太网端口发往对端以太网设备。

在一种示例性实例中，所述发送桥接单元包括第一解析模块和第一缓存模块；其中，

所述第一解析模块是设置为：解析所述第一数据，获得所述第一数据中包含的所述第一以太网数据；

所述第一缓存模块是设置为：将所述第一解析模块解析获得的所述第一以太网数据，按照第一预设格式存入发送先入先出队列FIFO中。

在一种示例性实例中：

所述第一解析模块还设置为：获得所述第一数据中包含的发送指令；

所述第一发送单元是设置为：根据与自身连接的PHY芯片的以太网端口状态，从所述发送FIFO中读取缓存的所述第一以太网数据，将读取的所述第一以太网数据按照以太网数据格式封装后，发送至所述PHY芯片；将获得的所述发送指令发往所述PHY芯片；

所述PHY芯片是设置为：将接收到的所述第一以太网数据，根据接收到的所述发送指令发往所述对端以太网设备。

在一种示例性实例中，所述第一发送单元还设置为：

对所述第一以太网数据进行以下一项或任意组合的处理：

填充功能PAD、流量控制Flow Control和帧统计。

在一种示例性实例中，所述FPGA芯片还包括第一时钟单元，设置为：

对所述FPGA芯片中的以下两种以上组成进行时钟同步：第一接收单元、发送桥接单元和第一发送单元。

在一种示例性实例中，所述第一发送单元还设置为：

通过三速以太网TSE网路媒体接入控制器MAC控制所述PHY芯片与对端以太网设备的通信速率。

在一种示例性实例中，所述FPGA芯片还包括管理实体STA单元，设置为：

存储所述PHY芯片的配置寄存器参数；

根据存储的所述配置寄存器参数，配置和/或管理PHY芯片。

在一种示例性实例中，所述FPGA芯片还包括SDIO寄存器配置单元，设置为：

存储FPGA芯片的属性和/或参数，以使所述SDIO主设备根据存储的FPGA芯片的属性和/或参数进行访问控制。

另一方面，本发明实施例还提供一种以太网接口电路，包括：与安全数字输入输出卡SDIO主设备通过SDIO接口连接的现场可编程门阵列FPGA芯片、和与FPGA芯片通过介质独立接口连接的物理层PHY芯片；其中，

PHY芯片设置为：接收来自对端以太网设备的第二数据，将第二数据发往FPGA芯片；

FPGA芯片包括：第二接收单元、接收桥接单元和通知单元；其中，

第二接收单元设置为：接收来自PHY芯片的第二数据；

接收桥接单元设置为：提取第二数据中的第二以太网数据，并对提取的第二以太网数据进行缓存处理；

通知单元设置为：通知SDIO主设备，读取缓存处理的第二以太网数据。

在一种示例性实例中，所述接收桥接单元包括第二解析模块和第二缓存模块；其中，

所述第二解析模块是设置为：过滤所述第二数据中的以太网地址信息，获得所述第二数据中的所述第二以太网数据；

所述第二缓存模块是设置为：将所述第二解析模块解析获得的所述第二以太网数据，按照第二预设格式存入接收先入先出队列FIFO中。

在一种示例性实例中，所述通知单元是设置为：

通过预先设定的中断请求信号，通知所述SDIO主设备读取所述接收FIFO中缓存的所述第二以太网数据。

在一种示例性实例中，所述第二接收单元还设置为：

对所述第二以太网数据进行以下一项或任意组合的处理：

帧间距IFG配置、错误指示、流量控制Flow Control和帧统计。

还一方面，本发明实施例还提供一种以太网接口电路，包括：与安全数字输入输出卡SDIO主设备通过SDIO接口连接的现场可编程门阵列FPGA芯片、和与FPGA芯片通过介质独立接口连接的物理层PHY芯片；其中，

FPGA芯片包括：第一接收单元、发送桥接单元、第一发送单元、第二接收单元、接收桥接单元和通知单元；其中，

第一接收单元设置为：接收来自SDIO主设备的第一数据；

发送桥接单元设置为：提取第一数据中的第一以太网数据，并对提取的第一以太网数据进行缓存处理；

第一发送单元设置为：将缓存处理的第一以太网数据发送至PHY芯片；

第二接收单元设置为：接收来自PHY芯片的第二数据；

接收桥接单元设置为：提取第二数据中的第二以太网数据，并对提取的第二以太网数据进行缓存处理；

通知单元设置为：通知SDIO主设备，读取缓存处理的第二以太网数据；

PHY芯片设置为：将接收到的第一以太网数据，通过以太网端口发往对端以太网设备；接收来自对端以太网设备的第二数据，将第二数据发往FPGA芯片。

本发明实施例通过安全数字输入输出卡(SDIO)主设备的SDIO接口拓展连接现场可编程门阵列(FPGA)芯片；FPGA芯片对由SDIO主设备发送和接收的以太网数据进行缓存处理，物理层(PHY)芯片与FPGA芯片之间通过介质独立接口连接，PHY芯片将缓存处理的SDIO设备发送的以太网数据发往对端以太网设备，将来自对端以太网设备的以太网数据发送至FPGA，实现了基于SDIO接口的适用的以太网接口电路的设计。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1为本发明实施例以太网接口电路的结构框图；

图2为本发明实施例发送第一以太网数据的流程图；

图3为本发明实施例另一以太网接口电路的结构框图；

图4为本发明实施例接收第二以太网数据的流程图；

图5为本发明实施例再一以太网接口电路的结构框图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

图1为本发明实施例以太网接口电路的结构框图，如图1所示，包括：与安全数字输入输出卡(SDIO)主设备通过SDIO接口连接的现场可编程门阵列(FPGA)芯片、和与FPGA芯片通过介质独立接口连接的物理层(PHY)芯片；其中，

FPGA芯片包括：第一接收单元、发送桥接单元和第一发送单元；其中，

第一接收单元设置为：接收来自SDIO主设备的第一数据；

发送桥接单元设置为：提取第一数据中的第一以太网数据，并对提取的第一以太网数据进行缓存处理；

第一发送单元设置为：将缓存处理的第一以太网数据发送至PHY芯片；

PHY芯片设置为：将接收到的第一以太网数据，通过以太网端口发往对端以太网设备。

在一种示例性实例中，本发明实施例第一接收单元可以通过相关技术中已有的硬件电路实现，包括但不限于FPGA或者MCU；例如、包含英特尔(INTEL)公司公开的集成EP560IP Core(软核)的INTEL FPGA芯片和Cypress赛普拉斯公司的MCU-CYW43907芯片。

在一种示例性实例中，本发明实施例第一发送单元可以通过相关技术中已有的硬件电路实现，包括但不限于FPGA或者MCU。如包含英特尔(INTEL)公司公开的集成其三速以太网(Triple-Speed Ethernet)IP Core(软核)的INTEL FPGA芯片或Silicon Labs公司的以太网芯片CP2201。在一种示例性实例中，本发明实施例SDIO接口包括：软件定义无线电(SDR)50接口或SDR104接口。

需要说明的是，本发明实施例SDR50接口或SDR104接口为数据传输时钟频率不同的硬件接口。当SDIO接口为SDR50接口，在时钟频率为100兆赫兹(MHz)且采用4-Bit模式时，SDIO接口的理论最高带宽为400兆比特秒(Mbps)，而以太网在100兆(M)速率、全双工模式下理论最高带宽为200Mbps，SDIO接口的带宽与以太网带宽较为匹配；当SDIO接口为SDR104接口，在时钟频率为200MHz且采用4-Bit模式时，SDIO接口的理论最高带宽为800Mbps，而以太网在1000M速率、全双工模式下理论最高带宽为2吉比特秒(Gbps)，此时SDIO接口的带宽与以太网带宽较为匹配。

在一种示例性实例中，本发明实施例介质独立接口包括以下任一种类接口：

媒体独立接口(MII)、简化媒体独立接口(RMII)、千兆媒体独立接口(GMII)和吉比特介质独立接口(RGMII)。

需要说明的是，MII是IEEE-802.3定义的以太网行业标准，用于Fast EthernetMAC-block与各种类型的PHY连接，它包括一个数据接口以及一个MAC和PHY之间的管理接口(MIIM，MII Management接口)；其中，数据接口的类型有很多种，常用的有MII、RMII、GMII、RGMII、SMII、SGMII、XAUI等；本发明实施例，当要求以太网数据接口的速率为100Mbps时，可以使用MII或RMII；当要求以太网数据接口的速率为1000Mbps时，可以使用GMII或RGMII接口。

在一种示例性实例中，本发明实施例以太网接口电路连接包括上述介质独立接口的PHY芯片，PHY芯片可以支持以下一种或任意组合的以太网带宽：100兆和1000兆；在一种示例性实例中，本发明实施例PHY芯片可以在支持的以太网带宽间进行切换。

在一种示例性实例中，本发明实施例SDIO主设备的SDIO接口与FPGA芯片的SDIO接口，通过外部专用的高速线缆或板级印制电路板(PCB)走线连接。

在一种示例性实例中，本发明实施例FPGA芯片的介质独立接口与PHY芯片的介质独立接口之间，通过板级PCB走线互联。

在一种示例性实例中，本发明实施例PHY芯片与对端以太网设备通过标准以太网线缆连接。

在一种示例性实例中，本发明实施例发送桥接单元包括第一解析模块和第一缓存模块；其中，

第一解析模块是设置为：解析第一数据，获得第一数据中包含的第一以太网数据；

第一缓存模块是设置为：将第一解析模块解析获得的第一以太网数据，按照第一预设格式存入发送先入先出队列(FIFO)中。

在一种示例性实例中，本发明实施例第一预设格式包括：以太网用户接口输入侧的格式。

在一种示例性实例中，本发明实施例第一数据可以根据第一数据的组成结构进行解析。

在一种示例性实例中，本发明实施例：

第一解析模块还设置为：获得第一数据中包含的发送指令；

第一发送单元是设置为：根据与自身连接的PHY芯片的以太网端口状态，从发送FIFO中读取缓存的第一以太网数据，将读取的第一以太网数据按照以太网数据格式封装后，发送至PHY芯片；将获得的发送指令发往PHY芯片；

PHY芯片是设置为：将接收到的第一以太网数据，根据接收到的发送指令发往对端以太网设备。

在一种示例性实例中，本发明实施例可以将发送指令存储在预先设定的发送指令寄存器中；

在一种示例性实例中：

本发明实施例第一缓存模块还设置为：在缓存第一以太网数据时，通过预先设置的长度寄存器记录第一以太网数据的数据长度信息；

第一发送单元设置为从发送FIFO中读取缓存的第一以太网数据，包括：根据记录的数据长度信息，从发送FIFO中读取第一以太网数据。

图2为本发明实施例发送第一以太网数据的流程图，如图2所示，包括：

步骤201、从第一数据中提取发送指令和第一以太网数据；

步骤202、确定第一以太网数据的数据长度信息；

步骤203、通过长度寄存器存储确定的数据长度信息，通过发送指令寄存器存储提取的发送指令，将提取的第一以太网数据按第一预设格式写入发送FIFO中；

步骤204、根据以太网端口状态确定发送第一以太网数据时，根据长度寄存器存储的数据长度信息从FIFO中读取第一以太网数据；

步骤205、将从FIFO中读取的第一以太网数据，按照以太网数据的格式进行封装；

步骤206、读取发送指令寄存器存储的发送指令，根据发送指令发送完成封装的第一以太网数据。

在一种示例性实例中，第一缓存单元按照其他存储方式缓存第一以太网数据时，可以在记录数据长度信息的同时，记录第一以太网数据的存储地址信息；第一发送单元在读取缓存的第一以太网数据时，根据记录的数据长度信息和存储地址信息进行数据读取。

在一种示例性实例中，本发明实施例在发送第一以太网数据时，还可以参照相关技术中对以太网进行的处理对第一以太网数据进行处理，例如、在第一以太网数据中添加循环冗余校验(CRC)校验码，以对发送的第一以太网数据进行CRC校验。

在一种示例性实例中，本发明实施例还可以在第一发送单元中设置发送指令寄存器，用于存储解析获得的发送指令。

在一种示例性实例中，本发明实施例FPGA芯片还包括第一时钟单元，设置为：

对FPGA芯片中的以下两种以上组成进行时钟同步：

第一接收单元、发送桥接单元和第一发送单元。在一种示例性实例中，本发明实施例第一时钟单元还可以对以太网接口电路中除上述第一接收单元、发送桥接单元和第一发送单元以外的其他组成进行时钟同步。在一种示例性实例中，第一时钟单元可以基于锁相环(PLL)实现。在一种示例性实例中，第一时钟单元可以通过外部时钟晶振电路实现，时钟晶振电路产生时钟源信号进入FPGA后，FPGA可以通过内部PLL锁相环电路进行分频/倍频后产生第一接收单元、发送桥接单元和/或第一发送单元等单元工作所需要的不同频率的时钟信号。

在一种示例性实例中，本发明实施例FPGA芯片还包括SDIO寄存器配置单元，设置为：

存储FPGA芯片的属性和/或参数，以使SDIO主设备根据存储的FPGA芯片的属性和/或参数进行访问控制。

本发明实施例FPGA芯片在进行数据通信过程中充当的SDIO Slave的角色(SDIO设备)，SDIO主设备可以基于MCU实现。由于FPGA芯片在本发明实施例扮演SDIO设备的角色，故需要符合SDIO协议本身的要求，即SDIO设备中会存储相关的属性参数(如SDIO设备是否支持高速模式、是否支持SDR50/104标准，是否支持4bit模式等)供SDIO主设备访问读取(SDIO主设备通过SDIO总线访问SDIO设备寄存器配置单元)，在建立SDIO初始化流程，SDIO设备开始正常工作，后续的FPGA芯片实现的与SDIO主设备的收据收发桥接功能才能正常运行。

在一种示例性实例中，本发明实施例第一发送单元还设置为：

通过三速以太网(TSE)网路媒体接入控制器(MAC)TSE MAC控制PHY芯片与对端以太网设备的通信速率。

需要说明的是，TSE MAC单元可通过相关技术中的数字电路实现，包括但不限于以太网控制芯片，例如、Silicon Labs公司的以太网控制芯片CP2201，也可以通过FPGA芯片编程实现TSE MAC单元的功能。

在一种示例性实例中，本发明实施例第一发送单元还设置为：

对第一以太网数据进行以下一项或任意组合的处理：

填充功能PAD、流量控制(Flow Control)和帧统计。

需要说明的是，本发明实施例FPGA芯片还设置为执行以下一项或任意组合的处理在以太网协议中，填充功能紧接逻辑链路控制(LLC)数据段之后，用来对LLC数据进行填加，以保证以太网帧有足够长度，适应冲突检测的需要。流量控制功能主要是指FPGA控制逻辑会根据接收的数据的缓存状态判断接收缓存是否将要达到满状态，若缓存要满，表明SDIO主设备侧将无法及时地处理接收的以太网数据，此时FPGA控制逻辑(在“SDIO转以太网桥接模块”中)将会产生暂停(PAUSE)时间参数并控制三速以太网MAC自动生成PAUSE帧发送出去(发送至以太网PHY后再发出)，通知对端以太网设备暂停发出以太网数据包；帧统计功能主要是指三速以太网MAC模块内部会对发送出去的以太网帧的状态、类型等信息进行统计并存储，供上层逻辑或者主设备使用(非通过以太网PHY发送至以太网中)。

在一种示例性实例中，本发明实施例FPGA芯片包括管理实体(STA，StationManagement Entity)单元，设置为：

存储PHY芯片的配置寄存器参数；

根据存储的配置寄存器参数，配置和/或管理PHY芯片。

需要说明的是，STA单元可以集成于一些包含以太网控制器的MCU芯片中，也可以通过FPGA芯片编程实现。

在一种示例性实例中，本发明实施例存储的配置寄存器参数后，可以通过操作预设的媒体独立接口管理(MIIM，MII Management)接口输出，以配置和/或管理PHY芯片。

在一种示例性实例中，本发明实施例STA单元可以通过预设的MIIM接口，即通过MDC和MDIO配置和管理PHY芯片；其中，MDIO(Management Data Input Output)是一个PHY芯片的双向信号线，用来传输PHY芯片的控制和状态信息；MDC是提供给PHY芯片的，用作数据管理的参考时钟信号。

本发明实施例FPGA芯片还设置为执行以下一项或任意组合的处理：

根据发送指令将SDIO主设备的第一数据读出并发送至第一接收单元；

配置用于接收发送指令的写入接口；

接收来自外部的发送第一以太网数据的发送指令；

配置FPGA芯片的互联网协议IP地址。本发明实施例对没有集成有线以太网接口的电路，通过FPGA芯片和PHY芯片实现了以太网接口的拓展，使电路可以适用更多的应用；以SDIO接口作为拓展接口，设计了与以太网带宽相匹配的接口电路。

本发明实施例通过安全数字输入输出卡(SDIO)主设备的SDIO接口拓展连接现场可编程门阵列(FPGA)芯片；FPGA芯片对由SDIO主设备发送和接收的以太网数据进行缓存处理，物理层(PHY)芯片与FPGA芯片之间通过介质独立接口连接，PHY芯片将缓存处理的SDIO设备发送的以太网数据发往对端以太网设备，将来自对端以太网设备的以太网数据发送至FPGA，实现了基于SDIO接口的适用的以太网接口电路的设计。

图3为本发明实施例另一以太网接口电路的结构框图，如图3所示，包括：与安全数字输入输出卡(SDIO)主设备通过SDIO接口连接的现场可编程门阵列(FPGA)芯片、和与FPGA芯片通过介质独立接口连接的物理层(PHY)芯片；其中，

PHY芯片设置为：接收来自对端以太网设备的第二数据，将第二数据发往FPGA芯片；

FPGA芯片包括：第二接收单元、接收桥接单元和通知单元；其中，

第二接收单元设置为：接收来自PHY芯片的第二数据；

接收桥接单元设置为：提取第二数据中的第二以太网数据，并对提取的第二以太网数据进行缓存处理；

通知单元设置为：通知SDIO主设备，读取缓存处理的第二以太网数据。

本发明实施例通过安全数字输入输出卡(SDIO)主设备的SDIO接口拓展连接现场可编程门阵列(FPGA)芯片；FPGA芯片对由SDIO主设备发送和接收的以太网数据进行缓存处理，物理层(PHY)芯片与FPGA芯片之间通过介质独立接口连接，PHY芯片将缓存处理的SDIO设备发送的以太网数据发往对端以太网设备，将来自对端以太网设备的以太网数据发送至FPGA，实现了基于SDIO接口的适用的以太网接口电路的设计。

本发明实施例通知单元可以通过相关技术中已有的硬件电路实现，包括但不限于FPGA或者MCU；例如、包含英特尔(INTEL)公司公开的集成EP560IP Core(软核)的INTELFPGA芯片和Cypress赛普拉斯公司的MCU-CYW43907芯片。

本发明实施例第二接收单元可以通过相关技术中已有的硬件电路实现，包括但不限于FPGA或者MCU。如包含英特尔(INTEL)公司公开的集成其三速以太网(Triple-SpeedEthernet)IP Core(软核)的INTEL FPGA芯片或Silicon Labs公司的以太网芯片CP2201。

在一种示例性实例中，本发明实施例SDIO接口包括：

SDR50接口或SDR104接口。

在一种示例性实例中，本发明实施例中的介质独立接口包括以下任一种类接口：

媒体独立接口(MII)、简化媒体独立接口(RMII)、千兆媒体独立接口(GMII)和吉比特介质独立接口(RGMII)。

在一种示例性实例中，本发明实施例SDIO主设备的SDIO接口与FPGA芯片的SDIO接口，通过外部专用的高速线缆或板级印制电路板(PCB)走线连接。

在一种示例性实例中，本发明实施例FPGA芯片的介质独立接口与PHY芯片的介质独立接口之间，通过板级PCB走线互联。

在一种示例性实例中，本发明实施例PHY芯片与对端以太网设备通过标准以太网线缆连接。

在一种示例性实例中，本发明实施例接收桥接单元包括第二解析模块和第二缓存模块；其中，

第二解析模块是设置为：过滤第二数据中的以太网地址信息，获得第二数据中的第二以太网数据；

第二缓存模块是设置为：将第二解析模块解析获得的第二以太网数据，按照第二预设格式存入接收先入先出队列(FIFO)中。

在一种示例性实例中，本发明实施例第二预设格式包括：SDIO从设备控制器(Slave Controller)用户数据格式。

在一种示例性实例中：

本发明实施例第二缓存模块还设置为：在缓存第二以太网数据时，通过预先设置的长度寄存器记录第二以太网数据的数据长度信息；

SDIO主设备从发送FIFO中读取缓存的第二以太网数据，包括：根据记录的数据长度信息，从接收FIFO中读取第二以太网数据。在一种示例性实例中，第二缓存单元按照其他存储方式缓存第二以太网数据时，可以在记录数据长度信息的同时，记录第二以太网数据的存储地址信息；SDIO主设备在读取缓存的第二以太网数据时，根据记录的数据长度信息和存储地址信息进行数据读取。

在一种示例性实例中，本发明实施例通知单元是设置为：

通过预先设定的中断请求信号，通知SDIO主设备读取接收FIFO中缓存的第二以太网数据。

图4为本发明实施例接收第二以太网数据的流程图，如图4所示，包括：

步骤401、接收通过PHY芯片接收的来自对端以太网设备的第二数据；

步骤402、过滤第二数据中的以太网地址，获得第二以太网数据；

步骤403、将获得的第二以太网数据，按照第二预设格式写入接收FIFO中；

步骤404、通过长度寄存器存储第二以太网数据的数据长度信息；

步骤405、通过预设的中断请求信号，通知SDIO主设备读取第二以太网数据；

步骤406、SDIO主设备接收到中断请求信号时，根据数据长度信息从接收FIFO中读取第二以太网数据。

在一种示例性实例中，本发明实施例FPGA芯片还包括第二时钟单元，设置为：

对FPGA芯片中的以下两种以上组成进行时钟同步：

第二接收单元、发送桥接单元和通知单元。

在一种示例性实例中，本发明实施例第二时钟单元还可以对以太网接口电路中除上述第二接收单元、发送桥接单元和通知单元以外的其他组成进行时钟同步。在一种示例性实例中，第二时钟单元可以基于锁相环PLL实现。

在一种示例性实例中，本发明实施例FPGA芯片还包括SDIO寄存器配置单元，设置为：存储FPGA芯片的属性和/或参数，以使SDIO主设备根据存储的FPGA芯片的属性和/或参数进行访问控制。

在一种示例性实例中，本发明实施例第二接收单元还设置为：

对接收到的第二以太网数据进行以下一项或任意组合的处理：

帧间距IFG配置、错误指示、流量控制(Flow Control)和帧统计。

需要说明的是，帧间距是指以太网相邻两帧之间的时间断；以太网数据以帧为单位发送，帧与帧之间需要间隙，这个间隙称为帧间距，也可缩写为IPG。IFG指的是一段时间，单位通常用微秒(μs)或纳秒(ns)。

在一种示例性实例中，本发明实施例FPGA芯片包括STA单元，设置为：

存储PHY芯片的配置寄存器参数；

根据存储的配置寄存器参数，配置和/或管理PHY芯片。

本发明实施例FPGA芯片还设置为执行以下一项或任意组合的处理：

根据接收指令将第二缓存模块中的第二以太网数据读出并发往SDIO主设备；

配置用于接收接收指令的写入接口；

接收来自外部的接收第二以太网数据的接收指令；

配置FPGA芯片的互联网协议IP地址。

图5为本发明实施例再一以太网接口电路的结构框图，如图5所示，包括：与安全数字输入输出卡(SDIO)主设备通过SDIO接口连接的现场可编程门阵列(FPGA)芯片、和与FPGA芯片通过介质独立接口连接的物理层(PHY)芯片；其中，

FPGA芯片包括：第一接收单元、发送桥接单元、第一发送单元、第二接收单元、接收桥接单元和通知单元；其中，

第一接收单元设置为：接收来自SDIO主设备的第一数据；

发送桥接单元设置为：提取第一数据中的第一以太网数据，并对提取的第一以太网数据进行缓存处理；

第一发送单元设置为：将缓存处理的第一以太网数据发送至PHY芯片；

第二接收单元设置为：接收来自PHY芯片的第二数据；

接收桥接单元设置为：提取第二数据中的第二以太网数据，并对提取的第二以太网数据进行缓存处理；

通知单元设置为：通知SDIO主设备，读取缓存处理的第二以太网数据；

PHY芯片设置为：将接收到的第一以太网数据，通过以太网端口发往对端以太网设备；接收来自对端以太网设备的第二数据，将第二数据发往FPGA芯片。

在一种示例性实例中，本发明实施例以太网接口电路还包括：SDIO从设备控制器，SDIO从设备控制器中包括上述第一SDIO从设备控制器和第二SDIO从设备控制器的组成及功能。

本发明实施例通过安全数字输入输出卡(SDIO)主设备的SDIO接口拓展连接现场可编程门阵列(FPGA)芯片；FPGA芯片对由SDIO主设备发送和接收的以太网数据进行缓存处理，物理层(PHY)芯片与FPGA芯片之间通过介质独立接口连接，PHY芯片将缓存处理的SDIO设备发送的以太网数据发往对端以太网设备，将来自对端以太网设备的以太网数据发送至FPGA，实现了基于SDIO接口的适用的以太网接口电路的设计。

本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (9)

1.一种以太网接口电路，包括：与安全数字输入输出卡SDIO主设备通过SDIO接口连接的现场可编程门阵列FPGA芯片、和与FPGA芯片通过介质独立接口连接的物理层PHY芯片；其中，

FPGA芯片包括：第一接收单元、发送桥接单元和第一发送单元；其中，

第一接收单元设置为：接收来自SDIO主设备的第一数据；

发送桥接单元设置为：提取第一数据中的第一以太网数据，并对提取的第一以太网数据进行缓存处理；所述发送桥接单元包括第一解析模块和第一缓存模块；

其中，所述第一解析模块设置为：解析所述第一数据，获得所述第一数据中包含的所述第一以太网数据；以及获得所述第一数据中包含的发送指令；

所述第一缓存模块设置为：将所述第一解析模块解析获得的所述第一以太网数据，按照第一预设格式存入发送先入先出队列中；

第一发送单元设置为：根据与自身连接的PHY芯片的以太网端口状态，从所述发送先入先出队列中读取缓存的所述第一以太网数据，将读取的所述第一以太网数据按照以太网数据格式封装后，发送至所述PHY芯片；将获得的所述发送指令发往所述PHY芯片；

PHY芯片设置为：将接收到的第一以太网数据，根据接收到的所述发送指令通过以太网端口发往对端以太网设备。

2.根据权利要求1所述的以太网接口电路，其特征在于，所述第一发送单元还设置为：

对所述第一以太网数据进行以下一项或任意组合的处理：

填充功能PAD、流量控制Flow Control和帧统计。

3.根据权利要求1或2所述的以太网接口电路，其特征在于，所述FPGA芯片还包括第一时钟单元，设置为：

对所述FPGA芯片中的以下两种以上组成进行时钟同步：

所述第一接收单元、所述发送桥接单元和所述第一发送单元。

4.根据权利要求1或2所述的以太网接口电路，其特征在于，所述第一发送单元还设置为：

通过三速以太网TSE网路媒体接入控制器MAC控制所述PHY芯片与对端以太网设备的通信速率。

5.根据权利要求1或2所述的以太网接口电路，其特征在于，所述FPGA芯片还包括管理实体STA单元，设置为：

存储所述PHY芯片的配置寄存器参数；

根据存储的所述配置寄存器参数，配置和/或管理PHY芯片。

6.根据权利要求1或2所述的以太网接口电路，其特征在于，所述FPGA芯片还包括SDIO寄存器配置单元，设置为：

存储FPGA芯片的属性和/或参数，以使所述SDIO主设备根据存储的FPGA芯片的属性和/或参数进行访问控制。

7.一种以太网接口电路，包括：与安全数字输入输出卡SDIO主设备通过SDIO接口连接的现场可编程门阵列FPGA芯片、和与FPGA芯片通过介质独立接口连接的物理层PHY芯片；其中，

PHY芯片设置为：接收来自对端以太网设备的第二数据，将第二数据发往FPGA芯片；

FPGA芯片包括：第二接收单元、接收桥接单元和通知单元；其中，

第二接收单元设置为：接收来自PHY芯片的第二数据；

接收桥接单元设置为：提取第二数据中的第二以太网数据，并对提取的第二以太网数据进行缓存处理；所述接收桥接单元包括第二解析模块和第二缓存模块；其中，所述第二解析模块设置为：过滤所述第二数据中的以太网地址信息，获得所述第二数据中的所述第二以太网数据；

所述第二缓存模块设置为：将所述第二解析模块解析获得的所述第二以太网数据，按照第二预设格式存入接收先入先出队列中；

通知单元设置为：通过预先设定的中断请求信号，通知SDIO主设备，读取所述接收先入先出队列中缓存处理的所述第二以太网数据。

8.根据权利要求7所述的以太网接口电路，其特征在于，所述第二接收单元还设置为：

对所述第二以太网数据进行以下一项或任意组合的处理：

帧间距IFG配置、错误指示、流量控制Flow Control和帧统计。

9.一种以太网接口电路，包括：与安全数字输入输出卡SDIO主设备通过SDIO接口连接的现场可编程门阵列FPGA芯片、和与FPGA芯片通过介质独立接口连接的物理层PHY芯片；其中，

FPGA芯片包括：第一接收单元、发送桥接单元、第一发送单元、第二接收单元、接收桥接单元和通知单元；其中，

第一接收单元设置为：接收来自SDIO主设备的第一数据；

发送桥接单元设置为：提取第一数据中的第一以太网数据，并对提取的第一以太网数据进行缓存处理；所述发送桥接单元包括第一解析模块和第一缓存模块；

其中，所述第一解析模块设置为：解析所述第一数据，获得所述第一数据中包含的所述第一以太网数据；以及获得所述第一数据中包含的发送指令；

所述第一缓存模块设置为：将所述第一解析模块解析获得的所述第一以太网数据，按照第一预设格式存入发送先入先出队列中；

第一发送单元设置为：根据与自身连接的PHY芯片的以太网端口状态，从所述发送先入先出队列中读取缓存的所述第一以太网数据，将读取的所述第一以太网数据按照以太网数据格式封装后，发送至所述PHY芯片；将获得的所述发送指令发往所述PHY芯片；

第二接收单元设置为：接收来自PHY芯片的第二数据；

接收桥接单元设置为：提取第二数据中的第二以太网数据，并对提取的第二以太网数据进行缓存处理；所述接收桥接单元包括第二解析模块和第二缓存模块；其中，所述第二解析模块设置为：过滤所述第二数据中的以太网地址信息，获得所述第二数据中的所述第二以太网数据；

所述第二缓存模块设置为：将所述第二解析模块解析获得的所述第二以太网数据，按照第二预设格式存入接收先入先出队列中；

通知单元设置为：通过预先设定的中断请求信号，通知SDIO主设备，读取所述接收先入先出队列中缓存处理的所述第二以太网数据；

PHY芯片设置为：将接收到的第一以太网数据，根据接收到的所述发送指令通过以太网端口发往对端以太网设备；接收来自对端以太网设备的第二数据，将第二数据通过发往FPGA芯片。

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