CN112636722A - 一种时钟振荡器电路、电荷泵电路及Flash芯片 - Google Patents

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    • H—ELECTRICITY
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Abstract

本发明公开了一种时钟振荡器电路、电荷泵电路及Flash芯片，时钟振荡器OSC产生的第一时钟脉冲CLK，不直接输入至给电荷泵Charge pump，而是经过电平保持模块处理后得到第二时钟脉冲CLKm，再输入至电荷泵Charge pump，经处理后的第二时钟脉冲CLKm，在时钟使能EN=0后，可保持原电平，使电荷泵Charge pump接收到的时钟脉冲等于前一个接收到的时钟脉冲，防止电荷泵Charge pump的输出电压VPP因时钟引起过冲的问题。

Description

一种时钟振荡器电路、电荷泵电路及Flash芯片
技术领域
本发明涉及半导体集成电路技术领域，尤其涉及的是一种时钟振荡器电路、电荷泵电路及Flash芯片。
背景技术
Flash 外围电路中，电荷泵为Flash 提供读，写，擦时所需的高压或负压，对电荷泵产生的电压，例如给Flash Word Line 的电压，要求电压可调，建立时间短，纹波小，特别是在读操作时，对纹波的要求更加严格。
如图1所示，通常电荷泵输出电压VPP达到目标电压后，会关闭时钟振荡器OSC的使能EN，即关闭时钟CLKx（x=0或1）输入，电荷泵Charge pump即停止工作，输出电压VPP不会再上升。但是，在实际运用中，Charge pump 在时钟CLKx的上升沿及下降沿都会进行pump 动作，输出电压VPP在一个时钟周期内会上升两个台阶step，时钟在关闭的同时，如果时钟电平不是使能关闭后的电平，必将因使能的关闭多一个上升沿或下降沿，这个多出来的时钟沿将使得Charge pump 输出电压VPP超过目标值1个台阶step电压，即产生过冲。
因此，现有的技术还有待于改进和发展。
发明内容
本发明的目的在于提供一种时钟振荡器电路、电荷泵电路及Flash芯片，旨在解决现有的时钟振荡器使能关闭时，引起时钟脉冲多一个下降沿或上升沿导致电荷泵电压过冲的问题。
本发明的技术方案如下：一种时钟振荡器电路，其中，包括：
时钟振荡器OSC，用于产生第一时钟脉冲CLK；
电平保持模块，用于将时钟振荡器OSC产生的第一时钟脉冲CLK处理得到第二时钟脉冲CLKm；
所述时钟振荡器OSC与电平保持模块连接，时钟振荡器OSC接收时钟使能EN，产生第一时钟脉冲CLK，第一时钟脉冲CLK经过电平保持模块处理后得到第二时钟脉冲CLKm，第二时钟脉冲CLKm输入到电荷泵Charge pump；当时钟使能EN为0时，经过电平保持模块的处理，使电荷泵Charge pump接收到的时钟脉冲等于前一个接收到的时钟脉冲。
所述的时钟振荡器电路，其中，所述电平保持模块包括第一与非门、第二与非门和第一非门，所述第一与非门的第一输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第一与非门的第二输入端连接第二与非门的输出端，第一与非门的输出端连接第一非门的输入端，第一非门的输出端连接电荷泵Charge pump的输入端，第一与非门的输出端连第二与非门的第一输入端，时钟使能EN经过第七非门的逻辑处理后输入至第二与非门的第二输入端。
所述的时钟振荡器电路，其中，所述电平保持模块包括第二非门、第三与非门、第四与非门和第三非门，所述第二非门的输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第二非门的输出端与第三与非门的第一输入端连接，第三与非门的第二输入端连接第四与非门的输出端，时钟使能EN经过第七非门的逻辑处理后输入至第四与非门的第二输入端，第四与非门的第一输入端连接第三与非门的输出端，第三与非门的输出端与第三非门的输入端连接，第三非门的输出端连接电荷泵Charge pump的输入端。
所述的时钟振荡器电路，其中，所述电平保持模块包括第一或非门、第二或非门和第四非门，所述第一或非门的第一输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第一或非门的第二输入端连接第二或非门的输出端，第一或非门的输出端连接第二或非门的第一输入端，时钟使能EN经过第七非门的逻辑处理后输入至第二或非门的第二输入端，第一或非门的输出端连接第四非门的输入端，第四非门的输出端连接电荷泵Charge pump的输入端。
所述的时钟振荡器电路，其中，所述电平保持模块包括第五非门、第三或非门、第四或非门和第六非门，所述第五非门的输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第五非门的输出端连接第三或非门的第一输入端，第三或非门的第二输入端连接第四或非门的输出端，第三或非门的输出端连接第四或非门的第一输入端，时钟使能EN经过第七非门的逻辑处理后输入至第四或非门的第二输入端，第三或非门的输出端与第六非门的输入端连接，第六非门的输出端连接电荷泵Charge pump的输入端。
一种电荷泵电路，其中，包括如上述任一所述的时钟振荡器电路。
一种Flash芯片，其中，包括如上述任一所述的时钟振荡器电路。
本发明的有益效果：本发明通过提供一种时钟振荡器电路、电荷泵电路及Flash芯片，时钟振荡器OSC 产生的第一时钟脉冲CLK，不直接输入至给电荷泵Charge pump ，而是经过电平保持模块处理后得到第二时钟脉冲CLKm，再输入至电荷泵Charge pump，经处理后的第二时钟脉冲CLKm，在时钟使能EN=0后，可保持原电平，使电荷泵Charge pump接收到的时钟脉冲等于前一个接收到的时钟脉冲，防止电荷泵Charge pump的输出电压VPP因时钟引起过冲的问题。
附图说明
图1是现有技术中时钟使能EN=0时，时钟使能EN、时钟脉冲CLK以及电荷泵的输出电压VPP的信号波形图。
图2是本发明中时钟振荡器电路的示意图。
图3是本发明中电平保持模块为实施例1时的示意图。
图4是本发明中电平保持模块为实施例2时的示意图。
图5是本发明中电平保持模块为实施例3时的示意图。
图6是本发明中电平保持模块为实施例4时的示意图。
图7是本发明中时钟使能EN=0时，前一个第一时钟脉冲CLK处于逻辑电平0状态的情况下，时钟使能EN、第二时钟脉冲CLKm以及电荷泵Charge pump的输出电压VPP的信号波形图。
具体实施方式
下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
如图2所示，一种时钟振荡器电路，包括：
时钟振荡器OSC，用于产生第一时钟脉冲CLK；
电平保持模块A1，用于将时钟振荡器OSC产生的第一时钟脉冲CLK处理得到第二时钟脉冲CLKm；
所述时钟振荡器OSC与电平保持模块A1连接，时钟振荡器OSC接收时钟使能EN，产生第一时钟脉冲CLK，第一时钟脉冲CLK经过电平保持模块A1处理后得到第二时钟脉冲CLKm，第二时钟脉冲CLKm输入到电荷泵Charge pump；当时钟使能EN为0时，经过电平保持模块A1的处理，使电荷泵Charge pump接收到的时钟脉冲等于前一个接收到的时钟脉冲。
其中，所述电平保持模块A1可以根据实际需要采用不同的结构形式实现，只要能实现当时钟使能EN为0时，能使电荷泵Charge pump接收到的时钟脉冲等于前一个时钟脉冲的功能即可。现列举以下实施例加以说明：
实施例1
如图3所示，在某些具体实施例中，所述电平保持模块A1包括第一与非门1、第二与非门2和第一非门3，所述第一与非门1的第一输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第一与非门1的第二输入端连接第二与非门2的输出端，第一与非门1的输出端连接第一非门3的输入端，第一非门3的输出端连接电荷泵Charge pump的输入端，第一与非门1的输出端连第二与非门2的第一输入端，时钟使能EN经过第七非门4的逻辑处理后输入至第二与非门2的第二输入端。
实施例2
如图4所示，在某些具体实施例中，所述电平保持模块A1包括第二非门5、第三与非门6、第四与非门7和第三非门8，所述第二非门5的输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第二非门5的输出端与第三与非门6的第一输入端连接，第三与非门6的第二输入端连接第四与非门7的输出端，时钟使能EN经过第七非门4的逻辑处理后输入至第四与非门7的第二输入端，第四与非门7的第一输入端连接第三与非门6的输出端，第三与非门6的输出端与第三非门8的输入端连接，第三非门8的输出端连接电荷泵Charge pump的输入端。
实施例3
如图5所示，在某些具体实施例中，所述电平保持模块A1包括第一或非门9、第二或非门10和第四非门11，所述第一或非门9的第一输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第一或非门9的第二输入端连接第二或非门10的输出端，第一或非门9的输出端连接第二或非门10的第一输入端，时钟使能EN经过第七非门4的逻辑处理后输入至第二或非门10的第二输入端，第一或非门9的输出端连接第四非门11的输入端，第四非门11的输出端连接电荷泵Charge pump的输入端。
实施例4
如图6所示，在某些具体实施例中，所述电平保持模块A1包括第五非门12、第三或非门13、第四或非门14和第六非门15，所述第五非门12的输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第五非门12的输出端连接第三或非门13的第一输入端，第三或非门13的第二输入端连接第四或非门14的输出端，第三或非门13的输出端连接第四或非门14的第一输入端，时钟使能EN经过第七非门4的逻辑处理后输入至第四或非门14的第二输入端，第三或非门13的输出端与第六非门15的输入端连接，第六非门15的输出端连接电荷泵Chargepump的输入端。
如图7所示，为实施1至实施4中，时钟使能EN=0时，前一个第一时钟脉冲CLK处于逻辑电平0状态的情况下，时钟使能EN、第二时钟脉冲CLKm以及电荷泵Charge pump的输出电压VPP的信号波形图，现以实施例1中的情况进行说明：
假设时钟振荡器OSC的时钟使能EN=0时，第一时钟脉冲CLK逻辑电平为1，b节点初始态为0，ENB为时钟使能EN的逻辑取反，即为1，则有a节点为1，第二时钟脉冲CLKm为1。当时钟振荡器OSC开始工作时钟使能EN=1，ENB=0时，a节点保持为1，此时，b节点与第一时钟脉冲CLK反相，第二时钟脉冲CLKm与第一时钟脉冲CLK同相，并跟随第一时钟脉冲CLK翻转而翻转，即给电荷泵Charge pump的时钟CLKm频率保持与时钟振荡器OSC的第一时钟脉冲CLK频率一致且同相，不影响正常工作。
当电荷泵Charge pump的输出电压VPP充到目标值，时钟振荡器OSC的时钟使能关闭，时钟使能EN=0时，分两种情况分析：
（1）时钟使能EN=0的前一个状态，第一时钟脉冲CLK处于逻辑电平1：则可知，该状态下，ENB=0，a=1，b=0，第二时钟脉冲CLKm=1，当时钟使能EN=0翻转后，因时钟振荡器OSC的时钟使能EN=0时，第一时钟脉冲CLK逻辑电平为1，所以第一时钟脉冲CLK保持为1，b点保持为0，第二时钟脉冲CLKm保持为1，a点保持为1，即时钟使能EN从1到0变化后，第二时钟脉冲CLKm保持1电平不变。
（2）时钟使能EN=0的前一个状态，第一时钟脉冲CLK处于逻辑电平0：则可知，该状态下，ENB=0，b=1，第二时钟脉冲CLKm=0，当时钟使能EN=0翻转后，ENB=1，b=1，则a=0，此时不管第一时钟脉冲CLK如何变化，b点被锁定为1，第二时钟脉冲CLKm则为0，即时钟使能EN从1到0变化后，第二时钟脉冲CLKm保持0电平不变。
以上两种情况，都能保证第二时钟脉冲CLKm在时钟使能EN=0前后保持原逻辑电平不变，以此保证时钟不会多一个上升或下降沿而使得电荷泵Charge pump的输出电压VPP过冲。
本技术方案还保护一种电荷泵电路，包括如上述所述的时钟振荡器电路。
本技术方案还保护一种Flash芯片，包括如上述所述的时钟振荡器电路。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (7)

1.一种时钟振荡器电路，其特征在于，包括：
时钟振荡器OSC，用于产生第一时钟脉冲CLK；
电平保持模块，用于将时钟振荡器OSC产生的第一时钟脉冲CLK处理得到第二时钟脉冲CLKm；
所述时钟振荡器OSC与电平保持模块连接，时钟振荡器OSC接收时钟使能EN，产生第一时钟脉冲CLK，第一时钟脉冲CLK经过电平保持模块处理后得到第二时钟脉冲CLKm，第二时钟脉冲CLKm输入到电荷泵Charge pump；当时钟使能EN为0时，经过电平保持模块的处理，使电荷泵Charge pump接收到的时钟脉冲等于前一个接收到的时钟脉冲。
2.根据权利要求1所述的时钟振荡器电路，其特征在于，所述电平保持模块包括第一与非门、第二与非门和第一非门，所述第一与非门的第一输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第一与非门的第二输入端连接第二与非门的输出端，第一与非门的输出端连接第一非门的输入端，第一非门的输出端连接电荷泵Charge pump的输入端，第一与非门的输出端连第二与非门的第一输入端，时钟使能EN经过第七非门的逻辑处理后输入至第二与非门的第二输入端。
3.根据权利要求1所述的时钟振荡器电路，其特征在于，所述电平保持模块包括第二非门、第三与非门、第四与非门和第三非门，所述第二非门的输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第二非门的输出端与第三与非门的第一输入端连接，第三与非门的第二输入端连接第四与非门的输出端，时钟使能EN经过第七非门的逻辑处理后输入至第四与非门的第二输入端，第四与非门的第一输入端连接第三与非门的输出端，第三与非门的输出端与第三非门的输入端连接，第三非门的输出端连接电荷泵Charge pump的输入端。
4.根据权利要求1所述的时钟振荡器电路，其特征在于，所述电平保持模块包括第一或非门、第二或非门和第四非门，所述第一或非门的第一输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第一或非门的第二输入端连接第二或非门的输出端，第一或非门的输出端连接第二或非门的第一输入端，时钟使能EN经过第七非门的逻辑处理后输入至第二或非门的第二输入端，第一或非门的输出端连接第四非门的输入端，第四非门的输出端连接电荷泵Charge pump的输入端。
5.根据权利要求1所述的时钟振荡器电路，其特征在于，所述电平保持模块包括第五非门、第三或非门、第四或非门和第六非门，所述第五非门的输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第五非门的输出端连接第三或非门的第一输入端，第三或非门的第二输入端连接第四或非门的输出端，第三或非门的输出端连接第四或非门的第一输入端，时钟使能EN经过第七非门的逻辑处理后输入至第四或非门的第二输入端，第三或非门的输出端与第六非门的输入端连接，第六非门的输出端连接电荷泵Charge pump的输入端。
6.一种电荷泵电路，其特征在于，包括如权利要求1至5任一所述的时钟振荡器电路。
7.一种Flash芯片，其特征在于，包括如权利要求1至5任一所述的时钟振荡器电路。
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