CN112585682A - 用于多管芯操作的模拟峰值功率管理 - Google Patents

Abstract

公开了用于具有多个存储管芯的存储芯片的峰值功率管理(PPM)方法。每个存储管芯包括一个第一PPM电路和一个第二PPM电路。所述多个存储管芯的第一PPM电路是电连接的以形成第一PPM组。类似地，第二PPM电路是电连接的以形成第二PPM组。可以通过以下操作管理峰值功率操作：在所述第一PPM组的第一PPM使能信号为零时，接通选择的存储管芯上的所述第一PPM电路的第一下拉驱动器；等待第一延迟时段；在所述第二PPM组的第二PPM使能信号为零时，接通所述选择的存储管芯上的所述第二PPM电路的第二下拉驱动器。所述第一和第二PPM使能信号取决于流过所述第一和第二PPM组中的每个下拉驱动器的电流。

Description

用于多管芯操作的模拟峰值功率管理

技术领域

概括地说，本公开内容涉及半导体技术领域，具体地说，涉及用于存储系统中的峰值功率管理的电路设计和方法。

背景技术

在许多服务器和移动设备中，NAND存储系统由于其高存储密度和相对低的访问等待时间而被广泛用作主要非易失性存储器件。然而，高密度存储系统(例如，三维(3D)NAND存储系统)的性能通常受其可以使用的最大功率量(或者峰值电流)的限制。当前，由NAND存储系统的各种存储管芯实现的消耗高功率的操作(即，峰值功率操作)可以被系统控制器交错开。可以同时执行仅有限数量的峰值功率操作。该方法还可以导致伴随不必要的过度管理的增大的系统负载。可以建立不同存储管芯之间的通信以协调峰值功率操作。当前，可以安排两个存储管芯之间的协调，并且可以在这两个存储管芯之间将峰值功率操作交错开。在将存储管芯分组成每组两个管芯时，组之间的协调仍然成问题。其它的方法可以在每个组中提供多个存储管芯以协调峰值功率操作，但也限于每个组中一个峰值功率操作。因此，有必要优化控制电路和峰值功率管理方案以同时协调多个存储管芯，以允许在存储芯片上执行的多个峰值功率操作。因此，可以充分利用存储系统的功率或者电流预算。

发明内容

本公开内容的目的是为存储器存储系统提供有效的峰值功率管理。

本公开内容的一个方面提供一种用于具有多个存储管芯的存储芯片的峰值功率管理(PPM)系统。所述PPM系统包括两个或更多个PPM组，所述两个或更多个PPM组中的每个PPM组具有多个PPM电路。所述多个PPM电路中的每个PPM电路包括：电连接到电源和上拉电阻的上拉驱动器；电连接到下拉电阻的下拉驱动器；以及连接到所述上拉电阻和所述下拉电阻的PPM引脚。所述两个或更多个PPM组中的每个PPM组中的所述PPM引脚彼此电连接。所述两个或更多个PPM组中的每个PPM组被配置为基于所述PPM引脚的电位管理数量m个峰值功率操作，其中，m是整数。

在一些实施例中，每个存储管芯包括至少一个PPM电路。

在一些实施例中，所述两个或更多个PPM组中的每个PPM组中的所述PPM引脚的所述电位是由流过所述多个PPM电路中的所述下拉驱动器的下拉电流确定的。

在一些实施例中，所述两个或更多个PPM组中的每个PPM组还包括具有电连接到所述PPM引脚的第一输入端子和电连接到参考电压的第二输入端子的比较器。所述比较器的输出端子连接到反相器。

在一些实施例中，所述两个或更多个PPM组中的每个PPM组还包括电连接到所述PPM引脚和所述比较器的所述第一输入端子的RC滤波器。

在一些实施例中，所述参考电压在所述PPM引脚的第一电位到所述PPM引脚的第二电位的范围中，所述PPM引脚的所述第一电位和所述第二电位分别与m-1和数量m个峰值功率操作相对应。

在一些实施例中，所述PPM引脚的所述第一电位是

并且，所述PPM引脚的所述第二电位是

其中，R_u是所述上拉电阻的电阻值，R_d是所述下拉电阻的电阻值；以及V_dd是所述电源电压。

在一些实施例中，所述上拉驱动器是p沟道金属氧化物半导体场效应晶体管(MOSFET)，并且所述下拉驱动器是n沟道金属氧化物半导体场效应晶体管(MOSFET)。

在一些实施例中，每个PPM组中的所述PPM引脚是通过管芯到管芯连接电连接的，每个管芯到管芯连接包括金属互连。

在一些实施例中，每个PPM组中的所述PPM引脚是通过倒装芯片键合、管芯到管芯键合或者引线键合电连接的。

本公开内容还提供一种用于具有多个存储管芯的存储芯片的峰值功率管理(PPM)方法，其中，所述多个存储管芯中的每个存储管芯包括第一PPM电路和第二PPM电路。所述多个存储管芯的第一PPM电路是电连接的以形成第一PPM组，并且所述多个存储管芯的第二PPM电路是电连接的以形成第二PPM组。所述方法包括以下步骤：在所述第一PPM组的第一PPM使能信号为零时，接通选择的存储管芯上的所述第一PPM电路的第一下拉驱动器；等待第一延迟时段；在所述第二PPM组的第二PPM使能信号为零时，接通所述选择的存储管芯上的所述第二PPM电路的第二下拉驱动器；以及，在所述选择的存储管芯上执行峰值功率操作。所述第一和第二PPM使能信号取决于流过所述第一和第二PPM组中的所述下拉驱动器中的每个下拉驱动器的电流。

在一些实施例中，在执行所述峰值功率操作之后，关断所述选择的存储管芯上的所述第二PPM电路的所述第二下拉驱动器。

在一些实施例中，在关断所述第二PPM电路的所述第二下拉驱动器之后，关断所述第一PPM电路的所述第一下拉驱动器。

在一些实施例中，在关断所述第一PPM电路的所述第一下拉驱动器之前，执行第二延迟时段。

在一些实施例中，所述第二延迟时段是预定的时间段。

在一些实施例中，所述第一延迟时段是对于所述存储芯片上的所述多个存储管芯之中的所述选择的存储管芯是唯一的时间段。

在一些实施例中，所述方法还包括：在所述第一PPM使能信号和/或所述第一PPM使能信号不为零时，重复地轮询和校验所述第一PPM使能信号和所述第二PPM使能信号。

在一些实施例中，所述方法还包括：通过将参考电压与所述第一PPM组中的所述第一PPM电路的第一多个PPM引脚的第一电位进行比较生成所述第一PPM使能信号，其中，所述第一PPM电路通过所述第一多个PPM引脚电连接；以及，通过将所述参考电压与所述第二PPM组中的所述第二PPM电路的第二多个PPM引脚的第二电位进行比较生成所述第二PPM使能信号，其中，所述第二PPM电路通过所述第二多个PPM引脚电连接。

在一些实施例中，所述生成所述第一PPM使能信号还包括：如果所述第一多个PPM引脚的所述第一电位高于所述参考电压，则将所述第一PPM使能信号设置为0；并且，所述生成所述第二PPM使能信号还包括：如果所述第二多个PPM引脚的所述第二电位高于所述参考电压，则将所述第二PPM使能信号设置为0。

在一些实施例中，所述生成所述第一PPM使能信号还包括：如果所述第一多个PPM引脚的所述第一电位低于所述参考电压，则将所述第一PPM使能信号设置为1；并且，所述生成所述第二PPM使能信号还包括：如果所述第二多个PPM引脚的所述第二电位低于所述参考电压，则将所述第二PPM使能信号设置为1。

在一些实施例中，所述方法还包括：基于所述存储芯片的峰值功率操作的最大数量m选择所述参考电压。

在一些实施例中，所述方法还包括：通过所述第一下拉驱动器调节所述第一多个PPM引脚的所述第一电位；以及，通过所述第二下拉驱动器调节所述第二多个PPM引脚的所述第二电位。

根据本公开内容的说明书、权利要求书和附图，本领域的技术人员可以理解本公开内容的其它方面。

附图说明

被并入本文并且构成本说明书的一部分的附图说明了本公开内容的实施例，并且与本说明书一起进一步用于阐述本公开内容的原理和使相关领域的技术人员能够制作和使用本公开内容。

图1A说明了根据本公开内容的一些实施例的具有一个或多个存储芯片的一个存储系统。

图1B说明了根据本公开内容的一些实施例的一个存储管芯的俯视图。

图2说明了根据本公开内容的一些实施例的一个存储芯片中的峰值功率管理系统。

图3说明了根据本公开内容的一些实施例的一个峰值功率管理电路。

图4说明了根据本公开内容的一些实施例的一个峰值功率管理组的等效电路。

图5说明了根据本公开内容的一些实施例的一个峰值功率管理方案。

图6说明了根据本公开内容的一些实施例的一个峰值功率校验例程。

在结合附图阅读时，从下面阐述的详细描述内容中，本发明的特征和优点将变得显而易见，其中，在附图中，相似的附图标记从头至尾标识相对应的元素。在附图中，相似的附图标记一般指示相同的、功能上相似的和/或结构上相似的元素。

将参考附图描述本公开内容的实施例。

具体实施方式

尽管讨论了具体的配置和布置，但应当理解，这仅是出于说明的目的的。相关领域的技术人员应当认识到，可以使用其它的配置和布置而不脱离本公开内容的精神和范围。对于相关领域的技术人员应当显而易见，也可以在多种其它的应用中使用本公开内容。

应当指出，本说明书中对“一实施例”、“一个实施例”、“一个示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括一个具体的特征、结构或者特性，但每个实施例可以不必包括该具体的特征、结构或者特性。此外，这样的短语不必指同一个实施例。进一步地，在结合一个实施例描述一个具体的特征、结构或者特性时，相关领域的技术人员将知道结合其它的实施例产生这样的特征、结构或者特性，不论是否作出了明确的描述。

概括地说，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，如本文中使用的术语“一个或多个”可以被用于描述任何单数意义上的特征、结构或者特性，或者可以被用于描述复数意义上的特征、结构或者特性的组合。类似地，至少部分地取决于上下文，诸如是“一”、“一个”或者“那个”这样的术语再次可以被理解为传达单数使用或者传达复数使用。另外，再次至少部分地取决于上下文，术语“基于”可以被理解为不必旨在传达因素的排他的集合，而作为代替可以允许存在不必被明确地描述的额外的因素。

如本文中使用的，术语“标称的/标称地”指在产品或者工艺的设计阶段期间设置的部件或者工艺步骤的特性或者参数的期望或者目标值，以及期望值之上和/或之下的值的范围。值的范围可以起因于制造工艺中的轻微变化或者容限。如本文中使用的，术语“大约”指示可以基于与主题半导体器件相关联的具体的技术节点改变的给定的量的值。基于具体的技术节点，术语“大约”可以指示例如在值的10-30％(例如，值的±10％、±20％或者±30％)内改变的给定的量的值。

图1A说明了根据本公开内容的一些实施例的存储系统10。存储系统10(也被称为NAND存储系统或者固态驱动器)可以包括主机控制器20和一个或多个存储芯片25-1、25-2、25-3、...、25-n。每个半导体存储芯片25(在下文中简称为“存储芯片”)可以是NAND芯片(即，“闪存”、“NAND闪存”或者“NAND”)。固态驱动器(SSD)10可以通过主机控制器20与主机计算机15通信，其中，主机控制器20可以经由一个或多个存储沟道30-1、30-2、30-3、...、30-n连接到一个或多个存储芯片25-1、25-2、25-3、...、25-n。在一些实施例中，可以由主机控制器20经由存储沟道30管理每个存储芯片25。

主机计算机15发送将被存储在NAND存储系统或者SSD 10处的数据，或者通过读SSD 10检索数据。主机控制器20可以处置从主机计算机15接收的I/O请求，确保数据完整性和高效存储，以及对存储芯片25进行管理。存储沟道30可以经由数据总线在主机控制器20与每个存储芯片25之间提供数据和控制通信。主机控制器20可以根据芯片使能信号选择存储芯片25中的一个存储芯片25。

图1B说明了根据本公开内容的一些实施例的NAND闪存100的俯视图。NAND闪存100可以是存储管芯(或者管芯)或者存储管芯的任意部分。在一些实施例中，图1A中的每个存储芯片25可以包括一个或多个存储管芯(例如，一个或多个NAND闪存100)。在一些实施例中，每个NAND闪存100可以包括一个或多个片存储区101，这一个或多个片存储区101中的每个片存储区101可以包括多个块存储区103。相同并且并发的操作可以在每个片存储区101处发生。块存储区103(其可以是大小为兆字节(MB)的)是用于实现擦除操作的最小大小。在图1B中示出了，示例性NAND闪存100包括四个片存储区101，并且每个片存储区101包括六个块存储区103。每个块存储区103可以包括多个存储单元，其中，可以通过诸如是位线和字线这样的互连对每个存储单元进行寻址。可以垂直地(例如，分别在行和列中)布局位线和字线，形成金属线的阵列。在图1B中，将位线和字线的方向标记为“BL”和“WL”。在本公开内容中，块存储区103也被称为“存储阵列”或者“阵列”。存储阵列是执行存储功能的位于存储管芯上的核心区域。

NAND闪存100还包括外围区105——包围片存储区101的区域。外围区105包含用于支持存储阵列的功能的许多数字的、模拟的和/或混合型信号电路，例如，页缓冲器50、行解码器40、列解码器60、外围电路70和感测放大器80。如对于本领域的技术人员将显而易见的，外围电路70包括诸如是晶体管、二极管、电容、电阻等这样的有源和/或无源半导体器件。

应当指出，图1A和1B中的SSD 10和NAND闪存100中的电子元件的布局是作为示例示出的。SSD 10和NAND闪存100可以具有其它布局，并且可以包括额外的部件。例如，NAND闪存100可以还具有高压充电泵、I/O电路等。SSD 10可以还包括固件、数据加扰器等。

图2说明了根据本公开内容的一些实施例的存储芯片25的峰值功率管理系统200。可以在图1A中的NAND存储系统10的每个存储芯片25中实现峰值功率管理(PPM)系统200，其中，每个存储芯片25可以包括多个存储管芯100-1、100-2、100-3、...、100-n，并且每个存储管芯可以是与之前参考图1B讨论的NAND闪存100类似的。在一些实施例中，每个NAND闪存100可以包括至少一个峰值功率管理(PPM)电路。在图2中示出的示例中，每个NAND闪存100包括一个第一PPM(PPM1)电路202和一个第二PPM(PPM2)电路206。每个PPM1电路和每个PPM2电路可以包括一个PPM接触衬垫(也被称为PPM引脚)。例如，每个PPM1电路202包括一个PPM1接触衬垫204(也被称为PPM1引脚)，并且每个PPM2电路206包括一个PPM2接触衬垫208(也被称为PPM2引脚)。存储芯片25的不同NAND闪存100-1、100-2、100-3、...、100-n上的PPM1电路202-1、202-2、202-3、...、202-n可以通过PPM1引脚204-1、204-2、204-3、...、204-n彼此通信。存储芯片25的不同NAND闪存100-1、100-2、100-3、...、100-n上的PPM2电路206-1、206-2、206-3、...、206-n可以通过PPM2引脚208-1、208-2、208-3、...、208-n彼此通信。在一些实施例中，不同NAND闪存100之间的PPM引脚可以通过多个管芯到管芯连接彼此电连接。例如，不同NAND闪存100之间的PPM1引脚204可以通过第一管芯到管芯连接205彼此电连接，并且因此也被称为第一PPM组210(或者PPM1组)。同样，不同NAND闪存100之间的PPM2引脚208可以通过第二管芯到管芯连接209彼此电连接，并且因此也被称为第二PPM组211(或者PPM2组)。在一些实施例中，第一和第二管芯到管芯连接205和209可以是通过引线键合形成的金属引线。在一些实施例中，第一和第二管芯到管芯连接205和209可以是金属引线或者通过倒装芯片键合或者任何合适的管芯到管芯键合形成的任何合适的金属或者导电材料。在一些实施例中，可以由贯穿硅VIA(例如，贯穿阵列结构)形成第一和第二管芯到管芯连接205和209。

通过使用上面描述的管芯到管芯连接，可以在存储芯片25中建立不同存储管芯(即，NAND闪存100-1、100-2、100-3、...、100-n)之间的通信。因此，NAND存储系统10可以在任意时间向任意数量的存储管芯发送操作命令，而PPM1电路202和PPM2电路206可以通过选择一个或多个存储管芯来控制系统的功耗。

图3说明了根据本公开内容的一些实施例的NAND闪存100上的一个示例性PPM电路300，其中，图2中示出的PPM1电路202中的每个PPM1电路202和PPM2电路206中的每个PPM2电路206可以是与PPM电路300类似的。PPM电路300可以包括上拉驱动器314，其中，上拉驱动器314的一个端子连接到具有电压V_dd的电源312。在一些实施例中，上拉驱动器314可以是金属氧化物半导体场效应晶体管(MOSFET)。在一些实施例中，上拉驱动器314可以是p沟道MOSFET(即，pFET)，其中，可以将pFET 314的源极端子连接到电源312，并且可以将pFET 314的漏极端子连接到具有电阻值R_u的上拉电阻318。

在一些实施例中，PPM电路300还包括下拉驱动器336。在一些实施例中，下拉驱动器336可以是MOSFET。在一些实施例中，下拉驱动器336可以是n沟道MOSFET(即，nFET)。可以将nFET 336的源极端子接地，并且可以将nFET 336的漏极端子连接到具有电阻值R_d的下拉电阻320。

在一些实施例中，在节点322处串联地电连接上拉电阻318和下拉电阻320，其中，可以将PPM接触衬垫(例如，图2中的PPM1引脚204或者PPM2引脚208)电连接到节点322。如之前描述的，可以通过管芯到管芯连接(例如，第一管芯到管芯连接205)电连接一个PPM组(例如，PPM1组210)中的全部PPM接触衬垫(例如，PPM1引脚204)。因此，可以将同一个PPM组的全部PPM接触衬垫保持在节点322处的电位V_ppm。

在一些实施例中，PPM电路300可以还包括比较器328，比较器328具有位于参考电压V_ref处的第一输入端子324和连接到节点322的第二输入端子326。比较器328可以是用于将第二输入端子326处的输入电压V_in与第一输入电子324处的参考电压V_ref进行比较的运算放大器，其中，输出端子330处的输出电压V_out可以指示输入电压V_in在参考电压V_ref之上还是之下。例如，在输入电压V_in大于参考电压V_ref时，输出电压V_out可以是正电压。另一方面，在输入电压V_in小于参考电压V_ref时，输出电压V_out可以是负电压。

在一些实施例中，PPM电路300可以进一步包括反相器332，反相器332具有连接到比较器328的输出端子330的输入端子。反相器332可以将输入信号反相。例如，在比较器328的输出电压V_out是正电压时，由反相器332在输出端子334处生成的PPM使能信号enPPM可以是零，即，PPM使能信号enPPM＝0。另一方面，在比较器328的输出电压V_out是负电压时，PPM使能信号enPPM＝1。换句话说，在节点322处的电位V_ppm大于参考电压V_ref(即，V_ppm>V_ref)时，PPM使能信号enPPM＝0。在节点322处的电位V_ppm小于参考电压V_ref(即，V_ppm<V_ref)时，PPM使能信号enPPM＝1。

在一些实施例中，可以存在连接在节点322与比较器328的第二输入端子326之间的可选的RC滤波器344。RC滤波器344可以被用于滤除特定频率范围内的不想要的信号。

如之前讨论的，同一个PPM组的全部PPM引脚是电连接的，即，同一个PPM组的全部PPM引脚具有相同的电位V_ppm。因此，每个PPM组仅需要电连接在节点322处的一个比较器328。并且，PPM使能信号enPPM指示用于PPM组的电位V_ppm。在图2中示出的示例中，用于PPM1组210和PPM2组211的PPM使能信号因此可以分别用PPM使能信号enPPM1和PPM使能信号enPPM2表示。

应当指出，电阻值R_u和R_d、pFET 314和nFET 336的特性、节点322处的电位V_ppm不必在图2中示出的PPM1电路202与PPM2电路206之间是相同的。用于示例性PPM电路300的符号仅是出于说明目的和用于简化对PPM电路的功能的演示的。

在一些实施例中，下拉驱动器336可以被任何可以被实现为具有预定的电流水平的电流源的合适器件取代。

在操作期间，可以向pFET 314的栅极端子316发送第一控制信号340以接通或者关断pFET 314。例如，如果第一控制信号340具有低于pFET 314的门限电压的电压，则可以接通pFET 314，并且可以形成从电源312到上拉电阻318的导电通路。流过上拉驱动器314和上拉电阻318的电流也被称为上拉电流I_{pull_up}。如果第一控制信号340具有高于pFET 314的门限电压的电压，则可以关断pFET 314。

在向nFET 336的栅极端子338发送第二控制信号342时，可以接通或者关断nFET336。例如，如果第二控制信号342具有高于nFET 336的门限电压的电压，则可以接通nFET336，并且可以形成从下拉电阻320到地的导电通路。如果第二控制信号342具有低于nFET336的门限电压的电压，则可以关断nFET 336。

在一些实施例中，可以将下拉驱动器336操作为电流控制器。在该示例中，在接通下拉驱动器336时，流过下拉电阻320的电流(也被称为下拉电流I_{pull_dn})的幅度取决于第二控制信号342。在下拉驱动器336是nFET时，如在图3中示出的，可以由第二控制信号342的电压水平和nFET 336的跨导确定下拉电流I_{pull_dn}。根据本公开内容的一些实施例，存储管芯(例如，NAND闪存100-1)的峰值电流I_cc可以与第二控制信号342的电压水平相对应，并且因此与下拉电流I_{pull_dn}相对应。因此，下拉电流I_{pull_dn}可以充当存储管芯的峰值电流I_cc的电流镜像。

在一些实施例中，下拉电流I_{pull_dn}可以是与峰值电流I_cc成比例的。可以从峰值电流I_cc(存储管芯执行峰值功率操作所需的高电流水平)按比例缩减下拉电流I_{pull_dn}。例如，如果存储管芯为了执行峰值功率操作需要200mA的电流，则下拉电流I_{pull_dn}可以20μA。因此，可以通过下拉电流I_{pull_dn}调节每个存储管芯的峰值功率操作。此外，通过PPM接触衬垫处的管芯到管芯连接，可以在不同存储管芯之间协调贯穿整个存储芯片的峰值功率操作。

在操作期间，根据本公开内容的一些实施例，在每个PPM组内(例如，在图2中的PPM1组210或者PPM2组211内)接通(即，使能)仅一个上拉驱动器314，并且关断同一个PPM组中的其它上拉驱动器314。因此，电流仅从电源312流过每个PPM组中的一个上拉电阻318。在操作期间，下拉驱动器336可以取决于存储管芯的状态地被接通或者关断，并且可以根据下面讨论的PPM管理方案被独立地控制。例如，在接通PPM2电路206-1的下拉驱动器336时，NAND闪存100-1(图2中)可以使用峰值电流I_cc执行峰值功率操作，其中，可以形成从下拉电阻320通过下拉驱动器336到地的导电通路。在关断PPM2电路208-1的下拉驱动器336时，禁止NAND闪存100-1执行任何峰值功率操作，其中，没有任何电流可以流过NAND闪存100-1上的下拉驱动器336。

节点322(或者PPM引脚)的电位V_ppm取决于每个PPM组中被接通的下拉驱动器336的数量。由于在接通下拉驱动器336时可以在存储管芯上执行峰值功率操作，通过监视电位V_ppm，因此可以调节在具有多个存储管芯的存储芯片中执行的峰值功率操作的数量。

图4示出了根据本公开内容的一些实施例的PPM组的等效电路。PPM组可以是图2中的存储芯片25上的PPM1组210或者PPM2组211。由于仅被接通的上拉驱动器316和下拉驱动器336可以形成导电通路，所以图4省略了那些被关断的上拉驱动器316和下拉驱动器336。如之前讨论的，将节点322电连接到存储管芯上的PPM引脚，并且在不同存储管芯之间电连接同一个PPM组中的全部PPM引脚。节点322可以在整个PPM组中在不同存储管芯之间被保持在同一个电位V_ppm处，并且在图4中被说明为与上拉电阻318的一个交叉点。

在一些实施例中，在用于峰值功率管理的一个PPM组中，接通仅一个上拉驱动器314。在一些实施例中，在与执行峰值功率操作(即，使用峰值电流I_cc)的存储管芯相对应的PPM电路中，接通下拉驱动器336。

在一个示例中，存储芯片25上可以存在数量m个峰值功率操作，其中，m可以是任何整数。出于说明目的，假设一个存储管芯可以执行一个峰值功率操作。因此，存储芯片25上可以存在m个同时执行峰值功率操作的存储管芯(例如，图2中的NAND闪存100-1、100-2、...、100-m)。将同一个PPM组中的下拉驱动器336彼此并联地连接。在该配置中，流过被接通的上拉驱动器316的上拉电流I_{pull_up}是流过被接通的下拉驱动器336中的每个下拉驱动器336的下拉电流I_{pull_dn}(例如，I_{pull_dn-1}、I_{pull_dn-2}、...、I_{pull_dn-m})的和。等效电路400充当分压器，并且节点322的电位V_ppm可以被表述为执行峰值功率操作的存储管芯的数量m的函数：

其中，R_d和R_u分别是下拉电阻320和上拉电阻318的电阻值，并且电源312提供电压V_dd。

在峰值功率管理开始时，可以接通PPM组中的pFET 314中的任一个pFET 314。如果不存在任何执行峰值功率操作的存储管芯，则不接通nFET 336中的任何nFET 336。通过由被接通的具体的pFET 314建立的导电通路将节点322的电位V_ppm设置为电源312的电压V_dd。如果V_dd＝1.2V，则V_ppm(0)＝1.2V(在m＝0时)。

在存储管芯中的一个存储管芯(例如，NAND闪存100-1)正在执行峰值功率操作时，该存储管芯消耗峰值电流I_cc-1。如之前讨论的，可以生成第二控制信号342-1以接通下拉驱动器336-1，以使能NAND闪存100-1上的峰值功率操作。因此，下拉电流I_{pull_dn-1}可以流过下拉驱动器336-1和下拉电阻320-1。节点322处的电位V_ppm被变更为

(在m＝1时)。假设电阻值R_d有电阻值R_u的两倍大，则电位

在另一个存储管芯(例如，NAND闪存100-2)也正在执行峰值功率操作时，现在存储芯片25上有两个正在使用峰值电流I_cc(即，NAND闪存100-1上的峰值电流I_cc-1和NAND闪存100-2上的峰值电流I_cc-2)的存储管芯(m＝2)。在一些实施例中，NAND闪存100-1的峰值电流I_cc-1和NAND闪存100-2的峰值电流I_cc-2可以是相同的。在一些实施例中，NAND闪存100-1的峰值电流I_cc-1和NAND闪存100-2的峰值电流I_cc-2可以是不同的。如之前讨论的，可以生成第二控制信号342-2以接通下拉驱动器336-2，以使能NAND闪存100-2上的峰值功率操作。因此，下拉电流I_{pull_dn-2}可以流过下拉驱动器336-2和下拉电阻320-2。下拉电流I_{pull_dn-1}和下拉电流I_{pull_dn-2}分别流过下拉电阻320-1和下拉电阻320-2，其中，下拉电阻320-1和下拉电阻320-2是并联连接的。节点322处的电位V_ppm被变更为

(在m＝2时)。如果假设电阻值R_d有电阻值R_u的两倍大，则电位

在第三存储管芯(例如，NAND闪存100-3)也正在执行峰值功率操作，即，存储芯片25上的三个存储管芯(m＝3)正在消耗峰值电流I_cc时，节点322处的电位V_ppm因而被变更为

(在m＝3时)。如果假设电阻值R_d有电阻值R_u的两倍大，则电位

如果存储芯片25上的四个存储管芯(m＝4)正在使用峰值电流I_cc，即，正在执行峰值功率操作，则可以使用方程(1)计算电位V_ppm。电位

或者

(如果V_dd＝1.2V，R_d＝2R_u)。在图5中列出了用于各种峰值功率操作数量(即，0、1、2、3、4、...、m-1、m)的电位V_ppm(m)。

图5说明了根据本公开内容的一些实施例的一个示例性峰值功率管理方案。在该示例中，假设电源312的电压V_dd是1.2V。假设下拉电阻320的电阻值R_d有上拉电阻318的电阻值R_u的两倍大。应当指出，选择对电压V_dd和电阻值R_u和R_d的假设是为了提供对本公开内容中的峰值功率管理方案的原理的说明。本领域的技术人员可以使用这里描述的峰值功率管理方案的原理而具有各种修改，只要适于实践的应用即可。全部这样的修改和改变落在本公开内容的范围内。

如在上面讨论的，PPM组的电位V_ppm取决于峰值功率操作的数量。根据方程(1)和图5，在峰值功率操作的数量增大时，电位V_ppm降低。因此，可以将用于比较器328(图3中的)的参考电压V_ref选取为使得可以在电位V_ppm高于参考电压V_ref时，即，正在执行峰值功率操作的存储管芯的数量小于预定的数量时，将PPM使能信号enPPM设置为enPPM＝0。以及，可以在电位V_ppm低于参考电压V_ref时，即，正在执行峰值功率操作的存储管芯的数量已经达到(等于或者大于)预定的数量时，将PPM使能信号enPPM设置为enPPM＝1。换句话说，可以将参考电压V_ref编程为与存储芯片上所允许的最大峰值功率操作数量相对应。相应地，在PPM使能信号enPPM＝0时，存储芯片仍然可以为存储管芯中的至少一个存储管芯提供额外的峰值电流I_cc，即，具有用于为至少一个额外的存储管芯提供的用于执行峰值功率操作的足够功率(或者电流)。相反，在PPM使能信号enPPM＝1时，已经达到存储芯片的最大峰值功率操作数量。存储芯片已经达到其功率(或者电流)限制，并且不可以为存储管芯中的任何存储管芯提供用于执行额外的峰值功率操作的额外峰值电流I_cc。

对于在其中每个存储管芯包括多于一个PPM组的存储芯片，可以为每个PPM组选取一个用于输出用于控制最大峰值功率操作数量的PPM使能信号enPPM的参考电压V_ref。在图2中的存储芯片25的示例中，PPM1组可以具有被编程为与数量m₁——PPM1组中所允许的最大峰值功率操作数量相对应的参考电压V_ref-1。类似地，PPM2组可以具有被编程为与数量m₂——PPM2组中所允许的最大峰值功率操作数量相对应的参考电压V_ref-2。

在下面出于说明目的，假设存储芯片上(或者，每个存储组中)的最大峰值功率操作数量是数量m，并且每个存储管芯一次可以执行一个峰值功率操作。应当指出，这些假设是为了简化而选取的，并且不应当限制本公开内容的范围。例如，每个存储管芯可以同时执行两个或更多个峰值功率操作。

根据方程(1)，如果存在m-1个峰值功率操作，则电位V_ppm可以被表述为：

因此，可以将与最大峰值功率操作数量m相对应的参考电压V_ref(m)设置为电位V_ppm(m)到电位V_ppm(m-1)之间的范围中的电压：

在图5中示出的示例中，如果所允许的最大峰值功率操作数量是2，则参考电压V_ref可以是V_ppm(2)＝0.6V到V_ppm(1)＝0.8V之间的范围中的电压，其中，在图5中作为一个示例选取了V_ref(2)＝0.7V。如果电位V_ppm低于参考电压V_ref＝0.7V，则在输出端子334处生成PPM使能信号enPPM＝0(见图3)，指示峰值功率操作的数量是0或者1，小于最大数量2。存储芯片可以让至少一个额外的峰值功率操作被存储管芯中的至少一个存储管芯执行。在存在两个被同时执行的峰值功率操作，即，两个存储管芯正在消耗峰值电流I_cc时，电位V_ppm＝0.6V，低于参考电压V_ref＝0.7V。相应地生成PPM使能信号enPPM＝1，指示已达到为2的最大峰值功率操作数量。NAND存储系统因而可以对于该存储芯片禁止额外的存储管芯执行峰值功率操作。因此，PPM使能信号enPPM可以充当具有多个存储管芯的存储芯片上被执行的峰值功率操作的数量的指示符。

如在上面讨论的，可以通过将参考电压V_ref与电连接在存储管芯之间的PPM引脚(或者节点322处)的电位V_ppm进行比较生成用于每个PPM组的PPM使能信号enPPM。如果PPM引脚的电位V_ppm高于参考电压V_ref，则将PPM使能信号enPPM设置为0。如果PPM引脚的电位V_ppm低于参考电压V_ref，则将PPM使能信号enPPM设置为1。由于电位V_ppm取决于流过PPM组中的下拉驱动器中的每个下拉驱动器的下拉电流I_pull-dn，并且当在相对应的存储管芯上执行峰值功率操作时接通下拉驱动器，因此，可以基于存储芯片的最大峰值功率操作数量m选择参考电压。

图6说明了根据本公开内容的一些实施例的与图2中的峰值功率管理系统200和图3中的PPM电路300相关联的峰值功率校验例程600。使用图4和5中示出的PPM方案来确定参考电压V_ref和生成用于指示存储芯片上所允许的最大峰值功率操作数量的PPM使能信号enPPM。应当理解，峰值功率校验(PPC)例程600不是详尽的，并且也可以在所说明的操作步骤中的任意操作步骤之前、之后或者之间执行其它的操作步骤。在一些实施例中，可以省略PPC例程600的一些操作步骤，或者可以包括其它的操作步骤，在这里为了简单起见未对此作出描述。在一些实施例中，PPC例程600的操作步骤可以按照不同的次序被执行和/或改变。

PPC例程600提供了管理具有一个或多个存储管芯的存储芯片的峰值功率使用的一种示例性方法，其中，每个存储管芯包括至少一个PPM电路。针对其中每个存储管芯包括两个PPM电路(PPM1电路202和PPM2电路206)的存储芯片(例如，图2中的存储芯片25)示出了下面的示例。相应地，存储芯片25包括用于校验和调节被存储管芯执行的峰值功率操作的两个PPM组：PPM1组210和PPM2组211。然而，可以将该方法扩展到其中每个存储管芯包括一个或多个PPM电路的存储芯片。

可以在存储管芯开始执行峰值功率操作之前实现PPC例程600，以使得可以将被存储芯片消耗的总功率(或者电流)调节和控制在预定的值之下。

PPC例程600在操作步骤S605处、在NAND存储系统(例如，图1中的NAND存储系统10)确定存储芯片(例如，存储芯片25)上的存储管芯(例如，图2中的NAND闪存100-1)准备好开始峰值功率操作时开始。在操作步骤S605处，NAND闪存100-1上的PPM电路(例如，第一PPM电路202-1和第二PPM电路206-1)处在重置状态。在重置状态下，关断PPM1电路202-1和PPM2电路206-1中的下拉驱动器336。在操作步骤S605处，如果PPM1组210中的上拉驱动器314中没有任一个上拉驱动器314已经被接通，则可以接通PPM1组210中的上拉驱动器314中的一个上拉驱动器314。类似地，如果PPM2组211中的上拉驱动器314中没有任一个上拉驱动器314已经被接通，则可以接通PPM2组211中的上拉驱动器314中的一个上拉驱动器314。

在操作步骤S610处，PPC例程600进入第一校验点，在该处，对PPM1组的PPM使能信号enPPM1进行验证。如果PPM使能信号enPPM1不为零(例如，enPPM＝1)，则PPC例程600在操作步骤S615处暂停，并且再次在操作步骤S610处轮询和验证PPM使能信号enPPM1。如之前讨论的，在PPM使能信号enPPM1＝1时，已经达到最大峰值功率操作数量，并且存储芯片不可以支持任何额外的峰值功率操作或者提供任何额外的使用峰值电流I_cc的操作。因此，在PPM使能信号enPPM1＝1时，NAND闪存100-1被禁止执行峰值功率操作，并且必须等待直到enPPM1的状态被变更为止。

在PPM使能信号enPPM1为零时，其指示存储芯片可以支持至少一个额外的峰值功率操作。PPC例程600然后可以执行操作步骤S620。

在操作步骤S620处，可以接通NAND闪存100-1上的PPM1电路202-1的下拉驱动器336-1。如果产生的流过PPM1电路202-1的下拉驱动器336-1的下拉电流I_{pull_dn-1}可以将PPM1组的电位V_ppm降低到参考电压V_ref之下，则将PPM使能信号enPPM1设置为1(即，enPPM1＝1)。因此，在将PPM使能信号enPPM1设置为1之后，不再有其它的请求峰值功率操作并且运行PPC例程600的存储管芯可以通过操作步骤S610处的第一校验点。如果产生的流过PPM1电路202-1的下拉驱动器336-1的下拉电流I_{pull_dn-1}不将PPM1组的电位V_ppm降低到低于参考电压V_ref的值，则PPM使能信号enPPM1保持为零(即，enPPM1＝0)。直到将PPM使能信号enPPM1设置为1之前，其它的请求峰值功率操作并且运行PPC例程600的存储管芯都仍然可以通过操作步骤S610处的第一校验点。因此，一个或多个存储管芯可以同时运行PPC例程600，并且可以更高效地执行和协调峰值功率操作。

接下来，在操作步骤S625处，将PPC例程600暂停第一延迟时段t_{dl_1}的等待时段，其中，第一延迟时段t_{dl_1}对于每个存储管芯是不同的。换句话说，为NAND闪存100-1分配具有不同于同一个存储芯片上的任何其它NAND闪存100-2、100-3、...100-n的值的第一延迟时段t_{dl_1}。因此，在多于一个存储管芯同时运行PPC例程600时，每个存储管芯在操作步骤S625处等待不同的时间段。如之前讨论的，同一个PPM组的PPM引脚是彼此电连接的，并且因此，同一个PPM组中的PPM管芯是由同一个电位V_ppm控制的。当在操作步骤S610处PPM使能信号enPPM1为零(即，enPPM1＝0)时，正在运行PPC例程600的同一个存储芯片的一个或多个存储管芯可以同时使能(或者接通)下拉驱动器336。通过对每个存储管芯强加唯一的实践延迟，存储管芯可以一次一个地进入随后的操作步骤S630。可以在操作步骤S625处将同时完成操作步骤S620的存储管芯去同步。操作步骤S625确保在任意给定的时间处可以允许仅一个额外的峰值功率操作。

在NAND闪存100-1完成第一延迟时段t_{dl_1}的等待时段时，可以恢复操作步骤S630处的第二校验点。

在操作步骤S630处，对PPM2组211的PPM使能信号enPPM2进行验证。如果PPM使能信号enPPM2不为零(例如，在enPPM2＝1时)，PPC例程600在操作步骤S635处暂停，并且再次在操作步骤S640处轮询和验证PPM使能信号enPPM2。如之前讨论的，在PPM使能信号enPPM2＝1时，已经达到最大峰值功率操作数量，并且存储芯片不可以支持任何额外的峰值功率操作。因此，在PPM使能信号enPPM2＝1时，NAND闪存100-1被禁止执行峰值功率操作，并且必须等待直到enPPM2的状态被变更为止。

在一些实施例中，PPM1组的PPM使能信号enPPM1在操作步骤S610处为零，而PPM2组的PPM使能信号enPPM2在操作步骤S630处不为零。在该示例中，在操作步骤S610到操作步骤S630的时间段之间由存储芯片上的另一个存储管芯(例如，NAND闪存100-2)开始额外的峰值功率操作。例如，NAND闪存100-2在NAND闪存100-1之前完成操作步骤S625。通过实现操作步骤S635和S640，已经通过操作步骤S610处的第一校验点的存储管芯可以等待其用于执行峰值功率操作的轮次。

当在操作步骤S640处PPM使能信号enPPM2为零(即，enPPM2＝0)时，可以再次执行操作步骤S625以实现第一延迟时段t_{dl_1}。并且，再次执行操作步骤S630以验证是否PPM使能信号enPPM2＝0。

当在操作步骤S630处PPM使能信号enPPM2＝0时，PPC例程600开始操作步骤S645，在该处，对于NAND闪存100-1，接通PPM2电路206-1的下拉驱动器336。

在操作步骤S650处，NAND闪存100-1开始以峰值电流I_cc执行峰值功率操作。如果在NAND闪存100-1开始峰值功率操作之后最大峰值功率操作数量已达到，则PPM2组的电位V_ppm可以是低于参考电压V_ref的，并且因此，将PPM使能信号enPPM2设置为1(即，enPPM2＝1)。如果在NAND闪存100-1开始峰值功率操作之后最大峰值功率操作数量还未达到，则PPM2组的电位V_ppm仍然高于参考电压V_ref。PPM使能信号enPPM2保持为零(即，enPPM2＝0)。

在操作步骤S655处，在完成峰值功率操作之后，可以对于NAND闪存100-1禁用(即，关断)PPM2电路206-1的下拉驱动器336。相应地，可以将用于PPM2组的PPM使能信号enPPM2再次重置为零。

在操作步骤S660处，PPC例程600执行第二延迟时段t_{dl_2}，其中，第二延迟时段t_{dl_2}可以是预定的时间段，例如，2μs。将第二延迟时段t_{dl_2}选取为使得已完成操作步骤S610和S620并且正在操作步骤S635和S640处等待的存储管芯可以在PPC例程600允许其它的存储管芯通过操作步骤S610处的第一校验点之前在操作步骤S650处完成峰值功率操作。因此，在操作步骤S625处被延迟的存储管芯可以在任何还未进入操作步骤S610处的第一校验点的存储管芯之前，针对峰值功率操作被排队，并且一次一个地完成操作步骤S645至S655。

在操作步骤S665处，禁用(即，关断)NAND闪存100-1上的PPM1电路202-1的下拉驱动器336。相应地，可以再次将用于PPM1组的PPM使能信号enPPM1重置为零。另一批多个存储管芯可以随后通过操作步骤S610处的第一校验点，并且针对峰值功率操作被排队。

通过对连接在多个存储管芯之间的PPM引脚的电位V_ppm的模拟处理，可以实现模拟峰值功率管理。可以使用PPM使能信号enPPM对关于在存储芯片上执行的峰值功率操作的数量的信息进行编码。可以在具有多个存储管芯的存储芯片上同时执行低于最大数量的多个峰值功率操作。通过使用具有两个PPM组的PPC例程，一旦功率/电流预算对于存储芯片可用，则可以针对峰值功率操作对多个存储管芯进行排队和交错。

作为一个示例，可以将上面的模拟峰值功率管理方法应用于异步多片独立(AMPI)读操作。在NAND存储系统中，每个存储芯片包括多个存储管芯，并且每个存储管芯可以具有多个片存储区。例如，图1B中示出的NAND闪存100包括四个片存储区101。来自不同片存储区的读操作需要被交错以避免峰值电流的重合，并且因此被称为AMPI读。在一些实施例中，AMPI读可以被定义为峰值功率操作。每个片存储区的AMPI可以由一个PPM电路控制，或者具体地说，可以通过下拉驱动器来控制。来自一组片存储区的PPM电路可以通过PPM引脚电连接以形成PPM组，其中，可以根据NAND存储系统的峰值功率(或者峰值电流)预算预定最大峰值功率操作数量。

本公开内容还提供一种用于具有多个存储管芯的存储芯片的峰值功率管理(PPM)方法，其中，多个存储管芯中的每个存储管芯包括第一PPM电路和第二PPM电路。多个存储管芯的第一PPM电路是电连接的以形成第一PPM组，并且多个存储管芯的第二PPM电路是电连接的以形成第二PPM组。方法包括以下步骤：在第一PPM组的第一PPM使能信号为零时，接通选择的存储管芯上的第一PPM电路的第一下拉驱动器；等待第一延迟时段；在第二PPM组的第二PPM使能信号为零时，接通选择的存储管芯上的第二PPM电路的第二下拉驱动器；以及，在选择的存储管芯上执行峰值功率操作。第一和第二PPM使能信号取决于流过第一和第二PPM组中的下拉驱动器中的每个下拉驱动器的电流。

前述对具体实施例的描述内容将如此揭露本公开内容的一般本质，以使得其他人通过应用本技术领域的知识可以轻松地修改和/或适配这样的具体实施例的各种应用，而没有过多的实验，并且不脱离本公开内容的一般概念。因此，基于本文中呈现的公开内容和指南，这样的适配和修改旨在落在所公开的实施例的等价项的意义和范围内。应当理解，本文中的词组或者术语是出于描述而非限制的目的的，以使得本说明书的术语或者词组将由技术人员根据所述公开内容和指南来解释。

已在上面借助于说明所指定的功能及其关系的实现方案的功能性构建方框描述了本公开内容的实施例。已经出于方便描述起见在本文中任意地定义了这些功能性构建方框的边界。可以定义替换的边界，只要所指定的功能及其关系被恰当地执行。

摘要部分可以阐述如由发明人设想的本公开内容的一个或多个而非全部示例性实施例，并且因此，不旨在以任何方式限制本公开内容及所附权利要求。

本公开内容的广度和范围不应当受上面描述的示例性实施例中的任一个示例性实施例的限制，而应当仅根据以下权利要求及其等价项来定义。

Claims (24)

1.一种用于具有多个存储管芯的存储芯片的峰值功率管理(PPM)系统，包括：

两个或更多个PPM组，所述两个或更多个PPM组中的每个PPM组包括多个PPM电路，并且所述多个PPM电路中的每个PPM电路包括：

电连接到电源和上拉电阻的上拉驱动器；

电连接到下拉电阻的下拉驱动器；以及

连接到所述上拉电阻和所述下拉电阻的PPM引脚，

其中，所述两个或更多个PPM组中的每个PPM组中的PPM引脚彼此电连接；并且

其中，所述两个或更多个PPM组中的每个PPM组被配置为基于所述PPM引脚的电位来管理数量m个峰值功率操作。

2.根据权利要求1所述的PPM系统，其中，每个存储管芯包括至少一个PPM电路。

3.根据权利要求1所述的PPM系统，其中，所述两个或更多个PPM组中的每个PPM组中的所述PPM引脚的所述电位是由流过所述多个PPM电路中的所述下拉驱动器的下拉电流确定的。

4.根据权利要求1所述的PPM系统，其中，所述两个或更多个PPM组中的每个PPM组还包括具有电连接到所述PPM引脚的第一输入端子和电连接到参考电压的第二输入端子的比较器。

5.根据权利要求4所述的PPM系统，其中，所述比较器的输出端子连接到反相器。

6.根据权利要求4所述的PPM系统，其中，所述两个或更多个PPM组中的每个PPM组还包括电连接到所述PPM引脚和所述比较器的所述第一输入端子的RC滤波器。

7.根据权利要求4所述的PPM系统，其中，所述参考电压在所述PPM引脚的第一电位到所述PPM引脚的第二电位的范围中，所述PPM引脚的所述第一电位和所述第二电位分别与数量m-1和数量m个峰值功率操作相对应。

8.根据权利要求7所述的PPM系统，其中，所述PPM引脚的所述第一电位是

并且，所述PPM引脚的所述第二电位是

其中

R_u是所述上拉电阻的电阻值，

R_d是所述下拉电阻的电阻值；以及

V_dd是所述电源电压。

9.根据权利要求1所述的PPM系统，其中，所述上拉驱动器是p沟道金属氧化物半导体场效应晶体管(MOSFET)。

10.根据权利要求1所述的PPM系统，其中，所述下拉驱动器是n沟道金属氧化物半导体场效应晶体管(MOSFET)。

11.根据权利要求1所述的PPM系统，其中，每个PPM组中的所述PPM引脚是通过管芯到管芯连接来电连接的，每个管芯到管芯连接包括金属互连。

12.根据权利要求1所述的PPM系统，其中，每个PPM组中的所述PPM引脚是通过倒装芯片键合、管芯到管芯键合或者引线键合来电连接的。

13.一种用于具有多个存储管芯的存储芯片的峰值功率管理(PPM)方法，其中，所述多个存储管芯中的每个存储管芯包括第一PPM电路和第二PPM电路，所述多个存储管芯的第一PPM电路是电连接的以形成第一PPM组，并且所述多个存储管芯的第二PPM电路是电连接的以形成第二PPM组，所述方法包括：

在所述第一PPM组的第一PPM使能信号为零时，接通选择的存储管芯上的所述第一PPM电路的第一下拉驱动器；

等待第一延迟时段；

在所述第二PPM组的第二PPM使能信号为零时，接通所述选择的存储管芯上的所述第二PPM电路的第二下拉驱动器；以及

在所述选择的存储管芯上执行峰值功率操作。

14.根据权利要求13所述的方法，还包括：

在执行所述峰值功率操作之后，关断所述选择的存储管芯上的所述第二PPM电路的所述第二下拉驱动器。

15.根据权利要求14所述的方法，还包括：

在关断所述第二PPM电路的所述第二下拉驱动器之后，关断所述第一PPM电路的所述第一下拉驱动器。

16.根据权利要求15所述的方法，还包括：

在关断所述第一PPM电路的所述第一下拉驱动器之前，等待第二延迟时段。

17.根据权利要求16所述的方法，其中，所述等待所述第二延迟时段包括：等待预定的时间段。

18.根据权利要求13所述的方法，其中，所述等待所述第一延迟时段包括等待对于所述存储芯片上的所述多个存储管芯之中的所述选择的存储管芯是唯一的时间段。

19.根据权利要求13所述的方法，还包括：

在所述第一PPM使能信号和/或所述第二PPM使能信号不为零时，重复地轮询和校验所述第一PPM使能信号和所述第二PPM使能信号。

20.根据权利要求13所述的方法，还包括：

通过将参考电压与所述第一PPM组中的所述第一PPM电路的第一多个PPM引脚的第一电位进行比较来生成所述第一PPM使能信号，其中，所述第一PPM电路通过所述第一多个PPM引脚电连接；以及

通过将所述参考电压与所述第二PPM组中的所述第二PPM电路的第二多个PPM引脚的第二电位进行比较来生成所述第二PPM使能信号，其中，所述第二PPM电路通过所述第二多个PPM引脚电连接。

21.根据权利要求20所述的方法，其中

所述生成所述第一PPM使能信号还包括：如果所述第一多个PPM引脚的所述第一电位高于所述参考电压，则将所述第一PPM使能信号设置为0；并且

所述生成所述第二PPM使能信号还包括：如果所述第二多个PPM引脚的所述第二电位高于所述参考电压，则将所述第二PPM使能信号设置为0。

22.根据权利要求20所述的方法，其中

所述生成所述第一PPM使能信号还包括：如果所述第一多个PPM引脚的所述第一电位低于所述参考电压，则将所述第一PPM使能信号设置为1；并且

所述生成所述第二PPM使能信号还包括：如果所述第二多个PPM引脚的所述第二电位低于所述参考电压，则将所述第二PPM使能信号设置为1。

23.根据权利要求20所述的方法，还包括：

基于所述存储芯片的峰值功率操作的最大数量m选择所述参考电压。

24.根据权利要求20所述的方法，还包括：

通过所述第一下拉驱动器来调节所述第一多个PPM引脚的所述第一电位；以及

通过所述第二下拉驱动器来调节所述第二多个PPM引脚的所述第二电位。

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