CN112563340A - 光电芯片封装方法及结构 - Google Patents
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Abstract
本申请涉及一种光电芯片封装方法及结构，所述光电芯片采用背照式加工工艺制成，所述光电芯片包括感光芯片，所述感光芯片包括感光区和非感光区，其中，所述感光芯片用于将接收到的光信号转化为电信号，所述方法包括：提供至少一条引线；将所述引线的一端与所述光电芯片电气连接；形成塑封层，所述塑封层将所述光电芯片及所述引线塑封；对所述感光芯片的所述非感光区进行减薄处理。本申请封装工艺更简单、耗材更少、成本更低且良品率更高；由于直接对形成电气连接的光电芯片及引线进行塑封，且无需提供基板，避免制成的芯片封装结构内空腔体积过大，导致芯片封装结构体积过大且内部容易受水汽影响而降低使用寿命。
Description
技术领域
本申请涉及半导体封装技术领域，特别是涉及一种光电芯片封装方法及结构。
背景技术
封装，把集成电路装配为芯片最终产品的过程，简单地说，就是把晶圆厂生产出来的集成电路裸片(Die)放在一块起到承载作用的基板上，把管脚引出来，然后固定包装成为一个整体。由于封装技术的好坏还直接影响到芯片自身性能的发挥和与之连接的PCB板的设计和制造，因此它是至关重要的。
传统的芯片封装过程中，需要将芯片粘贴到基板上，注塑完成后，需要将整条导线架上已封装好的晶粒单个独立分开，再把不需要的连接材料及部分凸出树脂切除。芯片封装后的空腔体积较大，封装工艺复杂、耗材多、成本高且良品率较低。
发明内容
基于此，有必要针对上述背景技术中的技术问题提供一种相对于传统的封装工艺更简单、耗材更少、成本更低且良品率更高的光电芯片封装方法及结构。
为实现上述目的及其他目的，本申请的一方面提供一种光电芯片封装方法，所述光电芯片采用背照式加工工艺制成，所述光电芯片包括感光芯片，所述感光芯片包括感光区和非感光区，其中，所述感光芯片用于将接收到的光信号转化为电信号，所述方法包括：
提供至少一条引线；
将所述引线的一端与所述光电芯片电气连接；
形成塑封层，所述塑封层将所述光电芯片及所述引线塑封；
对所述感光芯片的所述非感光区进行减薄处理。
于上述实施例中的光电芯片封装方法中，将采用背照式加工工艺制成的光电芯片与引线进行电气连接之后，直接采用注塑工艺形成塑封层，所述塑封层将所述光电芯片及所述引线塑封，然后对感光芯片的非感光区进行减薄处理，以形成光电芯片封装结构。相对于传统的芯片封装方法，本申请无需提供基板，也省去了注塑后分粒的步骤，因此，封装工艺更简单、耗材更少、成本更低且良品率更高；由于直接对形成电气连接的光电芯片及引线进行塑封，无需提供基板，避免制成的芯片封装结构内空腔体积过大，导致芯片封装结构体积过大且内部容易受水汽影响而降低使用寿命。
在其中一个实施例中，所述光电芯片的制备方法包括：
提供逻辑芯片，其中，所述逻辑芯片用于获取和/或处理所述电信号；
将所述逻辑芯片与所述感光芯片键合在一起，以实现电气连接并形成光电芯片。
在其中一个实施例中，所述将所述逻辑芯片与所述感光芯片键合在一起包括：
采用3D堆叠技术及/或硅通孔技术将所述逻辑芯片与所述感光芯片键合在一起。
在其中一个实施例中，将所述引线的一端与所述光电芯片电气连接的步骤包括：
设置所述引线与所述逻辑芯片位于所述感光芯片的同一侧，且所述引线与所述感光芯片的表面相连接；
将所述引线一端与所述感光芯片和/或所述逻辑芯片电气连接。
于上述实施例中的光电芯片封装方法中，通过设置引线与所述逻辑芯片位于所述感光芯片的同一侧，且所述引线与所述感光芯片的表面相连接，在有效减短光电芯片封装结构内部引线的长度的同时，相对于传统芯片封装结构中的弧形引线，可以有效地减小引线自身的寄生电容。
在其中一个实施例中，对所述感光芯片的所述非感光区进行减薄处理的步骤包括：
自所述感光芯片远离所述逻辑芯片的一侧对所述感光芯片的非感光区进行减薄处理。
在其中一个实施例中，对所述感光芯片的所述非感光区进行减薄处理之后，还包括：
在所述感光芯片远离所述逻辑芯片的一侧设置光学元件，用于筛选所述光电芯片的可入射光的波段。
在其中一个实施例中，所述光学元件为单层或多层。
在其中一个实施例中，所述光学元件包括滤光片、凸镜、凹镜及棱镜中的至少一种。
在其中一个实施例中，在所述感光芯片远离所述逻辑芯片的一侧设置光学元件的步骤包括：
通过粘结、超声、烧结或融合工艺中的至少一种将光学元件贴覆于所述感光芯片远离所述逻辑芯片的表面。
在其中一个实施例中，所述光学元件的可透过入射光的波长为近红外波段。
在其中一个实施例中，对所述感光芯片的所述非感光区进行减薄处理之后，还包括：
对所述感光芯片远离所述逻辑芯片的表面进行钝化处理，以形成钝化层，以对所述感光芯片实现电气保护。
在其中一个实施例中，对所述感光芯片远离所述逻辑芯片的表面进行钝化处理的步骤包括：
采用激光退火工艺、等离子体增强化学气相沉积工艺、原子层沉积工艺、溅射工艺、电子束蒸发镀膜工艺或离子束镀膜工艺中的至少一种对所述感光芯片远离所述逻辑芯片的表面进行钝化处理。
在其中一个实施例中，形成塑封层之后，还包括：
于所述塑封层远离所述感光芯片及所述逻辑芯片的外表面形成焊盘，所述引线的一端连接至所述焊盘，所述引线的另一端连接于所述光电芯片。
本申请的另一方面提供一种光电芯片封装结构，所述封装结构为采用任一本申请实施例中所述的光电芯片封装方法制成。
于上述实施例中的光电芯片封装结构中，由于在制备的过程中无需提供基板，也省去了注塑后分粒的步骤，因此，封装工艺更简单、耗材更少、成本更低且良品率更高；由于直接对形成电气连接的光电芯片及引线进行塑封，无需提供基板，避免制成的芯片封装结构内空腔体积过大，导致芯片封装结构体积过大且内部容易受水汽影响而降低使用寿命。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为传统封装工艺制备的芯片封装结构的剖面示意图；
图2a-2e为采用背照式加工工艺制成光电芯片过程中所得结构的剖面示意图；
图3为本申请第一实施例中提供的一种光电芯片封装方法的流程示意图；
图4a为本申请一实施例中提供的一种光电芯片封装方法制备的光电芯片封装结构的剖面示意图；
图4b为本申请另一实施例中提供的一种光电芯片封装方法制备的光电芯片封装结构的剖面示意图；
图5为本申请第二实施例中提供的一种光电芯片封装方法的流程示意图；
图6为本申请第三实施例中提供的一种光电芯片封装方法的流程示意图；
图7为本申请第四实施例中提供的一种光电芯片封装方法的流程示意图；
图8为本申请第五实施例中提供的一种光电芯片封装方法的流程示意图；
图9a为本申请一实施例中提供的一种光电芯片封装结构的剖面示意图；
图9b为本申请另一实施例中提供的一种光电芯片封装结构的剖面示意图；
图10为本申请第六实施例中提供的一种光电芯片封装方法的流程示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
本申请所述的多层结构，可以是逐层形成的，也可以是一体形成的；其中，相邻的两层结构之间可以是接触的，也可以是相互隔离的。
请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
公开的专利光学芯片封装结构及其封装方法、光电装置(申请号：202010345692.9)的申请文本中提及制备芯片封装结构的封装工艺至少包括如下步骤：
1)芯片粘接(Die attach)：通过共晶合金、树脂粘接、胶带粘接等方法中的至少一种将芯片固定在某一载体上；
2)引线焊接(Wire bonding)：利用焊接的引线实现芯片和外部载体的电性和物理连接；
3)光学支撑结构密封(Optical cap seal)：通过设置光学元件来选取光电器件工作所需辐射波段；
4)注塑(Molding)：为芯片提供物理和电气保护，防止外界干扰。
5)分粒(Singulation)：将整条导线架上已封装好的晶粒，每个独立分开，同时要把不需要的连接材料及部分凸出树脂切除。
通过上述的封装工艺制备而成的芯片封装结构如图1所示，所得芯片封装结构包括基底10、芯片裸片20、弧形引线30、支撑体40、光学元件50及塑封体60。由于封装过程中需要将芯片粘贴到基板10上，芯片封装后的空腔体积较大；分粒的过程中会产生大量的耗材，导致原材料的浪费；弧形引线30需要一定的机械强度，易受水汽的影响脱落，导致产品使用寿命缩短。
请参考图3，在本申请的一个实施例中，提供了一种光电芯片封装方法，所述光电芯片采用背照式加工工艺制成，所述光电芯片包括感光芯片，所述感光芯片包括感光区和非感光区，其中，所述感光芯片用于将接收到的光信号转化为电信号，所述方法包括：
步骤22：提供至少一条引线；
步骤24：将所述引线的一端与所述光电芯片电气连接；
步骤26：形成塑封层，所述塑封层将所述光电芯片及所述引线塑封；
步骤28：对所述感光芯片的所述非感光区进行减薄处理。
作为示例，公开的专利单光子雪崩二极管及制作方法、探测器阵列、图像传感器(申请号：CN201811524540.4)的申请文本中提及了采用背照式(Back Side Illumination，BSI)加工工艺制成单光子雪崩二极管(Single Photon Avalanche Diode，SPAD)的内容，请参考图2a-2e，采用背照式加工工艺制成包括SPAD的光电芯片裸片300的步骤至少可以包括：
1)以SPAD的常用工艺在外延生长的硅片上制作出感光芯片100，制作出的感光芯片100在一个表面上含有陷光结构101，如图2a所示；
2)在低温下将SPAD器件裸片与含有外接逻辑电路201的逻辑电路裸片200对准与键合，以形成光电芯片，可采用机械或光学的方式进行对准，通过聚合物粘合剂或氧化物进行键合，如图2b所示；
3)对感光芯片100远离逻辑电路201的表面的非感光区进行减薄处理，例如可以通过机械打磨的方式将原来1mm厚左右的硅片磨薄至50um左右，再通过化学刻蚀的方式将其厚度减小至5um，如图2c所示；
4)刻蚀出光电芯片上表面的与陷光结构101相对应的表面陷光结构102，如图2d所示；
5)于光电芯片上表面形成介质保护层103，以制成光电芯片裸片300，如图2e所示。
作为示例，请参考图4a，再制成光电芯片裸片300后，直接采用注塑工艺形成塑封层60，塑封层60将光电芯片裸片300及引线30塑封，然后对所述光电芯片的100a非感光区进行减薄处理，以形成光电芯片封装结构，如图4a所示。
作为示例，请参考图4b，在本申请的其他实施例中，可以直接对感光芯片100例如是SPAD芯片进行注塑工艺处理，以形成对感光芯片100及引线30塑封的塑封层60，然后对感光芯片100的非感光区进行减薄处理，以形成光电芯片封装结构。这种情况下读取和处理电路的芯片例如是逻辑芯片可以设置于感光芯片封装体的外侧。相对于传统的芯片封装方法，本申请无需提供基板，也省去了注塑后分粒的步骤，因此，封装工艺更简单、耗材更少、成本更低且良品率更高；由于直接对形成电气连接的光电芯片及引线进行塑封，无需提供基板，避免制成的芯片封装结构内空腔体积过大，导致芯片封装结构体积过大且内部容易受水汽影响而降低使用寿命。
此外，采用背照式加工工艺制成的光电芯片是一种将电路层置于探测层之下的设计，以采用背照式加工工艺制成的SPAD为例来说明相对于前侧照明式芯片，背侧照明式SPAD芯片至少包括如下优点：
1)入射光直达探测层，使得光线吸收效率得以提高；
2)SPAD芯片内部单元之间的深槽隔离可以减少串扰的发生，能够显著地提高芯片工作的稳定性与可靠性；
3)由于逻辑电路一般设置于感光芯片的下层，SPAD感光面积的填充因子得以提高，能够支持复杂度更高的电路；
4)在加工流程中金属材料带来的污染得以避免；
5)以SPAD芯片为计量单位的像素单元面积更小，使得单位面积内的像素数量更高，提高了制成的光学设备的成像分辨率；
6)由于探测层与微透镜的距离更近，因此在BSI中可以使用数值孔径更大的微透镜，提高了制成的光学设备对大角度入射光的收集。
上述列明的优点仅示意性说明采用背照式加工工艺制成的光电芯片相对于传统的前侧照明式芯片具备的一些优点，由于本申请提供的光电芯片封装方法，是针对于采用背照式加工工艺制成的光电芯片提供的封装方法，因此，本申请制成的光电芯片封装结构至少具备上述列明的所有优点。
作为示例，在本申请的一个实施例中，形成塑封层的步骤包括：
形成气密性包覆所述光电芯片的塑封体，其中，所述塑封体为透光性材料制成。
具体地，通过形成气密性包覆所述光电芯片的塑封体，对整体芯片外形进行注塑包封，塑封体采用透光性材料或者不透光性材料均可，优选采用透光性材料可增加芯片探测信号的可靠性，且注塑工艺形成的塑封体的性能至少包括：绝缘性、介电性良好；吸水率、透湿率低；密着性好；机械强度好；热膨胀系数小；离子及放射性物质少；耐热性、阻燃性好；内应力小；成形性好；周期短。
本申请实施例中所述的透光指光线透过率高于一预设的阈值，例如是50％。
作为示例，请参考图5，在本申请的一个实施例中，提供了一种光电芯片封装方法，其中，所述光电芯片的制备方法包括：
步骤212：提供逻辑芯片，其中，所述逻辑芯片用于获取和/或处理所述电信号；
步骤214：将所述逻辑芯片与所述感光芯片键合在一起，以实现电气连接并形成光电芯片。
作为示例，请继续参考图4a，感光芯片100可以包括感光区和非感光区，主要用于将接收到的光信号转化为电信号；逻辑芯片200主要用于读取和处理感光芯片接收到的信号数据；感光芯片100与逻辑芯片200的键合方法包括但不限于3D堆叠技术(3D-stacking)或硅通孔技术(Through Silicon Via，TSV)等。
作为示例，请继续参考图4a，通过将逻辑芯片200与感光芯片100键合在一起，以实现电气连接并形成光电芯片裸片，再直接采用注塑工艺形成塑封层60，塑封层60将所述光电芯片及引线30塑封，然后对感光芯片100的非感光区进行减薄处理，以形成光电芯片封装结构，使得封装工艺更简单、耗材更少、成本更低且良品率更高，避免制成的光电芯片封装结构内空腔体积过大，导致芯片封装结构体积过大且内部容易受水汽影响而降低使用寿命。在本申请的其他实施例中，光电芯片还可以包括除感光芯片之外的其他类型的芯片，这里只是示意性说明本申请的一种实现方式，并不作为对本申请的限制。
作为示例，请参考图6，在本申请的一个实施例中，提供了一种光电芯片封装方法，将所述引线的一端与所述光电芯片电气连接的步骤包括：
步骤242：设置所述引线与所述逻辑芯片位于所述感光芯片的同一侧，且所述引线与所述感光芯片的表面相连接；
步骤244：将所述引线一端与所述感光芯片和/或所述逻辑芯片电气连接。
作为示例，请继续参考图6，通过设置引线与所述逻辑芯片位于所述感光芯片的同一侧，且所述引线与所述感光芯片的表面相连接，在有效减短光电芯片封装结构内部引线的长度的同时，相对于传统芯片封装结构中的弧形引线，可以有效地减小引线自身的寄生电容。引线可以是高纯度的金线(Au)、铜线(Cu)或铝线(Al)。采用金线(Au)连接的成本较高，采用铜线(Cu)或铝线(Al)连接的成本较低，但是工艺难度较大。
作为示例，请继续参考图6，在本申请的一个实施例中，对所述感光芯片的所述非感光区进行减薄处理的步骤包括：
步骤281：自所述感光芯片远离所述逻辑芯片的一侧对所述感光芯片非感光区进行减薄处理。
作为示例，请继续参考图4a，自所述感光芯片远离所述逻辑芯片的一侧对所述感光芯片非感光区进行减薄处理,例如可以通过化学机械研磨(Chemical MechanicalPlanarization，CMP)的方式将原来1mm厚左右的硅片磨薄至50um左右，再通过化学刻蚀的方式将其厚度减小至5um。
作为示例，请参考图7，在本申请的一个实施例中，提供了一种光电芯片封装方法，对所述感光芯片的所述非感光区进行减薄处理之后，还包括：
步骤210：在所述感光芯片远离所述逻辑芯片的一侧设置光学元件。
通过在感光芯片远离逻辑芯片的一侧设置光学元件，用于筛选所述光电芯片的可入射光的波段。
作为示例，请参考图8，在本申请的一个实施例中，提供了一种光电芯片封装方法，在所述感光芯片远离所述逻辑芯片的一侧设置光学元件的步骤包括：
步骤2101：通过粘结、超声、烧结或融合工艺中的至少一种将光学元件贴覆于所述感光芯片远离所述逻辑芯片的表面。
作为示例，请参考图9a，在感光芯片100远离逻辑芯片200的一侧设置光学元件50，用于筛选所述光电芯片的可入射光的波段。例如，光学元件50的可透过入射光的波长可为近红外波段，如905nm、940nm。
作为示例，请继续参考图9a，在本申请的一个实施例中，光学元件50可以是滤光片、凸镜、凹镜或棱镜等中的至少一种；光学元件50可以是单层的，也可以包括多层光学材料层。
作为示例，在本申请的一个实施例中，提供了一种光电芯片封装方法，对所述感光芯片的所述非感光区进行减薄处理之后，还包括：
对所述感光芯片远离所述逻辑芯片的表面进行钝化处理，以形成钝化层，以对所述光电芯片实现电气保护。
作为示例，在本申请的一个实施例中，可以在对感光芯片的非感光区进行减薄处理之后，对感光芯片远离逻辑芯片的表面进行钝化处理，以形成钝化层对所述光电芯片实现电气保护，然后加盖光学元件，以筛选所述光电芯片的可入射光的波段。
作为示例，在本申请的一个实施例中，对所述感光芯片远离所述逻辑芯片的表面进行钝化处理的步骤包括：
采用激光退火工艺、等离子体增强化学气相沉积(PECVD，Plasma EnhancedChemical Vapor Deposition)工艺、原子层沉积(ALD)工艺、溅射(Sputtering)工艺、电子束蒸发镀膜(Electron Beam Evaporation)工艺或离子束镀膜(Ion beam)工艺中的至少一种对所述感光芯片远离所述逻辑芯片的表面进行钝化处理。
请参考图9b，对感光芯片100远离逻辑芯片200的表面进行钝化处理，以形成钝化层80，以对所述光电芯片实现电气保护。
作为示例，请参考图10，在本申请的一个实施例中，形成塑封层之后，还包括：
步骤27：于所述塑封层远离所述感光芯片及所述逻辑芯片的外表面形成焊盘，所述引线的一端连接至所述焊盘，所述引线的另一端连接于所述光电芯片。
请继续参考图9a或图9b，于塑封层60远离感光芯片100及逻辑芯片200的外表面形成焊盘70，设置引线30的一端连接至焊盘70，设置引线30的另一端连接于感光芯片100和/或逻辑芯片200。
在本申请的一个实施例中，提供了一种光电芯片封装结构，所述封装结构为采用任一本申请实施例中所述的光电芯片封装方法制成。
具体地，请继续参考图9a或9b，由于光电芯片封装结构在制备的过程中无需提供基板，直接对形成电气连接的光电芯片及引线进行塑封，避免光电芯片封装结构内空腔体积过大，导致芯片封装结构体积过大且内部容易受水汽影响而降低使用寿命。
此外，根据封装后引脚的形式，可以形成不同外形的封装体，如四方无引脚扁平封装(QFN，Quad Flat No-lead)、双边无引脚平封装(DFN，Dual Flat No-lead)、平面网格阵列封装(LGA，Land Grid Array)或球栅阵列式封装(BGA，Ball Grid Array)等中的至少一种。
关于上述实施例中的光电芯片封装结构的具体限定可以参见上文中对于光电芯片封装方法的限定，在此不再赘述。
应该理解的是，虽然图3、5-8或图10的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图3、5-8或图10中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。
请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (14)
1.一种光电芯片封装方法，其特征在于，所述光电芯片采用背照式加工工艺制成，所述光电芯片包括感光芯片，所述感光芯片包括感光区和非感光区，其中，所述感光芯片用于将接收到的光信号转化为电信号，所述方法包括：
提供至少一条引线；
将所述引线的一端与所述光电芯片电气连接；
形成塑封层，所述塑封层将所述光电芯片及所述引线塑封；
对所述感光芯片的所述非感光区进行减薄处理。
2.根据权利要求1所述的光电芯片封装方法，其特征在于，所述光电芯片的制备方法还包括：
提供逻辑芯片，所述逻辑芯片用于获取和/或处理所述电信号；
将所述逻辑芯片与所述感光芯片键合在一起，以实现电气连接并形成光电芯片。
3.根据权利要求2所述的光电芯片封装方法，其特征在于，所述将所述逻辑芯片与所述感光芯片键合在一起包括：
采用3D堆叠技术及/或硅通孔技术将所述逻辑芯片与所述感光芯片键合在一起。
4.根据权利要求2所述的光电芯片封装方法，其特征在于，将所述引线的一端与所述光电芯片电气连接的步骤包括：
设置所述引线与所述逻辑芯片位于所述感光芯片的同一侧，且所述引线与所述感光芯片的表面相连接；
将所述引线一端与所述感光芯片和/或所述逻辑芯片电气连接。
5.根据权利要求4所述的光电芯片封装方法，其特征在于，对所述感光芯片的所述非感光区进行减薄处理的步骤包括：
自所述感光芯片远离所述逻辑芯片的一侧对所述感光芯片非感光区进行减薄处理。
6.根据权利要求5所述的光电芯片封装方法，其特征在于，对所述光电芯片的所述非感光区进行减薄处理之后，还包括：
在所述感光芯片远离所述逻辑芯片的一侧设置光学元件。
7.根据权利要求6所述的光电芯片封装方法，其特征在于，所述光学元件为单层或多层。
8.根据权利要求6所述的光电芯片封装方法，所述光学元件包括滤光片、凸镜、凹镜及棱镜中的至少一种。
9.根据权利要求6所述的光电芯片封装方法，其特征在于，在所述感光芯片远离所述逻辑芯片的一侧设置光学元件的步骤包括：
通过粘结、超声、烧结或融合工艺中的至少一种将光学元件贴覆于所述感光芯片远离所述逻辑芯片的表面。
10.根据权利要求6-9任一项所述的光电芯片封装方法，其特征在于，所述光学元件的可透过入射光的波长为近红外波段。
11.根据权利要求2-9任一项所述的光电芯片封装方法，其特征在于，对所述感光芯片的所述非感光区进行减薄处理之后，还包括：
对所述感光芯片远离所述逻辑芯片的表面进行钝化处理，以形成钝化层。
12.根据权利要求11所述的光电芯片封装方法，其特征在于，对所述感光芯片远离所述逻辑芯片的表面进行钝化处理的步骤包括：
采用激光退火工艺、等离子体增强化学气相沉积工艺、原子层沉积工艺、溅射工艺、电子束蒸发镀膜工艺或离子束镀膜工艺中的至少一种对所述感光芯片远离所述逻辑芯片的表面进行钝化处理。
13.根据权利要求2-9任一项所述的光电芯片封装方法，其特征在于，形成塑封层之后，还包括：
于所述塑封层远离所述感光芯片及所述逻辑芯片的外表面形成焊盘，所述引线的一端连接至所述焊盘，所述引线的另一端连接于所述光电芯片。
14.一种光电芯片封装结构，其特征在于，所述封装结构为采用权利要求1-13任一项所述的方法制成。
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