CN112561048B - 在推断期间中对图形处理器的协调和增加利用 - Google Patents

Abstract

本申请公开了在推断期间中对图形处理器的协调和增加利用。描述一种用于促进自主机器处的机器学习的推断协调与处理利用的机制。如本文所描述，实施例的一种方法包括：在训练时根据与包括图形处理器的处理器相关的训练数据集来检测与将要执行的一个或多个任务相关的信息。所述方法还可以包括：分析所述信息以确定能够支持所述一个或多个任务的与所述处理器相关的硬件的一个或多个部分；以及将所述硬件配置成预先选择所述一个或多个部分来执行所述一个或多个任务，而所述硬件的其他部分保持可用于其他任务。

Description

在推断期间中对图形处理器的协调和增加利用

本发明专利申请是2018年4月23日提交的申请号为201810368892.9，名称为“在推断期间中对图形处理器的协调和增加利用”的发明专利申请的分案申请。

技术领域

本文所描述的实施例总体上涉及数据处理，并且更具体地涉及促进一种用于在推断期间对图形处理器进行协调和增加利用的工具。

背景技术

当前的并行图形数据处理包括被开发用于对图形数据执行特定操作的系统和方法，诸如，例如线性插值法、曲面细分、栅格化、纹理映射、深度测试等。传统上，图形处理器使用固定函数计算单元来处理图形数据，然而近来，图形处理器的多个部分已经可编程，从而使得此类处理器能够支持用于处理顶点和片段数据的更广泛种类的操作。

为了进一步提高性能，图形处理器通常实现诸如流水线操作的处理技术，这些处理技术尝试贯穿图形流水线的不同部分并行地处理尽可能多的图形数据。具有单指令多线程(SIMT)架构的并行图形处理器被设计成使图形流水线中的并行处理量最大化。在SIMT架构中，多组并行线程尝试尽可能经常地一起同步执行程序指令，以提高处理效率。用于SIMT架构的软件和硬件的一般性概述可以在以下两者中找到：Shane Cook的CUDA编程(CUDAProgramming)，第3章，第37到51页(2013年)和/或Nicholas Wilt的CUDA手册(GPU编程的综合指南(A Comprehensive Guide to GPU Programming))，章节2.6.2到3.1.2(2013年6月)。

机器学习在解决很多种任务方面已经成功。在训练和使用机器学习算法(例如，神经网络)时产生的计算使其本身自然地用于有效的并行实施。因此，诸如通用图形处理单元(GPGPU)的并行处理器在深度神经网络的实践实施中起到重要作用。具有单指令多线程(SIMT)架构的并行图形处理器被设计成使图形流水线中的并行处理量最大化。在SIMT架构中，多组并行线程尝试尽可能经常地一起同步执行程序指令，以提高处理效率。由并行机器学习算法实施提供的效率允许使用大容量网络并且使得那些网络能够在更大数据集上进行训练。

常规技术并未提供推断输出与负责提供输入的传感器之间的协调；然而，此类常规技术没有提供推断输出的准确性。此外，在图形处理器上使用推断相当少，而其余图形处理器未被利用。

附图说明

在附图中以示例性而非限制性方式展示实施例，在附图中，相同的参考标记指代类似元件。因此，可以详细地理解上述特征、上文简要概述的更具体描述的方式可能已经参考实施例，一些实施例在附图中展示。然而，应注意，附图仅展示了典型的实施例，并且因此不应被视作限制其范围，因为附图可以展示其他同样有效的实施例。

图1是展示被配置成实施本文所描述实施例的一个或多个方面的计算机系统的框图。

图2A到图2D展示了根据实施例的并行处理器部件。

图3A到图3B是根据实施例的图形多处理器的框图。

图4A到图4F展示了示例性架构，其中多个图形处理单元以通信方式耦合到多个多核处理器。

图5展示了根据实施例的图形处理流水线。

图6展示了根据一个实施例的托管推断协调与处理利用机制的计算装置。

图7展示了根据一个实施例的推断协调与处理利用机制。

图8A展示了根据一个实施例的在用于促进预分析训练的应用和/或图形处理器处的事务框架。

图8B展示了根据一个实施例的用于经提高处理利用的图形处理器。

图8C展示了根据一个实施例的用于推断输出与传感器的经改进协调的事务序列。

图8D展示了根据一个实施例的用于推断输出与传感器的经改进协调的事务序列。

图9A和图9B展示了根据一个实施例的示出使用模型的事务序列。

图9C展示了根据一个实施例的示出优先化选项的图表。

图10展示了根据实施例的机器学习软件堆栈。

图11展示了根据实施例的高度并行通用图形处理单元。

图12展示了根据实施例的多GPU计算系统。

图13A到图13B展示了示例性深度神经网络的层。

图14展示了深度神经网络的训练和部署。

图15展示了深度神经网络的训练和部署。

图16是展示了分布式学习的框图。

图17展示了适合于使用训练的模型来执行推断的示例性推断芯片上系统(SOC)。

图18是具有处理器的计算机系统的实施例的框图，所述处理器具有一个或多个处理器核以及图形处理器。

图19是处理器的一个实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器以及集成图形处理器。

图20是图形处理器的一个实施例的框图，所述图形处理器可以是分立式图形处理单元，或者可以是与多个处理核集成的图形处理器。

图21是用于图形处理器的图形处理引擎的实施例的框图。

图22是图形处理器的另一个实施例的框图。

图23是包括处理元件阵列的线程执行逻辑的框图。

图24展示了根据实施例的图形处理器执行单元指令格式。

图25是图形处理器的另一实施例的框图，所述图形处理器包括图形流水线、媒体流水线、显示引擎、线程执行逻辑以及渲染输出流水线。

图26A是框图，展示了根据实施例的图形处理器命令格式。

图26B是框图，展示了根据实施例的图形处理器命令序列。

图27展示了根据实施例的数据处理系统的示例性图形软件架构。

图28是框图，展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统。

图29是框图，展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路。

图30是框图，展示了芯片上系统集成电路的示例性图形处理器。

图31是框图，展示了芯片上系统集成电路的额外示例性图形处理器。

具体实施方式

实施例提供一种用于通过使用诸如查找表、简化数学等一项或多项技术来帮助检测频繁使用的数据值并且随后加速操作的新技术。实施例还提供一种用于引入有限状态机的新技术，其中，在一个实施例中，这个有限状态机提供指向A、B的基址的指针，而输出是C+序列。

应注意，贯穿本文档可以互换地引用像是“卷积神经网络”、“CNN”、“神经网络”、“NN”、“深度神经网络”、“DNN”、“递归神经网络”、“RNN”等等术语或首字母缩略词。此外，贯穿本文档可以互换地引用像是“自主机器”或简称为“机器”、“自主车辆”或简称为“车辆”、“自主代理”或简称为“代理”、“自主装置”或“计算装置”、“机器人”等等术语。

在一些实施方案中，图形处理单元(GPU)以通信方式耦合到主机/处理器核，以加速图形操作、机器学习操作、模式分析操作以及各种通用GPU(GPGPU)功能。GPU可以通过总线或另一互连(例如，诸如PCIe或NVLink的高速互连)而以通信方式耦合到主机处理器/核。在其他实施例中，GPU可以与核集成在相同的封装体或芯片上，并且通过内部处理器总线/互连(即，在所述封装体或芯片的内部)以通信方式耦合到核。不论GPU连接的方式如何，处理器核都可以采取工作描述符中所包含的命令/指令序列的形式将工作分配给GPU。GPU随后使用专用电路/逻辑来有效地处理这些命令/指令。

在下面的描述中，阐述了许多具体细节。然而，如本文中所描述的，可以在不具有这些特定细节的情况下实践实施例。在其他情况下，未详细示出公知的电路、结构和技术，以避免模糊对本说明书的理解。

系统概述I

图1是展示了被配置成实现本文所述的实施例的一个或多个方面的计算机系统100的框图。计算系统100包括处理子系统101，所述处理子系统具有一个或多个处理器102和系统存储器104，所述一个或多个处理器和所述系统存储器经由互连路径进行通信，所述互连路径可以包括存储器中枢105。存储器中枢105可以是芯片组部件内的单独的部件，也可以集成在一个或多个处理器102内。存储器中枢105经由通信链路106与I/O子系统111耦合。I/O子系统111包括I/O中枢107，所述I/O中枢可以使得计算系统100能够从一个或多个输入设备108接收输入。另外，I/O中枢107可以使得显示控制器(所述显示控制器可以被包括在一个或多个处理器102中)能够向一个或多个显示设备110A提供输出。在一个实施例中，与I/O中枢107耦合的一个或多个显示设备110A可以包括本地显示设备、内部显示设备或嵌入式显示设备。

在一个实施例中，处理子系统101包括一个或多个并行处理器112，所述一个或多个并行处理器经由总线或其他通信链路113耦合至存储器中枢105。通信链路113可以是任意数量的基于标准的通信链路技术或协议(诸如但不限于PCI Express)中的一个，也可以是供应方特定的通信接口或通信结构。在一个实施例中，一个或多个并行处理器112形成以计算为中心的并行或向量处理系统，所述系统包括大量处理核和/或处理集群诸如集成众核(MIC)处理器。在一个实施例中，一个或多个并行处理器112形成图形处理子系统，所述图形处理子系统可以向经由I/O中枢107耦合的一个或多个显示设备110A中的一个输出像素。一个或多个并行处理器112还可以包括显示控制器和显示接口(未示出)以实现到一个或多个显示设备110B的直接连接。

在I/O子系统111内，系统存储单元114可以连接至I/O中枢107来为计算系统100提供存储机制。I/O开关116可以用于提供接口机制以实现I/O中枢107和可以集成到平台中的其他部件诸如网络适配器118和/或无线网络适配器119以及可以经由一个或多个插入式设备120添加的各种其他设备之间的连接。网络适配器118可以是以太网适配器或另一种有线网络适配器。无线网络适配器119可以包括Wi-Fi、蓝牙、近场通信(NFC)或包括一个或多个无线电装置的其他网络设备中的一个或多个。

计算系统100可以包括未明确示出的其他部件，这些部件包括USB或其他端口连接件、光存储驱动器、视频捕获设备等，也可以连接至I/O中枢107。图1中将各种部件互连的通信路径可以使用任何合适的协议诸如基于PCI(外围部件互连)的协议(例如，PCI-Express)，或(多个)任何其他总线或点对点通信接口和/或协议诸如NV-Link高速互连或本领域中已知的互连协议来实现。

在一个实施例中，一个或多个并行处理器112并入有为进行图形和视频处理而优化的电路，包括例如视频输出电路，并且所述电路构成图形处理单元(GPU)。在另一个实施例中，一个或多个并行处理器112并入有为进行通用处理而优化的电路，同时保留了本文更详细描述的基础计算架构。在又一个实施例中，计算系统100的各部件可以与一个或多个其他系统元件集成在单个集成电路上。例如，一个或多个并行处理器112、存储器中枢105、(多个)处理器102和I/O中枢107可以集成到芯片上系统(SoC)集成电路中。可替代地，计算系统100的各部件可以集成到单个封装中以形成封装中系统(SIP)配置。在其他实施例中，计算系统100的各部件的至少一部分可以集成到多芯片模块(MCM)中，所述多芯片模块可以与其他多芯片模块互连成模块化计算系统。

应当理解，本文所示的计算系统100是例示性的并且变型和修改是可能的。连接拓扑可以根据需要进行修改，所述连接拓扑包括桥的数量和安排、(多个)处理器102的数量和(多个)并行处理器112的数量。例如，在一些实施例中，系统存储器104直接而不是通过桥连接至(多个)处理器102，而其他设备经由存储器中枢105和(多个)处理器102与系统存储器104进行通信。在其他替代性拓扑中，(多个)并行处理器112连接至I/O中枢107或直接连接至一个或多个处理器102中的一个，而不是连接至存储器中枢105。在其他实施例中，I/O中枢107和存储器中枢105可以集成到单个芯片中。一些实施例可以包括经由多个插座附接的(多个)处理器102的两个或更多个组，这两个或更多个组可以与(多个)并行处理器112的两个或更多个实例耦合。

本文示出的一些特定部件是可选的并且可能不被包括在计算系统100的所有实现中。例如，可以支持任意数量的插入式卡或外围装置，或者可以省去一些部件。此外，一些架构可以使用不同的术语来描述与图1所示类似的部件。例如，在一些架构中，存储器中枢105可以被称为北桥，而I/O中枢107可以被称为南桥。

图2A展示了根据实施例的并行处理器200。并行处理器200的各种部件可以使用诸如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)的一个或多个集成电路设备来实现。根据实施例，所展示的并行处理器200是图1所示的一个或多个并行处理器112的变体。

在一个实施例中，并行处理器200包括并行处理单元202。所述并行处理单元包括I/O单元204，所述I/O单元实现与其他设备包括并行处理单元202的其他实例的通信。I/O单元204可以直接连接至其他设备。在一个实施例中，I/O单元204经由诸如存储器中枢105的中枢或开关接口的使用来与其他设备连接。存储器中枢105与I/O单元204之间的连接形成通信链路113。在并行处理单元202内，I/O单元204与主机接口206和存储器交叉开关216连接，其中主机接口206接收涉及执行处理操作的命令，并且存储器交叉开关216接收涉及执行存储器操作的命令。

当主机接口206经由I/O单元204接收命令缓冲时，主机接口206可以将用于执行那些命令的工作操作引导至前端208。在一个实施例中，前端208与调度器210耦合，所述调度器被配置成将命令或其他工作项目分布至处理集群阵列212。在一个实施例中，调度器210确保处理集群阵列212被正确配置，并且在将任务分布至处理集群阵列212中的处理集群之前处于有效状态。

处理集群阵列212可以包括多达“N”个处理集群(例如，集群214A，集群214B，一直到集群214N)。处理集群阵列212的每个集群214A至214N均可执行大量并发线程。调度器210可以使用各种调度和/或工作分发算法来向处理集群阵列212的集群214A至214N分配工作，这些算法可以依据每种类型的程序或计算引起的工作负荷而变化。调度可以由调度器210动态地处置，或者可以在编译被配置成由处理集群阵列212执行的程序逻辑的过程中由编译器逻辑部分地协助。

在一个实施例中，处理集群阵列212的不同集群214A至214N可以被分配用于处理不同类型的程序或用于执行不同类型的计算。

处理集群阵列212可以被配置成执行各种类型的并行处理操作。在一个实施例中，处理集群阵列212被配置成执行通用并行计算操作。例如，处理集群阵列212可以包括用于执行处理任务包括视频和/或音频数据的过滤，执行建模操作包括物理操作，以及执行数据变换的逻辑。

在一个实施例中，处理集群阵列212被配置成执行并行图形处理操作。在其中并行处理器200被配置成执行图形处理操作的实施例中，处理集群阵列212可以包括用于支持此类图形处理操作的执行的附加逻辑，包括但不限于用于执行纹理操作的纹理采样逻辑以及曲面细分逻辑和其他顶点处理逻辑。另外，处理集群阵列212可以被配置成执行与图形处理相关的着色器程序，诸如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。并行处理单元202可以经由I/O单元204从系统存储器传递数据以进行处理。在处理期间，可以在处理期间将经传递的数据存储到片上存储器(例如，并行处理器存储器222)，然后写回到系统存储器。

在一个实施例中，当并行处理单元202用于执行图形处理时，调度器210可以被配置成将处理工作负荷分成大致相等大小的任务，以更好地使得图形处理操作能够分发到处理集群阵列212的多个集群214A至214N。在一些实施例中，处理集群阵列212的各部分可以被配置成执行不同类型的处理。例如，第一部分可以被配置成执行顶点着色和拓扑生成，第二部分可以被配置成执行曲面细分和几何着色，第三部分可以被配置成执行像素着色或其他屏幕空间操作，以产生渲染的图像进行显示。由集群214A至214N中的一个或多个产生的中间数据可以存储在缓冲器中以允许中间数据在集群214A至214N之间传输以用于进一步处理。

在操作期间，处理集群阵列212可以接收将经由调度器210执行的处理任务，所述调度器从前端208接收定义处理任务的命令。对于图形处理操作，处理任务可以包括要处理的数据例如表面(补片(patch))数据、图元数据、顶点数据和/或像素数据以及定义如何处理数据的状态参数和命令(例如，要执行哪个程序)的索引。调度器210可以被配置成获取对应于任务的索引或者可以从前端208接收索引。前端208可以被配置成确保处理集群阵列212在由传入命令缓冲器(例如，批处理缓冲器、入栈缓冲器等)指定的工作负荷被发起之前被配置成有效状态。

并行处理单元202的一个或多个实例中的每一个均可与并行处理器存储器222耦合。并行处理器存储器222可以经由存储器交叉开关216来访问，所述存储器交叉开关可以从处理集群阵列212以及I/O单元204接收存储器请求。存储器交叉开关216可以经由存储器接口218访问并行处理器存储器222。存储器接口218可以包括多个分区单元(例如，分区单元220A，分区单元220B，一直到分区单元220N)，这些分区单元可以各自耦合至并行处理器存储器222的一部分(例如，存储器单元)。在一个实现中，分区单元220A至220N的数量被配置成等于存储器单元的数量，使得第一分区单元220A具有对应的第一存储器单元224A，第二分区单元220B具有对应的存储器单元224B，以及第N分区单元220N具有对应的第N存储器单元224N。在其他实施例中，分区单元220A至220N的数量可能不等于存储器设备的数量。

在各种实施例中，存储器单元224A至224N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，诸如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器单元224A至224N还可以包括3D堆叠式存储器，包括但不限于高带宽存储器(HBM)。本领域技术人员将会理解，存储器单元224A至224N的具体实现可以变化，并且可以由各种常规设计之一进行选择。诸如帧缓冲器或纹理映射的渲染目标可存储在存储器单元224A至224N上，从而允许分区单元220A至220N并行地写入每个渲染目标的各部分，以高效地使用并行处理器存储器222的可用带宽。在一些实施例中，为了支持利用系统存储器连同本地高速缓存存储器的统一存储器设计，可以将并行处理器存储器222的本地实例排除在外。

在一个实施例中，处理集群阵列212的集群214A至214N中的任一个可以处理将写入并行处理器存储器222内的存储器单元224A至224N中的任一个的数据。存储器交叉开关216可以被配置成将每个集群214A至214N的输出传递到任何分区单元220A至220N或另一个集群214A至214N，这可以对所述输出执行附加处理操作。每个集群214A至214N均可通过存储器交叉开关216与存储器接口218进行通信以针对各种外部存储器设备进行读取或写入操作。在一个实施例中，存储器交叉开关216可连接至存储器接口218以与I/O单元204通信，并且可连接至并行处理器存储器222的本地实例，从而使得不同处理集群214A至214N内的处理单元能够与系统存储器或对于并行处理单元202并非本地的其他存储器进行通信。在一个实施例中，存储器交叉开关216可以使用虚拟信道来分离集群214A至214N与分区单元220A至220N之间的业务流。

虽然并行处理单元202的单个实例展示为在并行处理器200内，但并行处理单元202的任意数量的实例也可以被包括在内。例如，可以在单个插入式卡上提供并行处理单元202的多个实例，或者可以使多个插入式卡互连。即使不同实例具有不同的处理核数量、不同的本地并行处理器存储量和/或其他配置差异，并行处理单元202的不同实例也可以被配置成交互操作。例如，以及在一个实施例中，并行处理单元202的一些实例可以包括相对于其他实例的较高精度的浮点单元。并入有并行处理单元202或并行处理器200的一个或多个实例的系统可以以各种配置和形状因数来实现，包括但不限于台式计算机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏控制台和/或嵌入式系统。

图2B是根据实施例的分区单元220的框图。在一个实施例中，分区单元220是图2A的分区单元220A到220N中的一者的实例。如图所示，分区单元220包括L2高速缓存221、帧缓冲器接口225和ROP 226(栅格操作单元)。L2高速缓存221是读/写高速缓存，其被配置成执行从存储器交叉开关216和和ROP 226接收的加载和存储操作。读取命中失误和紧急回写请求由L2高速缓存221输出到帧缓冲器接口225以进行处理。脏(dirty)更新也可以经由帧缓冲器接口225发送到帧缓冲器，以伺机进行处理。在一个实施例中，帧缓冲器接口225与并行处理器存储器中的存储器单元中的一者接合，诸如，图2A的存储器单元224A到224N(例如，在并行处理器存储器222内)。

在图形应用中，ROP 226是执行诸如模版印制、z测试、混合等栅格操作的处理单元。ROP 226随后输出经处理的图形数据，所述经处理的图形数据存储在图形存储器中。在一些实施例中，ROP 226包括压缩逻辑，所述压缩逻辑用于对写入存储器的z或颜色数据进行压缩以及对从存储器中读取的z或颜色数据进行解压缩。在一些实施例中，ROP 226被包括在每个处理集群内(例如，图2A的集群214A到214N)，而不是在分区单元220内。在此类实施例中，针对像素数据的读取和写入请求经由存储器交叉开关216而不是像素片段数据进行传输。

经处理图形数据可以显示在显示设备诸如图1的一个或多个显示设备110中的一个上，由(多个)处理器102路由以用于进一步处理，或者由图2A的并行处理器200内的处理实体中的一个路由以用于进一步处理。

图2C是根据实施例的并行处理单元内的处理集群214的框图。在一个实施例中，处理集群是图2A的处理集群214A至214N中的一个的实例。处理集群214可以被配置成并行地执行多个线程，其中术语“线程”是指在特定输入数据集上执行的特定程序的实例。在一些实施例中，使用单指令多数据(SIMD)指令发布技术来支持大量线程的并行执行，而无需提供多个独立的指令单元。在其他实施例中，使用单指令多线程(SIMT)技术来使用被配置成向处理集群的每一个内的一组处理引擎发出指令的公共指令单元来支持大量大致同步线程的并行执行。与所有处理引擎通常执行相同指令的SIMD执行机制不同，SIMT执行允许不同线程更容易地遵循穿过给定线程程序的发散执行路径。本领域技术人员将会理解，SIMD处理机制表示SIMT处理机制的功能子集。

处理集群214的操作可以经由向SIMT并行处理器分发处理任务的流水线管理器232来控制。流水线管理器232从图2A的调度器210接收指令并且经由图形多处理器234和/或纹理单元236来管理那些指令的执行。所展示的图形多处理器234是SIMT并行处理器的示例性实例。然而，不同架构的各种类型的SIMT并行处理器可以被包括在处理集群214内。图形多处理器234的一个或多个实例可以被包括在处理集群214内。图形多处理器234可以处理数据，并且数据交叉开关240可以用于将经处理数据分配到包括其他着色单元的多个可能目的地中的一个。流水线管理器232可以通过为将经由数据交叉开关240分发的数据指定目的地来促进经处理数据的分发。

处理集群214内的每个图形多处理器234均可包括相同的功能执行逻辑组(例如，算术逻辑单元、加载存储单元等)。功能执行逻辑可以通过流水线方式进行配置，其中可以在完成先前的指令之前发出新的指令。可以提供功能执行逻辑。功能逻辑支持各种运算，包括整数和浮点算数、比较运算、布尔运算、位移位和各种代数函数的计算。在一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任意组合。

传输到处理集群214的指令构成线程。在一组并行处理引擎上执行的一组线程是线程组。线程组在不同的输入数据上执行相同的程序。线程组内的每个线程均可被分配到图形多处理器234内的不同处理引擎。线程组可以包括比图形多处理器234内的处理引擎的数量更少的线程。当线程组包括比处理引擎的数量更少的线程时，处理引擎中的一个或多个处理引擎可能在处理所述线程组的周期期间空闲。线程组还可以包括比图形多处理器234内的处理引擎的数量更多的线程。当线程组包括比图形多处理器234内的处理引擎的数量更多的线程时，可以在连续的时钟周期上执行处理。在一个实施例中，可以在图形多处理器234上同时执行多个线程组。

在一个实施例中，图形多处理器234包括用于执行加载和存储操作的内部高速缓存存储器。在一个实施例中，图形多处理器234可以放弃内部高速缓存而是在处理集群214内使用高速缓存存储器(例如，L1高速缓存308)。每个图形多处理器234还可以访问在所有处理集群214之间共享的分区单元(例如，图2A的分区单元220A至220N)内的L2高速缓存，并且可以用于在线程之间传递数据。图形多处理器234还可以访问片外全局存储器，所述片外全局存储器可以包括本地并行处理器存储器和/或系统存储器中的一个或多个。并行处理单元202外部的任何存储器可以用作全局存储器。其中处理集群214包括图形多处理器234的多个实例的实施例可以共享可以在L1高速缓存308中存储的公共指令和数据。

每个处理集群214均可包括被配置成将虚拟地址映射到物理地址的MMU 245(存储器管理单元)。在其他实施例中，MMU 245中的一个或多个实例可以驻留在图2A的存储器接口218内。MMU 245包括用于将虚拟地址映射到图块(tile)的物理地址(更多地提及分块)和可选地高速缓存行索引的一组页表条目(PTE)。MMU 245可以包括可以驻留在图形多处理器234或L1高速缓存或处理集群214内的地址转换后备缓冲器(TLB)或高速缓存。对物理地址进行处理以分发表面数据访问局部性以实现分区单元之间的高效请求交错。可以使用高速缓存行索引来确定对高速缓存行的请求是命中还是未命中。

在图形和计算应用中，处理集群214可以被配置成使得每个图形多处理器234均耦合至纹理单元236以执行纹理映射操作，例如确定纹理样本位置、读取纹理数据和过滤纹理数据。纹理数据是从内部纹理L1高速缓存(未示出)或者在一些实施例中从图形多处理器234内的L1高速缓存读取，并且是根据需要从L2高速缓存、本地并行处理器存储器或系统存储器获取。每个图形多处理器234向数据交叉开关240输出经处理任务以向另一个处理集群214提供经处理任务以用于进一步处理或经由存储器交叉开关216在L2高速缓存、本地并行处理器存储器或系统存储器中存储经处理任务。preROP 242(预先栅格操作单元)被配置成从图形多处理器234接收数据，将数据引导到ROP单元，这些ROP单元可以如本文所述的那样用分区单元(例如，图2A的分区单元220A至220N)定位。preROP 242单元可以对颜色混合进行优化、组织像素颜色数据并执行地址转换。

应当理解，本文所述的核架构是例示性的并且变型和修改是可能的。例如图形多处理器234、纹理单元236、preROP 242等任意数量的处理单元可以被包括在处理集群214内。此外，虽然仅示出一个处理集群214，但如本文所述的并行处理单元可以包括处理集群214的任意数量的实例。在一个实施例中，每个处理集群214均可被配置成使用单独的和不同的处理单元、L1高速缓存等来独立于其他处理集群214而操作。

图2D示出了根据一个实施例的图形多处理器234。在这样的实施例中，图形多处理器234与处理集群214的流水线管理器232耦合。图形多处理器234具有执行流水线，所述执行流水线包括但不限于指令高速缓存252、指令单元254、地址映射单元256、寄存器堆258、一个或多个通用图形处理单元(GPGPU)核262和一个或多个加载/存储单元266。GPGPU核262和加载/存储单元266经由存储器和高速缓存互连268与高速缓存存储器272和共享存储器270耦合。

在一个实施例中，指令高速缓存252从流水线管理器232接收要执行的指令流。将这些指令高速缓存在指令高速缓存252中并分派用于由指令单元254执行。指令单元254可以将指令作为线程组(例如，经线)进行分派，线程组的每个线程均被分配到GPGPU核262内的不同执行单元。指令可以通过在统一地址空间内指定地址来访问本地、共享或全局地址空间中的任一个。地址映射单元256可以用于将统一地址空间中的地址转换成可由加载/存储单元266访问的不同存储器地址。

寄存器堆258为图形多处理器324的功能单元提供一组寄存器。寄存器堆258为连接至图形多处理器324的功能单元(例如，GPGPU核262、加载/存储单元266)的数据路径的操作数提供临时存储。在一个实施例中，寄存器堆258在功能单元中的每一个之间进行划分，使得每个功能单元均被分配寄存器文件258的专用部分。在一个实施例中，寄存器堆258在正由图形多处理器324执行的不同经线之间进行划分。

GPGPU核262可以各自包括用于执行图形多处理器324的指令的浮点单元(FPU)和/或整数算数逻辑单元(ALU)。根据实施例，GPGPU核262的架构可以类似，也可以不同。例如，以及在一个实施例中，GPGPU核262的第一部分包括单精度FPU和整数ALU，而GPGPU核的第二部分包括双精度FPU。在一个实施例中，FPU可以实现IEEE 754-2008浮点算数标准或启用可变精度浮点算数。另外，图形多处理器324还可以包括用于执行诸如复制矩形或像素混合操作的特定功能的一个或多个固定功能或特殊功能单元。在一个实施例中，GPGPU核中的一个或多个还可以包含固定或特殊功能逻辑。

存储器和高速缓存互连268是互连网络，所述互连网络将图形多处理器324的功能单元中的每一个连接至寄存器堆258和共享存储器270。在一个实施例中，存储器和高速缓存互连268是允许加载/存储单元266在共享存储器270与寄存器堆258之间实现加载和存储操作的交叉开关互连。寄存器堆258可以以与GPGPU核262相同的频率操作，因此GPGPU核262与寄存器堆258之间的数据传递具有非常低的等待时间。共享存储器270可以用于实现在图形多处理器234内的功能单元上执行的线程之间的通信。例如，高速缓存存储器272可以用作数据高速缓存，以高速缓存在功能单元与纹理单元236之间通信的纹理数据。共享存储器270也可以用作经高速缓存的受管理的程序。除了在高速缓存存储器272内存储的经自动高速缓存的数据之外，在GPGPU核262上执行的线程还可以在共享存储器内以编程方式存储数据。

图3A至图3B示出了根据实施例的附加图形多处理器。所展示的图形多处理器325、350是图2C的图形多处理器234的变体。所展示的图形多处理器325、350可以被配置成能够同时执行大量执行线程的流式多处理器(SM)。

图3A展示了根据附加实施例的图形多处理器325。图形多处理器325包括相对于图2D的图形多处理器234的执行资源单元的多个附加实例。例如，图形多处理器325可以包括指令单元332A至332B、寄存器堆334A至334B和(多个)纹理单元344A至344B的多个实例。图形多处理器325还包括多组图形或计算执行单元(例如，GPGPU核336A至336B、GPGPU核337A至337B、GPGPU核338A至338B)和多组加载/存储单元340A至340B。在一个实施例中，执行资源单元具有公共指令高速缓存330、纹理和/或数据高速缓存存储器342和共享存储器346。各种部件可以经由互连组构327通信。在一个实施例中，互连组构327包括一个或多个交叉开关以实现在图形多处理器325的各部件之间的通信。

图3B展示了根据附加实施例的图形多处理器350。如图2D和图3A所示，图形处理器包括多组执行资源356A至356D，其中每组执行资源均包括多个指令单元、寄存器堆、GPGPU核和加载存储单元。执行资源356A至356D可以与(多个)纹理单元360A至360D一起工作以进行纹理操作，同时共享指令高速缓存354和共享存储器362。在一个实施例中，执行资源356A至356D可以共享指令高速缓存354和共享存储器362以及纹理和/或数据高速缓存存储器358A至358B的多个实例。各种部件可以经由与图3A的互连结构327类似的互连结构352进行通信。

本领域的技术人员将理解，图1、图2A至图2D和图3A至图3B中所述的架构是描述性的，而不限制本发明的实施例的范围。因此，本文所述的技术可以在任何适当配置的处理单元上实现，包括但不限于：一个或多个移动应用处理器；一个或多个台式计算机或服务器中央处理单元(CPU)，包括多核CPU；一个或多个并行处理单元诸如图2A的并行处理单元202；以及一个或多个图形处理器或专用处理单元，而不脱离本文所述的实施例的范围。

在一些实施例中，如本文所述的并行处理器或GPGPU通信地耦合至主机/处理器核以加快图形操作、机器学习操作、模式分析操作和各种通用GPU(GPGPU)功能。GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合至主机处理器/核。在其他实施例中，GPU可以与核一样集成在相同的封装或芯片上并且通过内部处理器总线/互连(即，在封装或芯片内部)通信地耦合至所述核。不管GPU连接的方式如何，处理器核都可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。然后，GPU使用专用电路/逻辑来高效地处理这些命令/指令。

用于GPU到主机处理器互连的技术

图4A展示了其中多个GPU 410至413通过高速链路440至443(例如，总线、点对点互连等)通信地耦合至多个多核处理器405至406的示例性架构。在一个实施例中，高速链路440至443支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量，这取决于实现。可以使用各种互连协议，包括但不限于PCIe 4.0或5.0和NVLink 2.0。然而，本发明的基本原理不限于任何特定的通信协议或吞吐量。

此外，在一个实施例中，GPU 410至413中的两个或更多个通过高速链路444至445互连，这可以使用与用于高速链路440至443的协议/链路相同或不同的协议/链路来实现。类似地，多核处理器405至406中的两个或更多个可以通过高速链路433连接，所述高速链路可以是以20GB/s、30GB/s、120GB/s或更高的速度运行的对称多处理器(SMP)总线。可替代地，图4A中所示的各种系统部件之间的所有通信均可使用相同的协议/链路(例如，通过公共互连结构)来完成。然而，如所提及的，本发明的基本原理不限于任何特定类型的互连技术。

在一个实施例中，每个多核处理器405至406分别经由存储器互连430至431通信地耦合至处理器存储器401至402，并且每个GPU 410至413分别通过GPU存储器互连450至453通信地耦合至GPU存储器420至423。存储器互连430至431和450至453可以利用相同或不同的存储器访问技术。以示例而不是限制的方式，处理器存储器401至402和GPU存储器420至423可以是诸如动态随机存取存储器(DRAM)(包括堆叠式DRAM)、图形DDR SDRAM(GDDR)(例如，GDDR5、GDDR6)或高带宽存储器(HBM)的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。在一个实施例中，存储器的某个部分可以是易失性存储器，而另一个部分可以是非易失性存储器(例如，使用两级存储器(2LM)层级结构)。

如下所述，尽管各种处理器405至406和GPU 410至413均可分别物理地耦合至特定存储器401至402、420至423，但可以实现统一存储器架构，其中相同的虚拟系统地址空间(也称为“有效地址”空间)分发在所有各种物理存储器中。例如，处理器存储器401至402可以各自包括64GB的系统存储器地址空间，并且GPU存储器420至423可以各自包括32GB的系统存储器地址空间(导致在所述示例中产生总共256GB的可寻址存储空间)。

图4B展示了根据一个实施例的多核处理器407与图形加速模块446之间的互连的附加细节。图形加速模块446可以包括集成在经由高速链路440耦合至处理器407的线卡上的一个或多个GPU芯片。可替代地，图形加速模块446可以与处理器407一样集成在相同的封装或芯片上。

所展示的处理器407包括多个核460A至460D，这些核各自具有转换后备缓冲器461A至461D和一个或多个高速缓存462A至462D。这些核可以包括用于执行指令和处理未展示的数据以避免模糊本发明的基本原理的各种其他部件(例如，指令获取单元、分支预测单元、解码器、执行单元、重排序缓冲器等)。高速缓存462A至462D可以包括1级(L1)和2级(L2)高速缓存。此外，一个或多个共享高速缓存426可以被包括在高速缓存层级结构中并由各组核460A至460D共享。例如，处理器407的一个实施例包括24个核，这些核各自具有它自己的L1高速缓存、12个共享L2高速缓存和12个共享L3高速缓存。在这个实施例中，L2高速缓存和L3高速缓存中的一个由两个相邻核共享。处理器407和图形加速器集成模块446与系统存储器441连接，所述系统存储器可以包括处理器存储器401至402。

通过一致性总线464经由核间通信来为各种高速缓存462A至462D、456和系统存储器441中存储的数据和指令保持一致性。例如，每个高速缓存均可具有与其关联的高速缓存一致性逻辑/电路，以响应于所检测的对特定高速缓存行的读取或写入而通过一致性总线464进行通信。在一个实现中，通过一致性总线464实现高速缓存窥探协议以窥探高速缓存访问。本领域技术人员可以很好理解高速缓存窥探/一致性技术，以避免模糊本发明的基本原理，这里不再详细描述。

在一个实施例中，代理电路425将图形加速模块446通信地耦合至一致性总线464，从而允许图形加速模块446作为核的对等体参与缓存一致性协议。具体地讲，接口435通过高速链路440(例如，PCIe总线、NVLink等)向代理电路425提供连接性，并且接口437将图形加速模块446连接至链路440。

在一个实现中，加速器集成电路436代表图形加速模块446的多个图形处理引擎431、432、43N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎431、432、43N可以各自包括单独的图形处理单元(GPU)。可替代地，图形处理引擎431、432、43N可以在GPU内包括不同类型的图形处理引擎诸如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和块图像传输引擎。换句话讲，图形加速模块可以是具有多个图形处理引擎431、432、43N的GPU，或图形处理引擎431至432、43N可以是集成在公共包、线卡或芯片上的单独GPU。

在一个实施例中，加速器集成电路436包括存储器管理单元(MMU)439，所述存储器管理单元用于执行诸如虚拟到物理存储器转换(也称为有效到实际存储器转换)的各种存储器管理功能和用于访问系统存储器441的存储器访问协议。MMU 439还可以包括用于高速缓存虚拟/有效到物理/实际地址转换的转换后备缓冲器(TLB)(未示出)。在一个实现中，高速缓存438存储用于由图形处理引擎431至432、43N高效访问的命令和数据。在一个实施例中，使高速缓存438和图形存储器433至434、43N中存储的数据与核高速缓存462A至462D、456和系统存储器411保持一致。如所提及的，这可以经由代理电路425来完成，所述代理电路代表高速缓存438和存储器433至434、43N参与高速缓存一致性机制(例如，向高速缓存438发送与处理器高速缓存462A至462D、456上的高速缓存行的修改/访问相关的更新并从高速缓存438接收更新)。

一组寄存器445存储由图形处理引擎431至432、43N执行的线程的上下文数据，并且上下文管理电路448管理线程上下文。例如，上下文管理电路448可以执行保存和恢复操作以在上下文切换期间保存和恢复各种线程的上下文(例如，其中第一线程被保存并且第二线程被存储，使得第二线程可以由图形处理引擎执行)。例如，在上下文切换时，上下文管理电路448可以将当前寄存器值存储到存储器中的指定区域(例如，由上下文指针标识)。所述上下文管理电路可以在返回上下文时恢复寄存器值。在一个实施例中，中断管理电路447接收并处理从系统设备所接收的中断。

在一个实现中，由MMU 439将来自图形处理引擎431的虚拟/有效地址转换为系统存储器411中的实际/物理地址。加速器集成电路436的一个实施例支持多个(例如，4个、8个、16个)图形加速器模块446和/或其他加速器设备。图形加速器模块446可以专用于在处理器407上执行的单个应用，或者可以在多个应用之间共享。在一个实施例中，呈现虚拟图形执行环境，其中图形处理引擎431至432、43N的资源与多个应用或虚拟机(VM)共享。资源可以被细分为基于与VM和/或应用相关联的处理要求和优先级而分配给不同的VM和/或应用的“分片”。

因此，加速器集成电路充当图形加速模块446的系统的桥，并提供地址转换和系统存储器高速缓存服务。此外，加速器集成电路436可以为主机处理器提供虚拟化设施以管理图形处理引擎、中断和存储器管理的虚拟化。

由于图形处理引擎431至432、43N的硬件资源显式地地映射到由主机处理器407看到的实际地址空间，因此任何主处理器都可以使用有效地址值来为这些资源直接寻址。在一个实施例中，加速器集成电路436的一个功能是图形处理引擎431至432、43N的物理分离，使得它们作为独立单元出现在系统上。

如所提及的，在所展示的实施例中，一个或多个图形存储器433至434、43M分别耦合至图形处理引擎431至432、43N中的每一个。图形存储器433至434、43M存储正由图形处理引擎431至432、43N中的每一个处理的指令和数据。图形存储器433至434，43M可以是诸如DRAM(包括堆叠式DRAM)、GDDR存储器(例如，GDDR5、GDDR6)或HBM的易失性存储器，和/或可以是诸如3D XPoint或Nano-Ram的非易失性存储器。

在一个实施例中，为了减少链路440上的数据流量，使用偏置技术来确保图形存储器433至434、43M中存储的数据是图形处理引擎431至432、43N最频繁使用，并且核460A至460D优选不使用(至少不频繁使用)的数据。类似地，偏置机制试图使核(并且优选地不是图形处理引擎431至432、43N)所需的数据保持在核和系统存储器411的高速缓存462A至462D、456内。

图4C展示了其中加速器集成电路436集成在处理器407内的另一个实施例。在这个实施例中，图形处理引擎431至432、43N经由接口437和接口435来直接通过高速链路440与加速器集成电路436进行通信(这也可以利用任何形式的总线或接口协议)。加速器集成电路436可以执行与关于图4B所描述的操作相同的操作，但考虑到其与一致性总线462和高速缓存462A至462D、426紧密接近，可能以较高的吞吐量进行操作。

一个实施例支持不同的编程模型，包括专用进程编程模型(不具有图形加速模块虚拟化)和共享编程模型(具有虚拟化)。共享编程模型可以包括由加速器集成电路436控制的编程模型和由图形加速模块446控制的编程模型。

在专用进程模型的一个实施例中，图形处理引擎431至432、43N在单个操作系统下专用于单个应用或进程。单个应用可以将其他应用请求集中到图形引擎431至432、43N，从而在VM/分区内提供虚拟化。

在专用进程编程模型中，图形处理引擎431至432、43N可以由多个VM/应用分区共享。共享模型需要系统管理程序，所述系统管理程序用于将图形处理引擎431至432、43N虚拟化，以允许由每个操作系统进行访问。对于没有管理程序的单分区系统，图形处理引擎431至432、43N由操作系统拥有。在这两种情况下，操作系统都可以将图形处理引擎431至432、43N虚拟化以提供对每个进程或应用的访问。

对于共享编程模型，图形加速模块446或单独图形处理引擎431至432、43N使用进程句柄来选择进程要素。在一个实施例中，进程要素被存储在系统存储器411中并且可使用本文所述的有效地址到实际地址转换技术来寻址。所述进程句柄可以是在向图形处理引擎431至432、43N注册它的上下文(即，调用系统软件以向进程要素链表添加进程要素)时向主机进程提供特定于实现的值。所述进程句柄的低16位可以是进程要素链表内的进程要素的偏移量。

图4D展示了示例性加速器集成分片490。如本文所用，“分片”包括加速器集成电路436的处理资源的指定部分。系统存储器411内的应用有效地址空间482存储进程要素483。在一个实施例中，进程要素483响应于来自在处理器407上执行的应用480的GPU调用481而被存储。进程要素483包含相应应用480的处理状态。进程要素483中包含的工作描述符(WD)484可以是应用所请求的单个作业，或者可以包含指向作业队列的指针。在后一种情况下，WD 484是指向应用地址空间482中的作业请求队列的指针。

图形加速模块446和/或单独图形处理引擎431至432、43N可以由系统中的全部或部分进程共享。本发明的实施例包括用于建立处理状态并向图形加速模块446发送WD 484以在虚拟环境中开始作业的基础结构。

在一个实现中，专用进程编程模型是特定于具体实施的。在这个模型中，单个进程拥有图形加速模块446或单独的图形处理引擎431。由于图形加速模块446由单个进程拥有，因此管理程序初始化加速器集成电路436以获得所属分区，并且操作系统在图形加速模块446被分配时初始化加速器集成电路436以获取所属进程。

在操作中，加速器集成分片490中的WD获取单元491获取下一个WD 484，所述WD包括将由图形加速模块446的图形处理引擎之一进行的工作的指示。如图所示，来自WD 484的数据可以被存储在寄存器445中并由MMU 439、中断管理电路447和/或上下文管理电路446使用。例如，MMU439的一个实施例包括用于访问OS虚拟地址空间485内的段/页表486的段/页步行(walk)电路。中断管理电路447可以处理从图形加速模块446所接收的中断事件492。当执行图形操作时，由图形处理引擎431至432、43N生成的有效地址493由MMU 439转换为实际地址。

在一个实施例中，针对每个图形处理引擎431至432、43N和/或图形加速模块446复制同一组寄存器445，并且可以由管理程序或操作系统初始化这一组寄存器。这些复制的寄存器中的每一个均可被包括在加速器集成分片490中。表1中示出了可以由管理程序初始化的示例性寄存器。

表1-管理程序初始化寄存器

1	分片控制寄存器
		2	实际地址(RA)调度进程区域指针
3	授权掩码覆盖(override)寄存器
		4	中断向量表条目偏移
5	中断向量表条目极限
		6	状态寄存器
7	逻辑分区ID
		8	实际地址(RA)管理程序加速器利用记录指针
9	存储描述寄存器

表2中示出了可以由操作系统初始化的示例性寄存器。

表2-操作系统初始化寄存器

1	进程和线程标识
		2	有效地址(EA)上下文保存/恢复指针
3	虚拟地址(RA)加速器利用记录指针
		4	虚拟地址(RA)存储段表指针
5	授权掩码
		6	工作描述符

在一个实施例中，每个WD 484均特定于特定图形加速模块446和/或图形处理引擎431至432、43N。所述WD包含图形处理引擎431至432、43N完成其工作所需的所有信息，或者所述WD可以是指向应用已经建立了要完成的工作命令队列的存储器位置的指针。

图4E展示了共享模型的一个实施例的附加细节。所述实施例包括其中存储了进程要素列表499的管理程序实际地址空间498。管理程序实际地址空间498可经由管理程序496来访问，所述管理程序将操作系统495的图形加速模块引擎虚拟化。

共享编程模型允许来自系统中的全部或部分分区的全部或部分进程使用图形加速模块446。有两种编程模型，其中图形加速模块446由多个进程和分区共享：时间分片共享和图形直接共享。

在这个模型中，系统管理程序496拥有图形加速模块446并且使其功能对所有操作系统495可用。为使图形加速模块446支持系统管理程序496的虚拟化，图形加速模块446可遵守以下要求：1)应用作业请求必须是自主的(即，不需要维持作业之间的状态)，或者图形加速模块446必须提供上下文保存和恢复机制。2)图形加速模块446保证在指定时间量内完成应用作业请求，包括任何转换错误，或者图形加速模块446提供抢占作业处理的能力。3)当以直接共享编程模型操作时，必须保证进程中图形加速模块446的公平性。

在一个实施例中，对于共享模型，需要应用480来利用图形加速模块446类型、工作描述符(WD)、授权掩码寄存器(AMR)值以及上下文保存/恢复区域指针(CSRP)来进行操作系统495系统调用。图形加速模块446类型描述了系统调用的目标加速功能。图形加速模块446类型可以是特定于系统的值。所述WD专门针对图形加速模块446来格式化，并且可以呈以下形式：图形加速模块446命令；指向用户定义结构的有效地址指针；指向命令队列的有效地址指针；或用于描述将由图形加速模块446进行的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。传递给操作系统的值与设置AMR的应用类似。如果加速器集成电路436和图形加速模块446的实现不支持用户授权掩码覆盖寄存器(UAMOR)，则操作系统可以在管理程序调用中传递AMR之前向AMR值应用当前UAMOR值。在将AMR置于进程要素483之前，管理程序496可以可选地应用当前授权掩码覆盖寄存器(AMOR)值。在一个实施例中，CSRP是包含应用地址空间482中供图形加速模块446保存和恢复上下文状态的区域的有效地址的寄存器445中的一个。如果不需要在作业之间保存状态或当作业被抢占时，这个指针是可选的。所述上下文保存/恢复区域可以是插接的系统存储器。

在接收到系统调用时，操作系统495可以验证应用480已注册并被授权使用图形加速模块446。操作系统495然后利用表3中所示的信息来调用管理程序496。

表3-操作系统对管理程序的调用参数

1	工作描述符(WD)
		2	授权掩码寄存器(AMR)值(可能已掩蔽)
3	有效地址(EA)上下文保存/恢复区域指针(CSRP)
		4	进程ID(PID)和可选的线程ID(TID)
5	虚拟地址(VA)加速器利用记录指针(AURP)
		6	存储段表指针(SSTP)的虚拟地址
7	逻辑中断服务号(LISN)

在接收到管理程序调用时，管理程序496可以验证操作系统495已注册并被授权使用图形加速模块446。管理程序496然后将进程要素483针对对应图形加速模块446类型放入进程要素链表中。进程要素可以包含表4中所示的信息。

表4-进程要素信息

在一个实施例中，管理程序将寄存器445的多个加速器集成分片490初始化。

如图4F所展示，本发明的一个实施例采用可经由用于访问物理处理器存储器401至402和GPU存储器420至423的公共虚拟存储器地址空间来寻址的统一存储器。在这个实现中，在GPU 410至413上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器401至402，反之亦然，由此简化可编程性。在一个实施例中，将虚拟/有效地址空间的第一部分分配给处理器存储器401，将第二部分分配给第二处理器存储器402，将第三部分分配给GPU存储器420，以此类推。整个虚拟/有效存储器空间(有时称为有效地址空间)由此分布在处理器存储器401至402和GPU存储器420至423中的每一个上，从而允许任何处理器或GPU访问具有映射到所述存储器的虚拟地址的任何物理存储器。

在一个实施例中，MMU 439A至439E中的一个或多个内的偏置/一致性管理电路494A至494E确保了主机处理器(例如，405)与GPU 410至413的高速缓存之间的高速缓存一致性，并且实现了指示其中应当存储某些类型的数据的物理存储器的偏置技术。尽管在图4F中展示了偏置/一致性管理电路494A至494E的多个实例，但偏置/一致性电路也可以在一个或多个主机处理器405的MMU内和/或在加速器集成电路436内实现。

一个实施例允许将GPU附接的存储器420至423映射为系统存储器的一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭受与全系统高速缓存一致性相关的典型性能缺陷。GPU附接的存储器420至423作为系统存储器来访问的能力不会造成繁重的高速缓存一致性开销，这为GPU卸载提供了有利的操作环境。这种安排允许主机处理器405软件设置操作数并访问计算结果，而不具有传统I/O DMA数据拷贝的开销。这些传统拷贝涉及驱动器调用、中断和存储器映射I/O(MMIO)访问，这些访问相对于简单内存访问来说都是低效的。同时，在不具有高速缓存一致性开销的情况下访问GPU附接存储器420至423的能力对于卸载计算的执行时间可能是关键的。例如，在具有大量流式写入存储器业务的情况下，高速缓存一致性开销可以显著降低由GPU 410至413看到的有效写入带宽。操作数设置的效率、结果访问的效率以及GPU计算的效率都在确定GPU卸载的有效性方面发挥着重要作用。

在一个实现中，GPU偏置与主机处理器偏置之间的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是每个GPU附接存储器页包括1或2个位的页粒度结构(即，以存储器页的粒度来控制)。偏置表可以在一个或多个GPU附接存储器420至423的被盗存储器范围内实现，在GPU 410至413中具有或不具有偏置高速缓存(例如，以高速缓存频繁/最近使用的偏置表的条目)。可替代地，整个偏置表均可保持在GPU内。

在一个实现中，在实际访问GPU存储器之前访问与对GPU附接存储器420至423的每次访问相关联的偏置表条目，从而使得以下操作。首先，将来自GPU 410至413的在GPU偏置中发现其页的本地请求直接转发到对应的GPU存储器420至423。将来自GPU的在主机偏置中发现其页的本地请求转发给处理器405(例如，如上所述通过高速链路)。在一个实施例中，来自处理器405的在主机处理器偏置中发现所请求的页的请求完成了像正常存储器读取那样的请求。可替代地，可以将针对GPU偏置页的请求转发给GPU 410至413。如果GPU当前未使用所述页，则GPU可以将所述页转换为主机处理器偏置。

页的偏置状态可以通过基于软件的机制、基于硬件辅助软件的机制，或者对于一组有限的情况，基于仅硬件的机制来改变。

一种用于改变偏置状态的机制采用API调用(例如OpenCL)，所述API调用继而调用GPU设备驱动器，所述驱动器继而向GPU发送消息(或将命令描述符入队)，从而引导所述GPU改变偏置状态，并且对于某些转换，在主机中执行高速缓存转储清除操作。所述高速缓存转储清除操作是从主机处理器405偏置到GPU偏置的转换所必需的，而对于相反转换则不是必需的。

在一个实施例中，通过暂时呈现主机处理器405不可高速缓存的GPU偏置页来保持缓存一致性。为了访问这些页，处理器405可以请求来自GPU 410的访问，GPU可以依据实现立即授权访问也可以不授权访问。因此，为了减少处理器405与GPU 410之间的通信，有利的是确保GPU偏置页是GPU所需但不是主机处理器405所需的页，反之亦然。

图形处理流水线

图5展示了根据实施例的图形处理流水线500。在一个实施例中，图形处理器可以实现所展示的图形处理流水线500。所述图形处理器可以被包括在如本文所述的并行处理子系统诸如图2A的并行处理器200内，在一个实施例中，所述并行处理器是图1的(多个)并行处理器112的变体。如本文所述，各种并行处理系统可以经由并行处理单元(例如，图2A的并行处理单元202)的一个或多个实例来实现图形处理流水线500。例如，着色器单元(例如，图2D的图形多处理器234)可以被配置成执行顶点处理单元504、曲面细分控制处理单元508、曲面细分评估处理单元512、几何处理单元516和片段/像素处理单元524中的一个或多个的功能。数据组装器502，图元组装器506、514、518，曲面细分单元510，栅格器522和栅格操作单元526的功能还可以由处理集群(例如，图3A的处理集群214)内的其他处理引擎和对应的分区单元(例如，图2C的分区单元220A至220N)执行。图形处理流水线500还可以使用一个或多个功能的专用处理单元来实现。在一个实施例中，图形处理流水线500的一个或多个部分可以由通用处理器(例如，CPU)内的并行处理逻辑执行。在一个实施例中，图形处理流水线500的一个或多个部分可经由存储器接口528访问片上存储器(例如，如图2A所示的并行处理器存储器222)，所述存储器接口可以是图2A的存储器接口218的实例。

在一个实施例中，数据组装器502是收集表面和图元的顶点数据的处理单元。数据组装器502然后向顶点处理单元504输出包括顶点属性的顶点数据。顶点处理单元504是可编程执行单元，所述可编程执行单元执行顶点着色器程序，从而照明和变换如顶点着色器程序所指定的顶点数据。顶点处理单元504读取高速缓存、本地或系统存储器中存储的用于处理顶点数据的数据，并且可以编程为将顶点数据从基于对象的坐标表示变换为世界空间坐标空间或归一化设备坐标空间。

图元组装器506的第一实例从顶点处理单元504接收顶点属性。图元组装器506根据需要读取所存储的顶点属性并构造图形图元以由曲面细分控制处理单元508进行处理。图形图元包括如各种图形处理应用编程接口(API)所支持的三角形、线段、点、补片等等。

曲面细分控制处理单元508将输入顶点视为几何补片的控制点。这些控制点从来自补片的输入表示(例如，补片的基础)变换为适用于由曲面细分评估处理单元512进行表面评估的表示。曲面细分控制处理单元508还可以计算几何补片的边缘的曲面细分因子。曲面细分因子适用于单个边缘，并量化与边缘相关的依赖于视图的细节等级。曲面细分单元510被配置成接收补片的边缘的曲面细分因子并将补片细分为多个几何图元诸如线、三角形或四边形图元，所述多个几何图元被传输到曲面细分评估处理单元512。曲面细分评估处理单元512对细分的补片的参数化坐标进行操作以生成与几何图元相关的每个顶点的表面表示和顶点属性。

图元组装器514的第二实例从曲面细分评估处理单元512接收顶点属性，根据需要读取所存储的顶点属性，并构造图形图元以由几何处理单元516处理。几何处理单元516是可编程执行单元，所述可编程执行单元执行几何着色器程序，以变换如几何着色器程序所指定的从图元组装器514所接收的图形图元。在一个实施例中，几何处理单元516被编程为将图形图元细分为一个或多个新的图形图元并且计算用于将新的图形图元栅格化的参数。

在一些实施例中，几何处理单元516可以添加或删除几何流中的元素。几何处理单元516向图元组装器518输出指定新图形图元的参数和顶点。图元组装器518从几何处理单元516接收参数和顶点，并构建图形图元以由视口缩放、拣选和剪辑单元520进行处理。几何处理单元516读取并行处理器存储器或系统存储器中存储的数据以用于处理几何数据。视口缩放、拣选和剪辑单元520执行剪辑、拣选和视口缩放，并向栅格器522输出经处理的图形图元。

栅格器522可以执行深度拣选和其他基于深度的优化。栅格器522还对新图形图元执行扫描转换以生成段并向段/像素处理单元524输出这些段和关联的覆盖数据。

片段/像素处理单元524是被配置成执行片段着色器程序或像素着色器程序的可编程执行单元。片段/像素处理单元524变换从栅格器522所接收的片段或像素，如片段或像素着色器程序所指定的。例如，片段/像素处理单元524可以被编程为执行包括但不限于纹理映射、着色、混合、纹理校正和透视校正的操作，以产生输出到栅格操作单元526的着色片段或像素。片段/像素处理单元524可以读取并行处理器存储器或系统存储器中存储的数据，以在处理片段数据时使用。片段或像素着色器程序可以被配置成依据针对处理单元进行配置的采样速率以样本、像素、图块或其他粒度着色。

栅格操作单元526是执行包括但不限于模板印刷、z测试、混合等栅格操作的处理单元，并且将像素数据作为经处理图形数据输出以存储在图形存储器中(例如，图2A中的并行处理器存储器222，和/或如图1中的系统存储器104，以在一个或多个显示设备110上显示或者由一个或多个处理器102或(多个)并行处理器112中的一个进一步处理。在一些实施例中，栅格操作单元526被配置成压缩写入存储器的z或颜色数据，并解压缩从存储器读取的z或颜色数据。

图6展示了根据一个实施例的托管推断协调与处理利用机制(“协调/利用机制”)610的计算装置600。计算装置600代表通信与数据处理装置，包括(但不限于)智能可穿戴装置、智能电话、虚拟现实(VR)装置、头戴式显示器(HMD)、移动计算机、物联网(IoT)装置、膝上型计算机、台式计算机、服务器计算机等，并且可以与图1的计算装置100类似或相同；因此，为了简洁、清晰和易于理解，下文不会进一步讨论或重复上文参考图1到图5陈述的许多细节。

计算装置600还可以包括(但不限于)自主机器或人工智能代理，诸如，机械代理或机器、电子代理或机器、虚拟代理或机器、机电代理或机器等。自主机器或人工智能代理的示例可以包括(但不限于)机器人、自主车辆(例如，自动驾驶汽车、无人驾驶飞机、自航船等)、自主设备(自我操作的施工车辆、自我操作的医疗设备等)等等。贯穿本文档，“计算装置”可以被互换地称为“自主机器”或“人工智能代理”或者简称为“机器人”。

可以设想，尽管贯穿本文档引用“自主车辆”和“自主驾驶”，但实施例不限于此。例如，“自主车辆”不限于汽车，而是它可以包括任何数量和类型的自主机器，诸如，机器人、自主设备、家用自主装置等等，并且与此类自主机器相关的任何一个或多个任务或操作可以与自主驾驶一起互换地引用。

计算装置600还可以包括(但不限于)大型计算系统，诸如，服务器计算机、台式计算机等，并且还可以包括机顶盒(例如，基于互联网的有线电视机顶盒等)、基于全球定位系统(GPS)的装置等。计算装置600可以包括充当通信装置的移动计算装置，诸如，包括智能电话在内的蜂窝电话、个人数字助理(PDA)、平板计算机、膝上型计算机、电子阅读器、智能电视、电视平台、可穿戴装置(例如，眼镜、手表、手镯、智能卡、珠宝、服装制品等)、媒体播放器等。例如，在一个实施例中，计算装置600可以包括采用托管集成电路(“IC”)的计算机平台诸如芯片上系统(“SoC”或“SOC”)的移动计算装置，所述计算机平台将计算装置600的各种硬件和/或软件部件集成在单个芯片上。

如图所示，在一个实施例中，计算装置600可以包括任何数量和类型的硬件和/或软件部件，诸如(但不限于)，图形处理单元(“GPU”或简称为“图形处理器”)614、图形驱动器(也被称为“GPU驱动器”、“图形驱动器逻辑”、“驱动器逻辑”、用户模式驱动器(UMD)、UMD、用户模式驱动器框架(UMDF)、UMDF或简称为“驱动器”)616、中央处理单元(“CPU”或简称为“应用处理器”)612、存储器608、网络装置、驱动器等等，以及输入/输出(I/O)源604，诸如，触摸屏、触摸面板、触摸板、虚拟或常规键盘、虚拟或常规鼠标、端口、连接器等。计算装置600可以包括充当计算装置600的硬件和/或物理资源与用户之间的接口的操作系统(OS)606。可以设想，图形处理器614和应用处理器612可以是图1的处理器102中的一个或多个。

应当理解，对于某些实施方式，比在上文中所描述的示例更少或更多地配备的系统可以是优选的。因此，取决于众多因素(诸如，价格约束、性能要求、技术改进或其他情况)计算装置600的配置可以因实现方式不同而改变。

实施例可以实现为以下各项中的任何一项或组合：使用母板互连的一个或多个微芯片或集成电路、硬连线逻辑、由存储器装置存储且由微处理器执行的软件、固件、专用集成电路(ASIC)和/或现场可编程门阵列(FPGA)。以示例的方式，术语“逻辑”、“模块”、“部件”、“引擎”和“机制”可以包括软件或硬件和/或软件和硬件的组合。

在一个实施例中，协调/利用机制610可以由计算装置600的操作系统606托管或促进。在另一个实施例中，协调/利用机制610可以由图形处理单元(“GPU”或简称为“图形处理器”)614或图形处理器614的固件托管或者是其一部分。例如，协调/利用机制610可以嵌入在图形处理器614的处理硬件中或者被实现为处理硬件的一部分。类似地，在又一个实施例中，协调/利用机制610可以由中央处理单元(“CPU”或简称为“应用处理器”)612托管或者是其一部分。例如，协调/利用机制610可以嵌入在应用处理器612的处理硬件中或者被实现为处理硬件的一部分。在又一个实施例中，协调/利用机制610可以由计算装置600的任何数量和类型的部件托管或者是其一部分，诸如，协调/利用机制610的一部分可以由操作系统606托管或者是其一部分，另一部分可以由图形处理器614托管或者是其一部分，另一部分可以由应用处理器612托管或者是其一部分，而协调/利用机制610的一个或多个部分可以由操作系统606和/或计算装置600的任何数量和类型的装置托管或者是其一部分。可以设想，协调/利用机制610的一个或多个部分或部件可以被用作硬件、软件和/或固件。

可以设想，实施例并不限于协调/利用机制610的任何具体实现方式或托管，并且协调/利用机制610以及它的部件中的一个或多个可以被实现为硬件、软件、固件或者其任何组合。

计算装置600还可以托管(多个)网络接口以提供对网络的访问，诸如，LAN、广域网(WAN)、城域网(MAN)、个人局域网(PAN)、蓝牙、云网络、移动网络(例如，第3代(3G)、第4代(4G)等)、内联网、互联网等。(多个)网络接口可以包括例如具有天线的无线网络接口，所述无线网络接口可以表示一个或多个天线。(多个)网络接口也可以包括，例如，经由网络电缆与远程装置通信的有线网络接口，所述网络电缆可以是例如以太网电缆、同轴电缆、光缆、串行电缆或并行电缆。

可以将实施例作为例如计算机程序产品来提供，所述计算机程序产品可以包括其上存储有机器可执行指令的一种或多种机器可读介质，当由一个或多个机器(诸如计算机、计算机的网络或其他电子装置)执行这些机器可执行指令时，这些机器可执行指令可以使一个或多个机器执行根据本文中所描述的实施例的操作。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM(CD盘只读存储器)以及磁光盘、ROM、RAM、EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、磁卡或光卡、闪存，或者适用于存储机器可执行指令的其他类型的介质/机器可读介质。

此外，实施例可以作为计算机程序产品被下载，其中，可以经由通信链路(例如，调制解调器和/或网络连接)，借助于在载波或其他传播介质中具体化和/或由载波或其他传播介质调制的一个或多个数据信号来将程序从远程计算机(例如，服务器)传输至请求计算机(例如，客户机)。

贯穿本文档，术语“用户”可以被互换地称为“观看者”、“观察者”、“人”、“个人”、“终端用户”等等。应当指出的是，贯穿本文档，诸如“图形域”的术语可以与“图形处理单元”、“图形处理器”或简称为“GPU”互换地引用，并且类似地，“CPU域”或“主机域”可以与“计算机处理单元”、“应用处理器”或简称为“CPU”互换地引用。

应当指出的是，贯穿本文档，可以互换地使用诸如“节点”、“计算节点”、“服务器”、“服务器装置”、“云计算机”、“云服务器”、“云服务器计算机”、“机器”、“主机”、“装置”、“计算装置”、“计算机”、“计算机系统”等术语。应当进一步指出的是，贯穿本文档，可以互换地使用诸如“应用”、“软件应用”、“程序”、“软件程序”、“包”、“软件包”等术语。此外，贯穿本文档，可以互换地使用诸如“作业”、“输入”、“请求”、“消息”等术语。

图7展示了根据一个实施例的图6的协调/利用机制610。为简洁起见，此后不重复或讨论已经参考图1到图6讨论的细节中的许多细节。在一个实施例中，协调/利用机制610可以包括任何数量和类型的部件，诸如(但不限于)：检测/监测逻辑701；预分析训练逻辑703；推断协调逻辑705；以及通信/兼容性逻辑707；早期融合逻辑709；神经网络调度逻辑711；以及处理利用逻辑713。

诸如在精度能力方面，当前的图形处理硬件比推断一般需要的更强大。实施例提供一种用于使用检测/监测逻辑701来检测并监测预分析的训练数据集并且随后触发预分析训练逻辑703来确定范围<X，Y>并将图形硬件配置成放在这个值范围内的新技术。

实施例提供一种用于增加将诸如图形处理器614、应用处理器612等的处理硬件配置成适应数据集来提高推断计算的能效的能力的新技术。例如，可以通过首先如由检测/监测逻辑701促进的那样检测并监测数据集并且同时或随后分析与此类数据集相关联的精度来确定推断/预测数据精度，所述数据集在被使用和应用时可以允许在适应针对超集能力构建的硬件的同时维持能效。

在一些实施例中，可以针对最大能力(诸如，精度等)来先验地设计(诸如应用处理器612和/或图形处理器614的)推断硬件。例如，在运行时，对应的处理器硬件支持的能力的子集可能需要精度能力。在一个实施例中，从训练数据集中观察到并获取的信息可以用来配置硬件，诸如，应用处理器612和/或图形处理器614的硬件。在一个实施例中，使用超集硬件导致次佳的能效，因为软件应用丢弃或忽略了额外的能力。

如参考图8A所展示的，推断硬件(诸如，应用处理器612和/或图形处理器614的硬件)可以被设计成覆盖任何预期的数据大小和精度。为了在推断时提高效率，数据集不需要的硬件的那些部件或部分可以被关闭以节省电力、能量等，但在此类应用中，更令人感兴趣的是最大化硬件的吞吐量。此外，为了增加每秒执行的操作的数量，各种操作(诸如，加、乘、累积等)所需的那些硬件块可以被重新配置为由预分析训练逻辑703促进，诸如，将被配置的信息可以在训练时基于数据集而生成并且随后在运行时可以继续传送到硬件配置控制器，如由预分析训练逻辑703促进。

实施例提供一种用于在推断期间经由多上下文来提高图形处理器利用的新技术。例如，通过使用处理利用逻辑713，在图形处理器614中增加对运行多个上下文的支持，其中每个上下文(诸如，应用进程)可以用于解决神经网络的推断。这些上下文可以具有分开的地址空间，所述地址空间可以由诸如图形处理器614等相关硬件执行。

在一个实施例中，如由处理利用逻辑713促进，基于硬件的微控制器(例如，上下文调度器)可以被检测/监测逻辑701促进来监测有多少处理装置(诸如，图形处理器614)被当前上下文利用，诸如，确定是否还有更多的推断问题需要解决。通常，推断问题更简单并且可能未充分利用图形处理器614，因此在这种情况和其他此类情况下，并非未充分利用图形处理器614。这参考图8B进行说明并且进一步描述。

实施例进一步提供一种用于促进推断输出与传感器(例如，相机、麦克风、其他传感器等)的协调的新技术。例如，常规技术并未提供推断输出与提供输入的传感器之间的协调。实施例提供一种能够找到传感器来执行任务(例如，应用滤波器、激活装置、调整相机等)的新技术，从而允许提高推断输出的准确性。例如，当推断置信度降到阈值以下时，可以向相机施加滤波器，以尝试通过捕获或聚焦某些对象或场景而同时忽略其他对象或场景来提高推断置信度，如由推断协调逻辑705促进。

这种新技术进一步允许图6的I/O源604的传感器与深度学习算法和技术之间的系统级协调，所述系统级协调可以使得在朝向诸如自主机器600的自主车辆中的集中式超级计算机的滚道中心处的传感器有意义。随着系统朝向集中式传感器处理(而不是传感器本身)行进，传感器与它可以应用的各种滤波器之间的协调是基于计算机的中央大脑中存在的知识，这突出检测与未检测对象之间的差异。这参考图8C进一步说明。

实施例进一步提供一种用于提供基于全体的对象检测的新技术。例如，能够在模型中做出实际决策，这与等待下一输出以在模型外部决定相反，诸如，在自动化驾驶中处理具有不同时间序列数据速率的不同类型的传感器时。

在一个实施例中，使用早期融合逻辑709可以用于促进基于由一个或多个相机捕获的图像的相机模型与另一模型之间的早期通信，诸如，光探测和测距(“LiDAR”、“LIDAR”或简称为“雷达”)模型。这种早期通信可以包括通过组合的融合对象标识(ID)模块来交换导致早期路径规划、决策制定等的早期提示，如由早期融合逻辑703促进。在一个实施例中，这种早期通信使得能够通过跨模型共享提示来实现早期融合，以减少在每个模型单独地完成之后的典型分开的融合。这种新技术可以与早期融合过程组合或在早期融合过程处实施，并且被执行为替换低水平融合。这参考图8D进行说明并且进一步描述。

实施例进一步提供一种用于调度神经网络(NN)的新技术，其中，这样的调度可以包括针对时间临界性和电源效率的NN的容错调度，如由NN调度逻辑710促进。此外，在部署时，多个应用可以在图形处理器614中共存以供推断采用，其中，限定每个进程的百分比优先级，因此图形处理器614可以根据总可用线程的百分比来调度进程，如由NN调度逻辑710促进。

在一个实施例中，上述百分比可以由用户或其他简况结果基元动态地调整，以便用户更新百分比，其中，用户限定下限和预期的百分比。此外，管理传感器输入的具有实时操作系统(RTOS)的微控制器可以用于唤醒并且基于时间临界性利用训练优先级来执行定期训练。可以设想，对于自主车辆，诸如自主机器600，可能需要将超级计算机集中化，诸如出于实时安全和安全性目的，能够将工作负载虚拟化并且随后排列优先级。

如将参考图9A和图9B说明且进一步描述，在部署时多个应用可以在图形处理器614中共存，其中，可以为每个进程限定百分比优先级。例如，图形处理器614可以由NN调度逻辑711促进以根据总可用线程和其他资源的百分比来调度进程。这个百分比可以由用户或其他简况结果动态地调整，其中，基元被提供以供用户更新所述百分比。例如，用户可以限定下限和预期百分比，其中，用户可能需要这个特征，以根据当前应用和硬件能力来调谐图形处理器利用。

以下表格示出GPU(诸如，图形处理器614)可以如何用来将相关信息存储在硬件或存储器中。例如，可能存在基元以供用户为由比例积分微分(PID)识别的进程选择并写入期望的下限百分比，而也存在基元以供用户读取当前系统分配的百分比和用户期望的下限百分比。任何系统分配的百分比都可以由GPU硬件管理或者通过特权管理进程来管理。

随着深度学习在安全关键应用中的使用迅速增长，也可以考虑这些使用的“安全关键”方面以便确保推断处理在确定性且保证的时间量内发生，诸如，容错时间间隔(FTTI)。这需要在未能计算任何推断操作的结果导致实时安全关键控制回路应用失败并且随后可能导致对人造成危害或伤害之前完成。

导致这种有些麻烦的考虑的原因在于，执行推断操作的计算元件(诸如，图形处理器614)一般负责执行其他任务，诸如，并非安全关键的其他推断操作。例如，在工业机器人中，一个训练模型可以用于人检测以避免机器人撞到人，同时在相同时间在相同计算元件上运行的另一训练模型可以用于将个人化方面应用于机器人的行为。

因此，重要的是，对于这些“混合关键”应用，计算装置600在调度和分配计算资源时可以意识到具体推断模型的“安全关键性”(例如，ASIL-D与ASIL-B或者SIL-4与SIL-1)，包括利用较高关键性模型来中断较低关键性模型的任何能力，如由NN调度逻辑711促进。这参考图9C进行说明并且进一步描述。

此外，通信/兼容性逻辑707可以用于促进计算装置600的任何数量的装置与协调/利用机制610的各种部件之间的需要的通信和兼容性。

通信/兼容性逻辑707可以用于促进计算装置600与任何数量和类型的下列装置之间的动态通信和兼容性：其他计算装置(诸如，移动计算装置、台式计算机、服务器计算装置等)；处理装置或部件(诸如，CPU、GPU等)；捕获/感测/检测装置(诸如，捕获/感测部件，包括相机、深度感测相机、相机传感器、红绿蓝(“RGB”或“rgb”)传感器、麦克风等)；显示装置(诸如，输出部件，包括显示屏、显示区域、显示投影仪等)；用户/上下文感知部件和/或识别/验证传感器/装置(诸如，生物传感器/检测器、扫描仪等)；(多个)数据库730，诸如，存储器或存储装置、数据库和/或数据源(诸如，数据存储装置、硬盘驱动器、固态驱动器、硬盘、存储卡或装置、存储电路等)；(多个)通信介质725，诸如，一个或多个通信通道或网络(例如，云网络、互联网、内联网、蜂窝网络、接近网络，诸如蓝牙、蓝牙低功耗(BLE)、智能蓝牙、Wi-Fi接近、射频识别(RFID)、近场通信(NFC)、人体局域网(BAN)等)；无线或有线通信和相关协议(例如，

WiMAX、以太网等)；连接性和位置管理技术；软件应用/网站(例如，社交和/或商业社交网站等、商业应用、游戏以及其他娱乐应用等)；以及编程语言等，同时确保与改变技术、参数、协议、标准等的兼容性。

此外，对具体品牌、字词、术语、短语、名称和/或首字母缩略词的任何使用不应该被读作将实施例限于在产品或本文档之外的文献中带有所述标签的软件或装置，诸如，“检测”、“观察”、“决定”、“正常路径”、“绕道”、“计算块”、“旁路”、“频繁使用的数据值”、“FDV”、“有限状态机”、“训练集”、“代理”、“机器”、“车辆”、“机器人”、“驾驶”、“CNN”、“DNN”、“NN”、“执行单元”、“EU”、“共享的本地存储器”、“SLM”、“图形流”、“高速缓存”、“图形高速缓存”、“GPU”、“图形处理器”、“GPU域”、“GPGPU”、“CPU”、“应用处理器”、“CPU域”、“图形驱动器”、“工作负载”、“应用”、“图形流水线”、“流水线进程”、“API”、“3D API”、

“硬件”、“软件”、“代理”、“图形驱动器”、“内核模式图形驱动器”、“用户模式驱动器”、“用户模式驱动器框架”、“缓冲器”、“图形缓冲器”、“任务”、“进程”、“操作”、“软件应用”、“游戏”等。

可以设想，任何数量和类型的部件可以被添加到协调/利用机制610和/或从其中去除，以促进包括添加、去除、和/或加强某些特征的各种实施例。为了简化、清晰和易于理解协调/利用机制610，在此没有示出或讨论许多标准和/或已知的部件(诸如，计算装置的标准和/或已知的部件)。可以设想，如本文所述的实施例不限于任何特定的技术、拓扑、系统、架构、和/或标准，并且足够动态地采用并适配未来的任何变化。

图8A展示了根据一个实施例的在用于促进预分析训练的应用处理器612和/或图形处理器614处的事务框架800。为了简洁起见，此后可以不讨论或重复先前参考图1到图7讨论的细节中的许多细节。与框架800相关的任何进程可以由处理逻辑执行，所述处理逻辑可以包括硬件(例如，电路系统、专用逻辑、可编程逻辑等)、软件(诸如，在处理装置上运行的指令)或其组合，如由图6的协调/利用机制610促进。为了表示的简洁和清晰起见，可以以线性顺序展示或列举与框架800相关联的进程；然而，可以设想，任何数量的进程可以并行地、异步地或以不同的顺序执行。此外，实施例不限于进程和/或部件的任何具体架构放置、框架、设置或结构，诸如，框架800。

如图所示，在一个实施例中，可以以特定方式开发推断硬件(诸如，应用处理器612和/或图形处理器614的硬件)，使得它能够覆盖所有预期的数据大小和精度。例如，为了在推断时提高效率，数据集不需要的硬件的某些部分可以被关闭以节省电力、能量等。然而，在一些应用中，被认为更重要的是最大化硬件的吞吐量。

在所示实施例中，框架800包括训练数据801、学习块803、推断数据805和可配置硬件模型807，其中所示的训练数据801继续传送到学习块803和可配置硬件模型807中的一个或多个，诸如，将来自训练数据801的配置信息809传送到可配置硬件模型807。此外，在实施例中，接收来自训练数据801、学习块803以及推断数据805、一个或多个可配置硬件模型807的输入会产生推断/预测811，如图所示。

例如，为了增加每秒执行的操作的数量，加、乘、累积等所需的那些处理硬件块可以使用来自训练数据801的配置信息809被重新配置成用作可配置硬件模型807的一部分。这种配置信息809可以在训练时基于一个或多个数据集来生成，并且在运行时传送到应用处理器612和/或图形处理器614处的硬件配置控制器，如由图7的预分析训练逻辑703促进。

图8B展示了根据一个实施例的用于提高处理利用的图形处理器614。为了简洁起见，此后可以不讨论或重复先前参考图1到图8A讨论的细节中的许多细节。与图形处理器614相关的任何进程可以由处理逻辑执行，所述处理逻辑可以包括硬件(例如，电路系统、专用逻辑、可编程逻辑等)、软件(诸如，在处理装置上运行的指令)或其组合，如由图6的协调/利用机制610促进。为了表示的简洁和清晰起见，可以以线性顺序展示或列举与图形处理器614相关联的进程；然而，可以设想，任何数量的进程可以并行地、异步地或以不同的顺序执行。此外，实施例不限于进程和/或部件的任何具体架构放置、框架、设置或结构，诸如，所展示的图形处理器614内的架构放置。

在一个实施例中，如图所示，执行单元(EU)块831A、831B、831C和831D在运行上下文-0，而EU块833A、833B、833C、833D、833E和833F在运行上下文-1。如图所示，图形处理器614被示出为托管流处理器(SMM0)821和SMM1 823，所述流处理器分别进一步包括屏障835A、L1高速缓存837A、共享的本地存储器(SLM)839A和屏障835B、L2高速缓存837B、SLM839B。

如图所示，上下文调度器820通过GPU利用监测块825来执行对处理器利用的监测，诸如，监测图形处理器614的利用，如由图7的检测/监测逻辑701促进。如图进一步展示，分别由EU 831A到831D和EU 833A到833F表示的上下文-0和上下文-1具有分开的地址空间，其中在一个实施例中，图形处理器614的微控制器上下文调度器820监测图形处理器614被利用的程度。如果利用率被认为低，那么上下文调度器820可以分派更多上下文，由此允许解决附加的推断问题。

图8C展示了根据一个实施例的用于改进推断输出与传感器的协调的事务序列850。为了简洁起见，此后可以不讨论或重复先前参考图1到图8B讨论的细节中的许多细节。与事务序列850相关的任何进程可以由处理逻辑执行，所述处理逻辑可以包括硬件(例如，电路系统、专用逻辑、可编程逻辑等)、软件(诸如，在处理装置上运行的指令)或其组合，如由图6的协调/利用机制610促进。为了表示的简洁和清晰起见，可以以线性顺序展示或列举与事务序列850相关联的进程；然而，可以设想，任何数量的进程可以并行地、异步地或以不同的顺序执行。此外，实施例不限于进程和/或部件的任何具体架构放置、框架、设置或结构，诸如，事务序列850内的所展示架构放置。

事务序列850以图6的I/O源604的传感器851(例如，智能相机)开始，其中传感器851可以包括任何数量和类型的传感器，诸如，具有集成图像的智能相机、信号处理器，其中例如互联网服务提供商(ISP)可以在相机的外部。如图所示，图像由传感器/相机851捕获，并且最初捕获的图像随后传输到模型853，这可以(诸如，以13％)表明节点推断结果的概率比正常低很多(或低于某一阈值)。

在855处，在一个实施例中，在完成任何推断操作之前，请求传感器/相机851和/或ISP将滤波器应用于原始图像，从而使得可以改进推断结果，如由图7的推断协调逻辑705促进。例如，滤波器可以用于减少场景中的任何多余的对象，诸如，树、人、商店、动物等，从而可以导致结果质量提高。在一个实施例中，图7的推断协调逻辑705促进传感器/相机851将滤波器应用于它捕获的图像和/或视频，使得滤波器用于滤波掉图像和/或视频中的多余流量，随后基于改进的结果而导致改进或增强的模型857。

图8D展示了根据一个实施例的用于改进推断输出与传感器的协调的事务序列870。为了简洁起见，此后可以不讨论或重复先前参考图1到图8C讨论的细节中的许多细节。与事务序列850相关的任何进程可以由处理逻辑执行，所述处理逻辑可以包括硬件(例如，电路系统、专用逻辑、可编程逻辑等)、软件(诸如，在处理装置上运行的指令)或其组合，如由图6的协调/利用机制610促进。为了表示的简洁和清晰起见，可以以线性顺序展示或列举与事务序列870相关联的进程；然而，可以设想，任何数量的进程可以并行地、异步地或以不同的顺序执行。此外，实施例不限于进程和/或部件的任何具体架构放置、框架、设置或结构，诸如，所展示的事务序列870内的架构放置。

事务序列870以捕获场景的图像和/或视频的传感器(例如，智能相机)851开始，其中这些图像/视频等用于创建模型，诸如，相机模型871。如此处所示，使用图7的早期融合逻辑709，通过并使用组合的融合对象ID模块873促进了相机模型871与另一模型877(诸如，Lidar模型)之间的早期通信。在一个实施例中，模型877可以从存储设备879中提取或获取，所述模型可以是图7的数据库730中的一个或多个的一部分。如进一步展示，在一个实施例中，此通信可以包括两个模型871、877之间的早期提示的对应，其中此通信由组合的融合对象ID模块873收集、存储或传送，从而使得它随后可以用于路径规划、决策制定以及其他类似计划和预测，如由图7的早期融合逻辑709促进。

图9A、图9B展示了示出根据一个实施例的使用模型的事务序列900、930。为了简洁起见，此后可以不讨论或重复先前参考图1到图8D讨论的细节中的许多细节。如事务序列900、930中展示的，存在两个基本的使用模型，其中如图9A所示，一个是GPU硬件或特权管理进程可以如何更新系统分配的百分比并且将每个进程调整为遵守所述分配。

例如，如事务序列900所示，采用PID控制器909来控制并调整每个进程的系统分配百分比911，以实现高水平的GPU利用。在一个实施例中，这个PID控制器909可以由图形处理器614托管或嵌入在所述图形处理器中。如进一步展示，用户应用要求901可以充当上限和下限来约束控制器输出，因此通过将上限和下限传送到PID控制器909来使所述控制器输出保持在限制范围内。

此外，如图所示，来自当前系统分配903的数据、来自调度器的即时需求905以及当前控制目标907也传送到PID控制器909，以允许更好的控制和管理，如由NN调度逻辑711促进。可以设想，PID控制器909可以具有可用于百分比分配的任何复杂性范围，而比例积分微分控制器可以是基础的一个。

现在参考图9B的事务序列930，它示出用户应用如何根据当前系统要求来更新它们期望的下限百分比。例如，如图所示，类似于图9A的事务序列900，采用PID控制器909，所述PID控制器能够接收相关信息，像是用户应用进程PID要求931、当前系统分配933、来自调度器的即时需求935和当前控制目标937，以便随后单独和/或共同地处理此信息来提供对下一用户应用要求941的更好控制和调整。

图9C展示了根据一个实施例的展示优先化选项的图表950。为了简洁起见，此后可以不讨论或重复先前参考图1到图9B讨论的细节中的许多细节。在图表950的所展示实施例中，如由图7的NN调度逻辑711促进，优先化可以用于将更多的执行单元分配给一个NN(与另一NN相比)，这仍可以允许非安全相关网络953运行，只要安全关键网络951、953拥有它需要的资源即可。这些资源可以包括或指的是存储量、高速缓存、暂存器、一些计算元件的百分比等。这种新技术可以在软件、硬件或其任何组合中实现。

例如，非安全相关NN2 953被示出为被中断，因为安全关键NN3 955由于某些外部事件或时间触发而被触发来运行，其中如图所示，NN2953随后可以在NN3 955处的事件或定时结束之后重新开始。

机器学习概述

机器学习算法是可以基于一组数据来学习的算法。机器学习算法的实施例可以被设计成对数据集内的高阶抽象进行建模。例如，图像识别算法可以用于确定给定的输入属于若干种类别中的哪一种；回归算法可以在给定输入的情况下输出数值；并且模式识别算法可以用于生成翻译文本或执行文本至语音和/或语音识别。

一种示例类型的机器学习算法是神经网络。存在许多类型的神经网络；一种简单类型的神经网络是前馈网络。可将前馈网络实现为无环图，其中节点布置在层中。通常，前馈网络拓扑包括输入层和输出层，输入层和输出层通过至少一个隐藏层分开。隐藏层将由输入层接收到的输入变换为对在输出层中生成输出有用的表示。网络节点经由边缘全连接至相邻层中的节点，但每个层内的节点之间不存在边缘。在前馈网络的输入层的节点处接收的数据经由激活函数被传播(即，“前馈”)至输出层的节点，所述激活函数基于系数(“权重”)来计算网络中的每个连续层的节点的状态，所述系数分别与连接这些层的边缘中的每一个相关联。取决于由执行的算法所表示的特定模型，来自神经网络算法的输出可以采用各种形式。

在可以使用机器学习算法来对具体问题进行建模之前，使用训练数据集来训练所述算法。训练神经网络涉及：选择网络拓扑；使用表示被网络建模的问题的一组训练数据；以及调节权重，直到网络模型针对训练数据集的所有实例表现为具有最小误差。例如，在用于神经网络的监督式学习训练过程期间，将由网络响应于表示训练数据集中的实例的输入所产生的输出与所述实例的“正确”的已标记输出相比较；计算表示所述输出与已标记输出之间的差异的误差信号；以及当将误差信号向后传播穿过网络的层时，调节与所述连接相关联的权重以最小化所述误差。当从训练数据集的实例中生成的每个输出的误差被最小化时，网络被视为“已经过训练”。

机器学习算法的准确度会受到用于训练所述算法的数据集的质量的很大影响。训练过程可以是计算密集型的，并且在常规通用处理器上可能需要大量的时间。因此，使用并行处理硬件来训练许多类型的机器学习算法。这对于优化神经网络的训练是特别有用的，因为在调节神经网络中的系数时执行的计算本身自然地适于并行实现方式。具体地，许多机器学习算法和软件应用已被适配成在通用图形处理装置内使用并行处理硬件。

图10是机器学习软件堆叠1000的广义图。机器学习应用1002可以被配置成使用训练数据集来训练神经网络或使用已训练的深度神经网络来实现机器智能。机器学习应用1002可以包括神经网络和/或专用软件的训练和推断功能，所述功能可以用于在部署之前训练神经网络。机器学习应用1002可以实现任何类型的机器智能，包括但不限于：图像识别、映射和定位、自主导航、语音合成、医学成像或语言翻译。

可以经由机器学习框架1004来实现针对机器学习应用1002的硬件加速。机器学习框架1004可以提供机器学习图元(primitive)库。机器学习图元是机器学习算法通常执行的基本操作。在没有机器学习框架1004的情况下，将需要机器学习算法的开发者创建和优化与机器学习算法相关联的主要计算逻辑，然后在开发出新的并行处理器时重新优化所述计算逻辑。相反，机器学习应用可以被配置成使用由机器学习框架1004提供的图元来执行必要的计算。示例性图元包括张量卷积、激活函数和池化，它们是在训练卷积神经网络(CNN)时执行的计算操作。机器学习框架1004还可以提供图元以用于实现由许多机器学习算法执行的基本线性代数子程序，比如矩阵和向量运算。

机器学习框架1004可以处理从机器学习应用1002接收的输入数据，并生成至计算框架1006的适当输入。计算框架1006可以使提供给GPGPU驱动器1008的底层指令抽象化，以使得机器学习框架1004能够经由GPGPU硬件1010来利用硬件加速而无需机器学习框架1004非常熟悉GPGPU硬件1010的架构。另外，计算框架1006可以跨越多种类型和各代GPGPU硬件1010来实现针对机器学习框架1004的硬件加速。

GPGPU机器学习加速

图11展示根据实施例的高度并行的通用图形处理单元1100。在一个实施例中，通用处理单元(GPGPU)1100可以被配置成在处理与训练深度神经网络相关联的这种类型的计算工作负荷中特别高效。另外，GPGPU1100可以直接链接至GPGPU的其他实例以用于创建多GPU集群，从而改进特别深的神经网络的训练速度。

GPGPU 1100包括主机接口1102以用于实现与主机处理器的连接。在一个实施例中，主机接口1102是PCI Express接口。然而，主机接口还可以是供应方特定的通信接口或通信组构。GPGPU 1100从主机处理器接收命令，并使用全局调度器1104以将与那些命令相关联的执行线程分布至一组计算集群1106A至1106H。计算集群1106A至1106H共享高速缓存存储器1108。高速缓存存储器1108可以充当计算集群1106A至1106H内的高速缓存存储器中的高级高速缓存。

GPGPU 1100包括存储器1114A至1114B，所述存储器经由一组存储器控制器1112A至1112B与计算集群1106A至H耦合。在各种实施例中，存储器1114A至1114B可以包括各种类型的存储器装置，包括动态随机存取存储器(DRAM)或图形随机存取存储器(比如，同步图形随机存取存储器(SGRAM)，包括图形双数据速率(GDDR)存储器)。在一个实施例中，存储器单元224A至224N还可包括3D堆叠式存储器，包括但不限于高带宽存储器(HBM)。

在一个实施例中，每个计算集群GPLAB06A-H包括一组图形多处理器，比如图4A的图形多处理器400。计算集群的图形多处理器包括多种类型的整数和浮点逻辑单元，这些单元可以在一系列精度(包括适合于机器学习计算的精度)下执行计算操作。例如且在一个实施例中，计算集群1106A至H中的每一者的浮点单元的至少一个子集可以被配置成执行16位或32位浮点运算，而浮点单元的一不同子集可以被配置成执行64位浮点运算。

GPGPU 1100的多个实例可以被配置成作为计算集群来操作。由计算集群用于同步和数据交换的通信机制跨实施例变化。在一个实施例中，GPGPU 1100的多个实例通过主机接口1102来通信。在一个实施例中，GPGPU 1100包括使GPGPU 1100与GPU链路1110耦合的I/O中枢1108，所述GPU链路实现至GPGPU的其他实例的直接连接。在一个实施例中，GPU链路1110耦合至专用GPU-GPU桥，所述GPU-GPU桥实现GPGPU 1100的多个实例之间的通信和同步。在一个实施例中，GPU链路1110与高速互连耦合，以用于将数据传输和接收至其他GPGPU或并行处理器。在一个实施例中，GPGPU 1100的多个实例位于单独的数据处理系统中并且经由网络装置来通信，所述网络装置可经由主机接口1102来访问。在一个实施例中，除主机接口1102之外或作为主机接口的替代例，GPU链路1110也可以被配置成使得能够连接至主机处理器。

虽然GPGPU 1100的所展示配置可以被配置成训练神经网络，但是一个实施例提供了GPGPU 1100的替代性配置，其可以被配置成用于部署在高性能或低功率推断用平台内。在推断配置中，GPGPU 1100包括相对于训练配置更少的计算集群1106A至H。另外，与存储器1114A至1114B相关联的存储器技术可在推断和训练配置之间有所不同。在一个实施例中，GPGPU 1100的推断配置可以支持推断特定的指令。例如，推断配置可以提供对一个或多个8位整数点积指令的支持，这些指令通常在用于已部署神经网络的推断操作期间使用。

图12展示根据实施例的多GPU计算系统1200。多GPU计算系统1200可以包括处理器1202，所述处理器经由主机接口开关1204耦合至多个GPGPU 1206A至D。在一个实施例中，主机接口开关1204是将处理器1202耦合至PCI Express总线的PCI Express开关装置，处理器1202可以通过所述PCI Express总线与这组GPGPU 1206A至D通信。多个GPGPU 1206A至1206D中的每一个可以是图11的GPGPU 1100的实例。GPGPU 1206A至D可以经由一组高速点对点GPU-GPU链路1216互连。高速GPU-GPU链路可以经由专用GPU链路(比如，如图11中的GPU链路1110)连接至GPGPU 1206A至1206D中的每一个。P2P GPU链路1216使得GPGPU 1206A至D中的每一个之间能够直接通信，而无需通过主机接口总线(处理器1202连接至所述主机接口总线)来通信。在GPU-GPU业务针对P2P GPU链路的情况下，主机接口总线仍然可用于系统存储器访问或与多GPU计算系统1200的其他实例通信(例如，经由一个或多个网络装置)。虽然在所展示的实施例中GPGPU 1206A至D经由主机接口开关1204连接至处理器1202，但是在一个实施例中，处理器1202包括对P2P GPU链路1216的直接支持并且可以直接连接至GPGPU1206A至1206D。

机器学习神经网络实现方式

由本文描述的实施例提供的计算架构可以被配置成执行特别适合于训练和部署用于机器学习的神经网络的这些类型的并行处理。可以将神经网络一般化为具有图表关系的函数的网络。如本领域中众所周知的，存在机器学习中所使用的多种类型的神经网络实现方式。一种示例性类型的神经网络是如先前描述的前馈网络。

第二种示例性类型的神经网络是卷积神经网络(CNN)。CNN是用于处理具有已知的、网格状拓扑的数据(比如，图像数据)的专用前馈神经网络。因此，CNN通常用于计算机视觉和图像识别应用，但它们也可用于其他类型的模式识别，比如语音和语言处理。CNN输入层中的节点被组织为一组“滤波器”(受视网膜中发现的感受野(receptive field)启发的特征检测器)，并且每一组滤波器的输出被传播至网络的连续层中的节点。用于CNN的计算包括将卷积数学运算应用于每个滤波器以产生所述滤波器的输出。卷积是由两个函数执行以产生第三个函数的一种专门的数学运算，所述第三个函数是两个原始函数中的一个的修改版本。在卷积网络术语中，关于卷积的第一个函数可以被称为输入，而第二个函数可以被称为卷积核。输出可被称为特征图。例如，至卷积层的输入可以是多维数据阵列，其定义输入图像的各种颜色分量。卷积核可以是多维参数阵列，其中通过针对神经网络的训练过程来适配所述参数。

递归神经网络(RNN)是一类前馈神经网络，其包括层之间的反馈连接。RNN使得能够通过跨神经网络的不同部分共享参数数据来对序列数据进行建模。RNN的架构包括循环。这些循环表示变量的当前值在未来的时间对其自身值的影响，因为来自RNN的输出数据的至少一部分被用作反馈以用于处理序列中的后续输入。由于语言数据可被组成的可变本质，这个特征使RNN变得对语言处理特别有用。

下文描述的图呈现了示例性前馈、CNN和RNN网络，以及描述了用于分别训练和部署那些类型的网络中的每一种的通用过程。将理解，这些描述就本文描述的任何特定实施例而论是示例性且非限制性的，并且一般说来可以通常将所展示的概念应用于深度神经网络和机器学习技术。

上文描述的示例性神经网络可以用于执行深度学习。深度学习是使用深度神经网络进行的机器学习。与仅包括单个隐藏层的浅层神经网络相反，深度学习中使用的深度神经网络是由多个隐藏层组成的人工神经网络。更具深度的神经网络通常训练起来更具计算密集性。然而，网络的附加隐藏层实现了多步模式识别，所述多步模式识别相对于浅层机器学习技术导致减少的输出误差。

深度学习中使用的深度神经网络通常包括前端网络以用于执行耦合至表示数学模型的后端网络的特征识别，所述数学模型可以基于提供给所述模型的特征表示来执行操作(例如，目标分类、语音识别等)。深度学习使得能够执行机器学习，而无需针对所述模型执行手工特征工程。相反，深度神经网络可以基于输入数据内的统计结构或相关性来学习特征。所学习的特征可以提供给数学模型，所述数学模型可以将所检测的特征映射至输出。由网络使用的数学模型通常专用于待执行的特定任务，并且不同的模型将用于执行不同的任务。

一旦将神经网络结构化，就可以将学习模型应用于网络以将网络训练成执行特定任务。学习模型描述如何在模型内调节权重以减少网络的输出误差。反向传播误差是一种用于训练神经网络的常用方法。向网络呈现输入向量以供处理。使用损失函数将网络的输出与期望的输出相比较，并且为输出层中的每个神经元计算误差值。然后，向后传播这些误差值，直到每个神经元具有粗略地表示其对原始输出的贡献的相关联误差值。然后，网络可以使用算法(比如，随机梯度下降算法)从那些误差中学习，以更新神经网络的权重。

图13A至B展示示例性卷积神经网络。图13A展示CNN内的各个层。如图13A中所示，用于对图像处理进行建模的示例性CNN可以接收输入1302，所述输入描述输入图像的红、绿和蓝(RGB)分量。输入1302可以由多个卷积层(例如，卷积层1304、卷积层1306)处理。可选地，来自所述多个卷积层的输出可由一组全连接层1308处理。全连接层中的神经元具有至前一层中的所有激活函数的完全连接，如先前针对前馈网络所描述的。来自全连接层1308的输出可以用于从网络中生成输出结果。可以使用矩阵乘法而非卷积来计算全连接层1308内的激活函数。并非所有的CNN实现方式都使用全连接层DPLA08。例如，在一些实现方式中，卷积层1306可以生成CNN的输出。

卷积层被稀疏地连接，这不同于全连接层1308中发现的传统神经网络配置。传统神经网络层被全连接，使得每个输出单元与每个输入单元相互作用。然而，卷积层被稀疏地连接，这是因为感受野的卷积的输出(而非感受野中的每个节点的相应状态值)被输入至后续层的节点，如所展示。与卷积层相关联的核执行卷积运算，所述卷积运算的输出被发送至下一个层。在卷积层内执行的降维是使得CNN能够进行缩放以处理大图像的一个方面。

图13B展示在CNN的卷积层内的示例性计算阶段。可以在卷积层1314的三个阶段中处理至CNN的卷积层的输入1312。这三个阶段可以包括卷积阶段1316、检测器阶段1318和池化阶段1320。然后，卷积层1314可以将数据输出至连续的卷积层。网络的最后一个卷积层可以生成输出特征图数据或提供至全连接层的输入，例如以生成至CNN的输入的分类值。

在卷积阶段1316中并行执行若干个卷积，以产生一组线性激活函数。卷积阶段1316可以包括仿射变换，所述仿射变换是可以被指定为线性变换外加平移的任何变换。仿射变换包括旋转、平移、缩放和这些变换的组合。卷积阶段计算连接至输入中特定区域的函数的输出(例如，神经元)，所述特定区域可以被确定为与神经元相关联的本地区域。神经元计算神经元的权重与本地输入(神经元连接至所述本地输入)中的区域之间的点积。来自卷积阶段1316的输出定义由卷积层1314的连续阶段处理的一组线性激活函数。

线性激活函数可以由检测器阶段1318处理。在检测器阶段1318中，每个线性激活函数由非线性激活函数处理。非线性激活函数增加整体网络的非线性性质，而不影响卷积层的感受野。可使用若干种类型的非线性激活函数。一个具体的类型是修正线性单元(ReLU)，其使用被定义为f(x)＝max(0，x)的激活函数，使得激活函数被阈值化为零。

池化阶段1320使用池化函数，所述池化函数用附近输出的概括统计数值来代替卷积层1306的输出。池化函数可以用于将平移不变性引入到神经网络中，使得至输入的轻微平移不改变池化输出。本地平移的不变性在输入数据的特征存在性比特征的精确位置更加重要的情况下可以是有用的。可以在池化阶段1320期间使用各种类型的池化函数，包括最大池化、平均池化和L2范数池化。另外，一些CNN实现方式不包括池化阶段。相反，这样的实现方式代用附加的卷积阶段，所述附加的卷积阶段相对于先前的卷积阶段具有增大的步幅。

然后，来自卷积层1314的输出可以由下一个层1322处理。下一个层1322可以是附加的卷积层或是全连接层1308中的一者。例如，图13A的第一卷积层1304可以输出至第二卷积层1306，而第二卷积层可以输出至全连接层1308中的第一层。

图14展示了示例性递归神经网络1400。在递归神经网络(RNN)中，网络的先前状态影响网络的当前状态的输出。可以使用各种各样的函数以各种各样的方式来建立RNN。RNN的使用通常围绕使用数学模型以基于先前的输入序列来预测未来。例如，RNN可用于执行统计语言建模以在给定先前的字序列的情况下预测即将来临的字。可以将所展示的RNN 1400描述为具有以下各项：输入层1402，其接收输入向量；隐藏层1404，用于实现递归函数；反馈机制1405，用于实现先前状态的‘存储器’；以及输出层1406，用于输出结果。RNN 1400基于时间步长来操作。经由反馈机制1405基于先前的时间步长来影响RNN在给定的时间步长的状态。针对给定的时间步长，由先前状态和在当前时间步长的输入来定义隐藏层1404的状态。在第一时间步长的初始输入(x₁)可以由隐藏层1404处理。第二输入(x₂)可以由隐藏层1404使用在处理初始输入(x₁)期间所确定的状态信息来处理。可以将给定的状态计算为f(Ux_t+Ws_t-1)，其中，U和W是参数矩阵。函数f通常为非线性，比如双曲正切函数(Tanh)或修正函数f(x)＝max(0，x)的变体。然而，隐藏层1404中使用的特定数学函数可以取决于RNN1400的特定实现方式细节而变化。

除所描述的基本CNN和RNN网络之外，还可实现那些网络的变化。一个示例RNN变体是长短期记忆(LSTM)RNN。LSTM RNN能够学习对于处理更长的语言序列来说可有必要的长期依赖。CNN的变体是卷积深度置信网络，所述卷积深度置信网络具有类似于CNN的结构并且以类似于深度置信网络的方式受训练。深度置信网络(DBN)是由随机性(随机)变量的多个层组成的生成式神经网络。可以使用贪婪式无监督式学习来逐层训练DBN。然后，DBN的学习权重可以用于通过确定用于神经网络的一组最佳初始权重来提供预训练神经网络。

图15展示深度神经网络的训练和部署。一旦已针对任务将给定的网络结构化，就使用训练数据集1502来训练神经网络。已开发出各种训练框架1504以用于实现对训练过程的硬件加速。例如，图10的机器学习框架1004可被配置为训练框架1004。训练框架1004可以跟未训练的神经网络1506挂钩，并且使得能够使用本文描述的并行处理资源来训练未训练的神经网以生成已训练的神经网1508。

为了开始训练过程，可随机地或通过使用深度置信网络进行预训练来选择初始权重。然后，以监督或无监督的方式来执行训练循环。

监督式学习是一种学习方法，其中将训练作为仲裁操作来执行，比如当训练数据集1502包括输入(其与所述输入的期望输出成对)时，或在训练数据集包括具有已知的输出的输入并且神经网络的输出被手动地分级的情况下。网络处理输入，并且将所得输出与一组预期或期望的输出相比较。然后，通过系统反向传播误差。训练框架1504可以进行调节，以调节控制未训练的神经网络1506的权重。训练框架1504可以提供工具以用于监测未训练的神经网络1506在多大程度上收敛于适合基于已知的输入数据生成正确的答案的模型。当调节网络的权重以改善由神经网络生成的输出时，反复地出现训练过程。训练过程可以继续，直到神经网络达到与已训练的神经网1508相关联的统计上期望的准确度。然后，可以部署已训练的神经网络1508以实现任何数量的机器学习操作。

无监督式学习是一种学习方法，其中网络试图使用未标记数据来训练其自身。因此，针对无监督式学习，训练数据集1502将包括输入数据而无任何关联的输出数据。未训练的神经网络1506可以学习未标记输入内的分组，并且可以确定个别输入如何与整体数据集相关。无监督式训练可以用于生成自组织映射，所述自组织映射是能够执行在数据降维中有用的操作的一种类型的已训练神经网络1507。无监督式训练还可以用于执行异常检测，所述异常检测允许识别输入数据集中偏离数据正常模式的数据点。

还可采用监督式和无监督式训练的变化。半监督式学习是一项技术，其中训练数据集1502包括相同分布的已标记数据和未标记数据的混合。增量学习是监督式学习的变体，其中连续地使用输入数据以用于进一步训练模型。增量学习使得已训练的神经网络1508能够适配于新数据1512，而不忘记在初始训练期间根植在网络内的知识。

不管是监督式还是无监督式，用于特别深的神经网络的训练过程对于单个计算节点而言可能是过于计算密集的。可以使用计算节点的分布式网络而非使用单个计算节点来加速训练过程。

图16是展示分布式学习的框图。分布式学习是训练模型，其使用多个分布式计算节点来执行神经网络的监督式或无监督式训练。所述分布式计算节点可以各自包括一个或多个主机处理器以及通用处理节点中的一者或多者，比如如图11中的高度并行的通用图形处理单元1100。如所展示，分布式学习可以执行模型并行性1602、数据并行化1604或模型和数据并行化1604的组合。

在模型并行性1602中，分布式系统中的不同计算节点可以针对单个网络的不同部分执行训练计算。例如，可以由分布式系统的不同处理节点来训练神经网络的每个层。模型并行性的益处包括能够缩放到特别大的模型。分裂与神经网络的不同层相关联的计算使得能够训练超大神经网络，其中所有层的权重将不纳入(fit into)单个计算节点的存储器中。在一些实例中，模型并行性在执行大型神经网络的无监督式训练中可以是特别有用的。

在数据并行化1604中，分布式网络的不同节点具有模型的完整实例，并且每个节点接收数据的不同部分。然后，组合来自不同节点的结果。虽然用于数据并行化的不同方法是有可能的，但是数据并行训练方法都需要一项组合结果并使每个节点之间的模型参数同步的技术。用于组合数据的示例性方法包括参数求平均和基于更新的数据并行化。参数求平均训练在训练数据的子集上的每个节点，并且将全局参数(例如，权重、偏差)设定至来自每个节点的参数的平均值。参数求平均使用保持参数数据的中心参数服务器。基于更新的数据并行化类似于参数求平均，除了以下情况之外：传递模型的更新而非将来自节点的参数传递到参数服务器。另外，可以以分散的方式执行基于更新的数据并行化，其中更新被压缩并且在节点之间传递。

例如，可以在分布式系统中实现经组合的模型和数据并行化1606，在所述分布式系统中，每个计算节点包括多个GPU。每个节点可以具有模型的完整实例，其中每个节点内的单独GPU用于训练模型的不同部分。

分布式训练相对于单个机器上的训练具有增加的开销。然而，本文描述的并行处理器和GPGPU可以各自实现各项技术以用于减少分布式训练的开销，包括用于实现高带宽GPU-GPU数据传递和加速的远程数据同步的技术。

示例性机器学习应用

可以应用机器学习以解决多项技术问题，包括但不限于计算机视觉、自主驾驶和导航、语音识别以及语言处理。计算机视觉传统上已是机器学习应用的最活跃研究领域之一。计算机视觉的应用范围为从重现人类视觉能力(比如，识别人脸)到创建新类别的视觉能力。例如，计算机视觉应用可以被配置成从视频中可见的物体中所诱导的振动来识别声波。并行处理器加速的机器学习使得能够使用明显大于先前可行的训练数据集的训练数据集来训练计算机视觉应用，并且使得能够使用低功率并行处理器来部署推断用系统。

并行处理器加速的机器学习具有自主驾驶应用，包括车道和道路标志识别、障碍回避、导航和驾驶控制。加速的机器学习技术可以用于基于数据集来训练驱动模型，所述数据集定义对特定训练输入的适当响应。本文描述的并行处理器可以使得能够快速训练用于自主驾驶解决方案的日益复杂的神经网络，并且使得能够将低功率推断用处理器部署在适合于集成到自主车辆中的移动平台中。

并行处理器加速的深度神经网络已实现用于自动语音识别(ASR)的机器学习方法。ASR包括创建在给定的输入声序列的情况下计算最可能的语言序列的函数。使用深度神经网络的加速的机器学习已实现代替先前用于ASR的隐马尔可夫模型(HMM)和高斯混合模型(GMM)。

并行处理器加速的机器学习还可以用于加速自然语言处理。自动学习程序可以使用统计推断算法以产生对于误差的或不熟悉的输入具有鲁棒性的模型。示例性自然语言处理器应用包括人类语言之间的自动机器翻译。

可以将用于机器学习的并行处理平台划分为训练平台和部署平台。训练平台通常高度并行，并且包括优化以用于加速多GPU单节点训练和多节点多GPU训练。适合于训练的示例性并行处理器包括图11的高度并行的通用图形处理单元1100和图12的多GPU计算系统1200。相反，部署的机器学习平台通常包括适合于用在比如相机、自主机器人和自主车辆的产品中的低功率并行处理器。

图17展示适合于使用训练模型执行推断的示例性推断用芯片上系统(SOC)1700。SOC 1700可以集成多个处理部件，包括媒体处理器1702、视觉处理器1704、GPGPU 1706和多核处理器1708。SOC 1700可以另外包括片上存储器1705，所述片上存储器可以实现可由所述处理部件中的每一个访问的共享片上数据池。所述处理部件可以针对低功率操作被优化，以用于使得能够部署至各种各样的机器学习平台(包括自主车辆和自主机器人)。例如，可以将SOC 1700的一种实现方式用作用于自主车辆的主控制系统的一部分。在SOC 1700被配置成用于自主车辆中的情况下，SOC被设计和配置成用于符合部署管辖权的相关功能安全标准。

在操作期间，媒体处理器1702和视觉处理器1704可以一致地工作以加速计算机视觉操作。媒体处理器1702可以使得能够对多个高分辨率(例如，4K、8K)视频流进行低延迟解码。可以将已解码的视频流写入到片上存储器1705中的缓冲器。然后，视觉处理器1704可以解析已解码的视频，并且对已解码视频的帧执行初步处理操作以准备使用已训练的图像识别模型来处理帧。例如，视觉处理器1704可以加速用于CNN(用于对高分辨率视频数据执行图像识别)的卷积运算，而后端模型计算由GPGPU 1706执行。

多核处理器1708可以包括控制逻辑，以用于有助于数据传递的排序和同步以及由媒体处理器1702和视觉处理器1704执行的共享存储器操作。多核处理器1708还可以充当应用处理器，以用于执行可以使用GPGPU 1706的推断计算能力的软件应用。例如，可以于在多核处理器1708上执行的软件中实现导航和驾驶逻辑的至少一部分。这样的软件可以直接将计算工作负荷发布给GPGPU 1706，或可以将计算工作负荷发布给多核处理器1708，所述多核处理器可以将那些操作的至少一部分卸载到GPGPU 1706。

GPGPU 1706可以包括计算集群，比如高度并行的通用图形处理单元1100内的计算集群1106A至1106H的低功率配置。GPGPU 1706内的计算集群可以支持被显式地地优化以用于对已训练的神经网络执行推断计算的指令。例如，GPGPU 1706可以支持用于执行低精度计算(比如，8位和4位整数向量运算)的指令。

系统概述II

图18是根据实施例的处理系统1800的框图。在各实施例中，系统1800包括一个或多个处理器1802以及一个或多个图形处理器1808，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器1802或处理器核1807的服务器系统。在一个实施例中，系统1800是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(SoC)集成电路内的处理平台。

系统1800的实施例可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统1800是移动电话、智能电话、平板计算设备或移动互联网设备。数据处理系统1800还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，数据处理系统1800是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器1802以及由一个或多个图形处理器1808生成的图形界面。

在一些实施例中，一个或多个处理器1802每个包括用于处理指令的一个或多个处理器核1807，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核1807中的每个处理器核被配置成用于处理特定的指令集1809。在一些实施例中，指令集1809可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)、或经由超长指令字(VLIW)的计算。多个处理器核1807可以各自处理不同的指令集1809，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核1807还可以包括其他处理设备，如数字信号处理器(DSP)。

在一些实施例中，处理器1802包括高速缓存存储器1804。取决于架构，处理器1802可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器1802的各部件当中共享高速缓存存储器。在一些实施例中，处理器1802还使用外部高速缓存(例如，3级(L3)高速缓存或末级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核1807当中共享外部高速缓存。另外地，寄存器堆1806包括在处理器1802中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器1802的设计。

在一些实施例中，处理器1802耦合至处理器总线1810，所述处理器总线用于在处理器1802与系统1800内的其他部件之间传输通信信号，例如地址、数据、或控制信号。在一个实施例中，系统1800使用示例性‘中枢’系统架构，包括存储器控制器中枢1816和输入输出(I/O)控制器中枢1830。存储器控制器中枢1816促进存储器设备与系统1800的其他部件之间的通信，而I/O控制器中枢(ICH)1830经由本地I/O总线提供与I/O设备的连接。在一个实施例中，存储器控制器中枢1816的逻辑集成在处理器内。

存储器设备1820可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储器设备、或具有合适的性能用作处理存储器的某个其他存储器设备。在一个实施例中，存储器设备1820可作为系统1800的系统存储器进行操作，以存储数据1822和指令1821，以供在一个或多个处理器1802执行应用或进程时使用。存储器控制器中枢1816还与可选的外部图形处理器1812耦合，所述可选的外部图形处理器可以与处理器1802中的一个或多个图形处理器1808通信，从而执行图形和媒体操作。

在一些实施例中，ICH 1830使得外围部件经由高速I/O总线连接至存储器设备1820和处理器1802。I/O外围装置包括但不限于：音频控制器1846、固件接口1828、无线收发机1826(例如，Wi-Fi、蓝牙)、数据存储设备1824(例如，硬盘驱动器、闪存等)、以及用于将传统(例如，个人系统2(PS/2))设备耦合至所述系统的传统I/O控制器1840。一个或多个通用串行总线(USB)控制器1842连接多个输入设备，例如键盘和鼠标1844组合。网络控制器1834还可以耦合至ICH 1830。在一些实施例中，高性能网络控制器(未示出)耦合至处理器总线1810。应当理解，所示出的系统1800是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，I/O控制器中枢1830可以集成在一个或多个处理器1802内，或者存储器控制器中枢1816和I/O控制器中枢1830可以集成在分立式外部图形处理器(诸如外部图形处理器1812)内。

图19是处理器1900的实施例的框图，所述处理器具有一个或多个处理器核1902A至1902N、集成存储器控制器1914、以及集成图形处理器1908。图19的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器1900可包括多达且包括由虚线框表示的附加核1902N的附加核。处理器核1902A至1902N各自包括一个或多个内部高速缓存单元1904A至1904N。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元1906。

内部高速缓存单元1904A至1904N和共享高速缓存单元1906表示处理器1900内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(L2)、3级(L3)、4级(L4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为LLC。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元1906与1904A至1904N之间的一致性。

在一些实施例中，处理器1900还可以包括一组一个或多个总线控制器单元1916和系统代理核1910。一个或多个总线控制器单元1916管理一组外围总线，诸如一个或多个外围部件互连总线(例如，PCI、PCI Express)。系统代理核1910提供对各处理器部件的管理功能。在一些实施例中，系统代理核1910包括一个或多个集成存储器控制器1914用于管理对各外部存储器设备(未示出)的访问。

在一些实施例中，处理器核1902A至1902N中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核1910包括用于在多线程处理过程中协调和操作核1902A至1902N的部件。另外，系统代理核1910还可以包括功率控制单元(PCU)，所述功率控制单元包括用于调节处理器核1902A至1902N的功率状态的逻辑和部件以及图形处理器1908。

在一些实施例中，另外，处理器1900还包括用于执行图形处理操作的图形处理器1908。在一些实施例中，图形处理器1908耦合至共享高速缓存单元1906集以及系统代理核1910，所述系统代理核包括一个或多个集成存储器控制器1914。在一些实施例中，显示控制器1911与图形处理器1908耦合以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器1911可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器1908或系统代理核1910内。

在一些实施例中，基于环的互连单元1912用于耦合处理器1900的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器1908经由I/O链路1913与环形互连1912耦合。

示例性I/O链路1913表示多个I/O互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块1918(比如eDRAM模块)之间的通信的封装体I/O互连。在一些实施例中，处理器核1902A至1902N中的每个处理器核以及图形处理器1908将嵌入式存储器模块1918用作共享末级高速缓存。

在一些实施例中，处理器核1902A至1902N是执行相同指令集架构的均质核。在另一实施例中，处理器核1902A至1902N在指令集架构(ISA)方面是异构的，其中，处理器核1902A至1902N中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核1902A至1902N就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器1900可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的SoC集成电路。

图20是图形处理器2000的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射I/O接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器2000包括用于访问存储器的存储器接口2014。存储器接口2014可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。

在一些实施例中，图形处理器2000还包括显示控制器2002，所述显示控制器用于将显示输出数据驱动到显示设备2020。显示控制器2002包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。在一些实施例中，图形处理器2000包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎2006，包括但不限于：运动图像专家组(MPEG)(诸如MPEG-2)、高级视频编码(AVC)格式(诸如H.264/MPEG-4AVC)、以及电影&电视工程师协会(SMPTE)421M/VC-1、和联合图像专家组(JPEG)格式(诸如JPEG、以及运动JPEG(MJPEG)格式)。

在一些实施例中，图形处理器2000包括用于执行二维(2D)栅格器操作包括例如位边界块传递的块图像传递(BLIT)引擎2004。然而，在一个实施例中，使用图形处理引擎(GPE)2010的一个或多个部件执行2D图形操作。在一些实施例中，图形处理引擎2010是用于执行图形操作的计算引擎，所述图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 2010包括用于执行3D操作的3D流水线2012，比如使用作用于3D图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3D流水线2012包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3D/媒体子系统2015的元件和/或生成的执行线程内执行各种任务。虽然3D流水线2012可以用于执行媒体操作，但是GPE 2010的实施例还包括媒体流水线2016，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。

在一些实施例中，媒体流水线2016包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎2006来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线2016还包括线程生成单元以便生成用于在3D/媒体子系统2015上执行的线程。所生成的线程对3D/媒体子系统2015中所包括的一个或多个图形执行单元执行对媒体操作的计算。

在一些实施例中，3D/媒体子系统2015包括用于执行3D流水线2012和媒体流水线2016生成的线程的逻辑。在一个实施例中，流水线向3D/媒体子系统2015发送线程执行请求，所述3D/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3D和媒体线程的图形执行单元阵列。在一些实施例中，3D/媒体子系统2015包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。

3D/媒体处理

图21是根据一些实施例的图形处理器的图形处理引擎2110的框图。在一个实施例中，图形处理引擎(GPE)2110是图20所示的GPE 2010的一个版本。图21的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图20的3D流水线2012和媒体流水线2016。媒体流水线2016在GPE 2110的一些实施例中是可选的，并且可以不显式地地包括在GPE 2110内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 2110。

在一些实施例中，GPE 2110与命令流转化器2103耦合或包括所述命令流转化器，所述命令流转化器向3D流水线2012和/或媒体流水线2016提供命令流。在一些实施例中，命令流转化器2103与存储器耦合，所述存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个高速缓存存储器。在一些实施例中，命令流转化器2103从存储器接收命令并将这些命令发送至3D流水线2012和/或媒体流水线2016。所述命令是从存储用于3D流水线2012和媒体流水线2016的环形缓冲器获取的指示。在一个实施例中，另外，环形缓冲器还可以包括存储多批多命令的批命令缓冲器。用于3D流水线2012的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3D流水线2012的顶点和几何数据和/或用于媒体流水线2016的图像数据和存储器对象。3D流水线2012和媒体流水线2016通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行单元阵列2114来处理所述命令。

在各种实施例中，3D流水线2012可以通过处理指令并将执行线程分派给图形核阵列2114来执行一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列2114提供统一的执行资源块。图形核阵列2114内的多用途执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可以执行与多个着色器相关联的多个同时执行线程。

在一些实施例中，图形核阵列2114还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图18的(多个)处理器核1807或图19中的核1902A至1902N内的通用逻辑并行地或结合地执行处理操作。

由在图形核阵列2114上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(URB)2118中的存储器。URB 2118可以存储多个线程的数据。在一些实施例中，URB2118可以用于在图形核阵列2114上执行的不同线程之间发送数据。在一些实施例中，URB2118可以另外用于图形核阵列上的线程与共享功能逻辑2120内的固定功能逻辑之间的同步。

在一些实施例中，图形核阵列2114是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于GPE 2110的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。

图形核阵列2114与共享功能逻辑2120耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑2120内的共享功能是向图形核阵列2114提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑2120包括但不限于采样器2121、数学2122和线程间通信(ITC)2123逻辑。另外，一些实施例实现共享功能逻辑2120内的一个或多个高速缓存2125。在给定的专用功能的需求不足以包含在图形核阵列2114中的情况下实现共享功能。相反，所述专用功能的单个实例被实现为共享功能逻辑2120中的独立实体并且在图形核阵列2114内的执行资源之间共享。在图形核阵列2114之间共享并包括在图形核阵列2114内的精确的一组功能在各实施例之间变化。

图22是图形处理器2200的另一个实施例的框图。图22的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器2200包括环形互连2202、流水线前端2204、媒体引擎2237、以及图形核2280A至2280N。在一些实施例中，环形互连2202将图形处理器耦合至其他处理单元，包括其他图形处理器或者一个或多个通用处理器核。在一些实施例中，图形处理器是集成在多核处理系统内的多个处理器之一。

在一些实施例中，图形处理器2200经由环形互连2202接收多批命令。传入命令由流水线前端2204中的命令流转化器2203来解译。在一些实施例中，图形处理器2200包括用于经由(多个)图形核2280A至2280N执行3D几何处理和媒体处理的可缩放执行逻辑。对于3D几何处理命令，命令流转化器2203将命令供应至几何流水线2236。针对至少一些媒体处理命令，命令流转化器2203将命令供应至视频前端2234，所述视频前端与媒体引擎2237耦合。在一些实施例中，媒体引擎2237包括用于视频和图像后处理的视频质量引擎(VQE)2230以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)2233引擎。在一些实施例中，几何流水线2236和媒体引擎2237各自生成执行线程，所述执行线程用于由至少一个图形核2280A提供的线程执行资源。

在一些实施例中，图形处理器2200包括可扩展线程执行资源表征模块核2280A至2280N(有时被称为核分片)，各个可扩展线程执行资源表征模块核具有多个子核2250A至2250N、2260A至2260N(有时被称为核子分片)。在一些实施例中，图形处理器2200可以具有任意数量的图形核2280A至2280N。在一些实施例中，图形处理器2200包括图形核2280A，所述图形核至少具有第一子核2250A和第二子核2260A。在其他实施例中，图形处理器是具有单个子核(例如，2250A)的低功率处理器。在一些实施例中，图形处理器2200包括多个图形核2280A至2280N，所述图形核各自包括一组第一子核2250A至2250N和一组第二子核2260A至2260N。所述一组第一子核2250A至2250N中的每个子核至少包括第一组执行单元2252A至2252N和媒体/纹理采样器2254A至2254N。所述一组第二子核2260A至2260N中的每个子核至少包括第二组执行单元2262A至2262N和采样器2264A至2264N。在一些实施例中，每个子核2250A至2250N、2260A至2260N共享一组共享资源2270A至2270N。在一些实施例中，所述共享资源包括共享高速缓存存储器和像素操作逻辑。其他共享资源也可以包括在图形处理器的各实施例中。

执行逻辑

图23展示了线程执行逻辑2300，所述线程执行逻辑包括在GPE的一些实施例中采用的处理元件阵列。图23的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可以采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，线程执行逻辑2300包括像素着色器2302、线程分派器2304、指令高速缓存2306、包括多个执行单元2308A到2308N的可扩展执行单元阵列、采样器2310、数据高速缓存2312以及数据端口2314。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接至所述部件中的每个部件。在一些实施例中，线程执行逻辑2300包括通过指令高速缓存2306、数据端口2314、采样器2310以及执行单元阵列2308A到2308N中的一个或多个而到存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，2308A)是能够执行多个同步线程并针对每个线程并行地处理多个数据元素的个体向量处理器。在一些实施例中，执行单元阵列2308A到2308N包括任意数量的单独执行单元。

在一些实施例中，执行单元阵列2308A到2308N主要用于执行“着色器”程序。在一些实施例中，阵列2308A到2308N中的执行单元执行指令集(所述指令集包括对许多标准3D图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。

执行单元阵列2308A到2308N中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”，或针对指令的通道数量。执行通道是指令内的数据元素访问、掩蔽和流控制的逻辑执行单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(ALU)或浮点单元(FPU)的数量无关。在一些实施例中，执行单元2308A到2308N支持整数和浮点数据类型。

执行单元指令集包括单指令多数据(SIMD)或单指令多线程(SIMT)指令。各个数据元素可以作为打包数据类型存储在寄存器中，并且所述执行单元将基于所述元素的数据大小处理各个元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(QW)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(DW)大小的数据元素)、十六个单独16位压缩数据元素(字长(W)大小的数据元素)、或三十二个单独8位数据元素(字节(B)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。

在所述线程执行逻辑2300中包括一个或多个内部指令高速缓存(例如，2306)，以便高速缓存所述执行单元的线程指令。在一些实施例中，包括一个或多个数据高速缓存(例如，2312)，以便高速缓存在线程执行过程中的线程数据。在一些实施例中，包括采样器2310，以便为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器2310包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样处理过程中处理纹理或媒体数据。

在执行过程中，所述图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑2300发送线程发起请求。在一些实施例中，线程执行逻辑2300包括本地线程分派器2304，所述本地线程分派器仲裁来自图形流水线和媒体流水线的线程发起请求，并且在一个或多个执行单元2308A到2308N上实例化所请求的线程。例如，几何流水线(例如，图22的2236)将顶点处理、曲面细分(tessellation)或几何处理线程分派到线程执行逻辑2300(图23)。在一些实施例中，线程分派器2304还可处理来自执行着色器程序的运行时间线程生成请求。

一旦一组几何对象已经被处理并被栅格化成像素数据，则像素着色器2302被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷缓冲器等)。在一些实施例中，像素着色器2302计算各顶点属性的值，所述各顶点属性跨栅格化对象被内插。在一些实施例中，像素着色器2302然后执行应用编程接口(API)供应的像素着色器程序。为了执行所述像素着色器程序，像素着色器2302经由线程分派器2304将线程分派至执行单元(例如，2308A)。在一些实施例中，像素着色器2302使用采样器2310中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口2314提供存储器访问机制，供线程执行逻辑2300将经处理的数据输出至存储器以便在图形处理器输出流水线上进行处理。在一些实施例中，数据端口2314包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存2312)从而经由数据端口高速缓存数据以供存储器访问。

图24是展示了根据一些实施例的图形处理器指令格式2400的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式2400是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。

在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式2410的指令。64位紧凑指令格式2430可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式2430中。64位指令格式2430中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段2413中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式2410的原生指令。

针对每种格式，指令操作码2412限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段2414使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对128位指令2410，执行大小字段2416限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段2416不可用于64位紧凑指令格式2430。

一些执行单元指令具有多达三个操作数，包括两个源操作数(src0 2420、src12422)和一个目的地2418。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，SRC2 2424)，其中，指令操作码2412确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。

在一些实施例中，128位指令格式2410包括访问/地址模式信息2426，所述访问/地址模式信息例如限定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令2410中的位来提供一个或多个操作数的寄存器地址。

在一些实施例中，128位指令格式2410包括访问/地址模式字段2426，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令2410可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令2410可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。

在一个实施例中，访问/地址模式字段2426的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令2410中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。

在一些实施例中，基于操作码2412位字段对指令进行分组从而简化操作码解码2440。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组2442包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组2442共享五个最高有效位(MSB)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组2444(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组2446包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组2448包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组2448跨数据通道并行地执行算术运算。向量数学组2450包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。

图形流水线

图25是图形处理器2500的另一个实施例的框图。图25的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。

在一些实施例中，图形处理器2500包括图形流水线2520、媒体流水线2530、显示引擎2540、线程执行逻辑2550、以及渲染输出流水线2570。在一些实施例中，图形处理器2500是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连2502经由发布至图形处理器2500的命令被控制。在一些实施例中，环形互连2502将图形处理器2500耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连2502的命令通过命令流转化器2503被解译，所述命令流转化器将指令供应至图形流水线2520或媒体流水线2530的单独部件。

在一些实施例中，命令流转化器2503引导顶点获取器2505的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器2503所提供的顶点处理命令。在一些实施例中，顶点获取器2505将顶点数据提供给顶点着色器2507，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器2505和顶点着色器2507通过经由线程分派器2531向执行单元2552A至2552B分派执行线程来执行顶点处理指令。

在一些实施例中，执行单元2552A至2552B是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元2552A至2552B具有附接的L1高速缓存2551，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。

在一些实施例中，图形流水线2520包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器2513在外壳着色器2511的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至图形流水线2520。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件2511、2513、2517进行旁路。

在一些实施例中，完整的几何对象可以由几何着色器2519经由被分派至所述执行单元2552A至2552B的一个或多个线程来处理、或者可以直接行进至剪辑器2529。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片)上进行操作。如果禁用曲面细分，则几何着色器2519从顶点着色器2507接收输入。在一些实施例中，几何着色器2519可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。

在栅格化之前，剪辑器2529处理顶点数据。剪辑器2529可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线2570中的栅格器和深度测试部件2573分派像素着色器以将几何对象转换成其每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑2550中。在一些实施例中，应用可对栅格化进行旁路并且经由流出单元2523访问未栅格化的顶点数据。

图形处理器2500具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元2552A至2552B和(多个)相关联的高速缓存2551、纹理和媒体采样器2554、以及纹理/采样器高速缓存2558经由数据端口2556进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器2554、高速缓存2551、2558以及执行单元2552A至2552B各自具有单独的存储器访问路径。

在一些实施例中，渲染输出流水线2570包含栅格器和深度测试部件2573，所述栅格器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，渲染输出流水线2570包括用于执行固定功能三角形和线栅格化的窗口器/掩蔽器单元。相关联的渲染高速缓存2578和深度高速缓存2579在一些实施例中也是可用的。像素操作部件2577对数据进行基于像素的操作，然而在一些实例中，与2D操作(例如，利用混合的位块图像传递)相关联的像素操作由2D引擎2541执行、或者在显示时间由显示控制器2543使用重叠显示平面来代替。在一些实施例中，共享的L3高速缓存2575可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体流水线2530包括媒体引擎2537和视频前端2534。在一些实施例中，视频前端2534从命令流转化器2503接收流水线命令。在一些实施例中，媒体流水线2530包括单独的命令流转化器。在一些实施例中，视频前端2534在将所述命令发送至媒体引擎2537之前处理媒体命令。在一些实施例中，媒体引擎2537包括用于生成线程以用于经由线程分派器2531分派至线程执行逻辑2550的线程2成功能。

在一些实施例中，图形处理器2500包括显示引擎2540。在一些实施例中，显示引擎2540在处理器2500外部并且经由环形互连2502、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎2540包括2D引擎2541和显示控制器2543。在一些实施例中，显示引擎2540包含能够独立于3D流水线而操作的专用逻辑。在一些实施例中，显示控制器2543与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。

在一些实施例中，图形流水线2520和媒体流水线2530可配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(API)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的API调度转换成可由图形处理器处理的命令。在一些实施例中，为来自科纳斯(Khronos)集团的开放图形库(OpenGL)和开放计算语言(OpenCL)、来自微软公司的Direct 3D库提供支持、或者可以向OpenGL和D3D两者提供支持。还可以为开源计算机视觉库(OpenCV)提供支持。如果可进行从未来API的流水线到图形处理器的流水线的映射，则具有兼容3D流水线的未来API也将受到支持。

图形流水线编程

图26A是展示了根据一些实施例的图形处理器命令格式2600的框图。图26B是展示了根据实施例的图形处理器命令序列2610的框图。图26A中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图26A的示例性图形处理器命令格式2600包括用于标识命令的目标客户端2602、命令操作代码(操作码)2604、以及用于命令的相关数据2606的数据字段。一些命令中还包括子操作码2605和命令大小2608。

在一些实施例中，客户端2602限定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码2604以及子操作码2605(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段2606内的信息来执行命令。针对一些命令，期望显式地的命令大小2608来限定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。

图26B中的流程图示出了示例性图形处理器命令序列2610。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。

在一些实施例中，图形处理器命令序列2610可以以流水线转储清除命令2612开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3D流水线2622和媒体流水线2624不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令2612可以用于流水线同步或者用在将图形处理器置于低功率状态之前。

在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令2613。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令2613，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令2613的流水线切换之前正好需要流水线转储清除命令2612。

在一些实施例中，流水线控制命令2614配置用于操作的图形流水线并且用于对3D流水线2622和媒体流水线2624进行编程。在一些实施例中，流水线控制命令2614配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令2614用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。

在一些实施例中，用于返回缓冲器状态的命令2616用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，配置返回缓冲器状态2616包括选择返回缓冲器的大小和数量以用于流水线操作集合。

命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定2620，所述命令序列被定制用于以3D流水线状态2630开始的3D流水线2622、或者在媒体流水线状态2640处开始的媒体流水线2624。

用于3D流水线状态2630的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3D图元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D流水线状态2630命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。

在一些实施例中，3D图元2632命令用于提交待由3D流水线处理的3D图元。经由3D图元2632命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3D图元2632命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D图元2632命令用于经由顶点着色器对3D图元执行顶点操作。为了处理顶点着色器，3D流水线2622将着色器执行线程分派至图形处理器执行单元。

在一些实施例中，经由执行2634命令或事件触发3D流水线2622。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3D流水线将针对3D图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行栅格化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列2610跟随在媒体流水线2624路径之后。一般地，针对媒体流水线2624进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行SIMD向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。

在一些实施例中，以与3D流水线2622相似的方式对媒体流水线2624进行配置。将用于配置媒体流水线状态2640的一组命令分派或放置到命令队列中，在媒体对象命令2642之前。在一些实施例中，用于媒体流水线状态的命令2640包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态的命令2640还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。

在一些实施例中，媒体对象命令2642将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令2642之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令2642被排队，则经由执行2644命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线2624。然后可以通过由3D流水线2622或媒体流水线2624提供的操作对来自媒体流水线2624的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行GPGPU操作。

图形软件架构

图27展示了根据一些实施例的数据处理系统2700的示例性图形软件架构。在一些实施例中，软件架构包括3D图形应用2710、操作系统2720、以及至少一个处理器2730。在一些实施例中，处理器2730包括图形处理器2732以及一个或多个通用处理器核2734。图形应用2710和操作系统2720各自在数据处理系统的系统存储器2750中执行。

在一些实施例中，3D图形应用2710包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令2712。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(HLSL)或OpenGL着色器语言(GLSL)。所述应用还包括可执行指令2714，所述可执行指令采用适合用于由通用处理器核2734执行的机器语言。所述应用还包括由顶点数据限定的图形对象2716。

在一些实施例中，操作系统2720是来自微软公司的

操作系统、专用UNIX式操作系统、或使用Linux内核变体的开源UNIX式操作系统。操作系统2720可以支持图形API 2722，诸如Direct3D API、OpenGL API。当Direct3D API正在使用时，操作系统2720使用前端着色器编译器2724以将HLSL中的任何着色器指令2712编译成较低级的着色器语言。所述编译可以是即时(JIT)编译，或者所述应用可执行着色器预编译。在一些实施例中，在对3D图形应用2710进行编译的过程中，将高级着色器编译成低级着色器。

在一些实施例中，用户模式图形驱动器2726包含后端着色器编译器2727，所述后端着色器编译器用于将着色器指令2712转换成硬件专用的表示。当在使用OpenGL API时，将采用GLSL高级语言的着色器指令2712传递至用户模式图形驱动器2726以用于编译。在一些实施例中，用户模式图形驱动器2726使用操作系统内核模式功能2728来与内核模式图形驱动器2729进行通信。在一些实施例中，内核模式图形驱动器2729与图形处理器2732进行通信以便分派命令和指令。

IP核实现

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“IP核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。

图28是展示了根据实施例的可以用于制造集成电路以执行操作的IP核开发系统2800的框图。IP核开发系统2800可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用设计。设计设施2830可采用高级编程语言(例如，C/C++)生成对IP核设计的软件仿真2810。软件仿真2810可用于使用仿真模型2812来设计、测试并验证IP核的行为。仿真模型2812可以包括功能、行为和/或时序仿真。然后可由仿真模型2812来创建或合成寄存器传输级(RTL)设计2815。RTL设计2815是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了RTL设计2815之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。

可以由设计设施将RTL设计2815或等效方案进一步合成为硬件模型2820，所述硬件模型可以采用硬件描述语言(HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核设计。可使用非易失性存储器2840(例如，硬盘、闪存、或任何非易失性存储介质)来存储IP核设计以用于递送至第3方制造设施2865。可替代地，可以通过有线连接2850或无线连接2860来传输(例如，经由互联网)IP核设计。制造设施2865然后可以制造至少部分地基于IP核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。

示例性芯片上系统集成电路

图29至图31展示了根据本文所述的各种实施例的可以使用一个或多个IP核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。

图29是展示了根据实施例的可以使用一个或多个IP核来制造的示例性芯片上系统集成电路2900的框图。示例性集成电路2900包括一个或多个应用处理器2905(例如，CPU)、至少一个图形处理器2910，并且另外还可以包括图像处理器2915和/或视频处理器2920，其中的任一项都可以是来自相同或多个不同设计设施的模块化IP核。集成电路2900包括外围或总线逻辑，包括USB控制器2925、UART控制器2930、SPI/SDIO控制器2929和I²S/I²C控制器2940。另外，集成电路还可以包括显示设备2945，所述显示设备耦合至高清晰度多媒体接口(HDMI)控制器2950和移动行业处理器接口(MIPI)显示界面2955中的一项或多项。可以由闪存子系统2960(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器2965来提供存储器接口以访问SDRAM或SRAM存储器设备。另外，一些集成电路还包括嵌入式安全引擎2970。

图30是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的示例性图形处理器3010的框图。图形处理器3010可以是图29的图形处理器2910的变体。图形处理器3010包括顶点处理器3005和一个或多个片段处理器3015A至3015N(例如，3015A，3015B，3015C，3015D，一直到3015N-1和3015N)。图形处理器3010可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器3005被优化以执行顶点着色器程序的操作，而一个或多个片段处理器3015A至3015N执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器3005执行3D图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器3015A至3015N使用由顶点处理器3005生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器3015A至3015N被优化以执行OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与Direct 3DAPI中提供的像素着色器程序相似的操作。

另外，图形处理器3010还包括一个或多个存储器管理单元(MMU)3020A至3020B、一个或多个高速缓存3025A至3025B和(多个)电路互连3030A至3030B。一个或多个MMU 3020A至3020B为图形处理器3010包括为顶点处理器3005和/或一个或多个片段处理器3015A至3015N提供虚拟到物理地址映射，除了存储在一个或多个高速缓存3025A至3025B中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，一个或多个MMU 3025A至3025B可以与系统内的其他MMU包括与图29的一个或多个应用处理器2905、图像处理器2915和/或视频处理器2920相关联的一个或多个MMU同步，使得每个处理器2905至2920可以参与共享或统一的虚拟存储器系统。根据实施例，一个或多个电路互连3030A至3030B使得图形处理器3010能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核交互。

图31是展示了根据实施例的可以使用一个或多个IP核来制造的芯片上系统集成电路的附加示例性图形处理器3110的框图。图形处理器3110可以是图29的图形处理器2910的变体。图形处理器3110包括图30的集成电路3000的一个或多个MMU3020A至03020B、高速缓存03025A至03025B和电路互连3030A至3030B。

图形处理器3110包括一个或多个着色器核3115A到3115N(例如，3115A、3115B、3115C、3115D、3115E、3115F到3015N-1和3015N)，所述着色器核提供统一的着色器核架构，其中单个核或类型或者核可以执行所有类型的可编程着色器代码(包括着色器程序代码)，以实现顶点着色器、片段着色器和/或计算着色器。所存在的着色器核的确切数量可以在实施例和实施方式中改变。另外，图形处理器3110包括核间任务管理器3105，所述核间任务管理器充当线程分派器来将执行线程分派至一个或多个着色器核3115A到3115N。图形处理器3110另外包括分块单元3118，以加速基于分块的渲染的分块操作，其中在图像空间中细分用于场景的渲染操作。基于分块的渲染可以用于开拓场景内的本地空间相干性或者优化内部高速缓存的使用。

对“一个实施例”、“实施例”、“示例实施例”、“各种实施例”等的引用指示：如此描述的(多个)实施例可以包括特定特征、结构或特性，但并非每一个实施例必定包括这些特定特征、结构或特性。此外，一些实施例可以具有针对其他实施例所描述的特征中的一些特征、全部特征或不具有任何所述特征。

在以上说明书中，已经参照特定示例性实施例描述了实施例。然而，在不偏离所附权利要求中阐述的实施例的更广精神和范围的情况下，将显然的是可对其进行各种修改和改变。因此，说明书和附图要以说明性而非限制性的含义来看待。

在以下说明书和权利要求书中，可以使用术语“耦合”及其衍生词。“耦合”用于指示两个或更多个元件彼此协作或相互作用，但是它们之间可以具有或不具有中间物理或电气部件。

如在权利要求书中所使用的，除非另有说明，否则用序数形容词“第一”、“第二”、“第三”等来描述共同的元件仅指示：类似元件的不同实例被提及并且不旨在暗示如此描述的元件必须采用给定顺序(无论是时间、空间、等级或以任何其他方式)。

以下条款和/或示例涉及进一步实施例或示例。可以在一个或多个实施例中的任何地方使用示例中的细节。可以以各种方式将不同的实施例或示例的各种特征与所包括的一些特征以及被排除的其他特征组合以适应各种不同的应用。示例可以包括主题，诸如，方法；用于执行方法的动作的装置；包括指令的至少一种机器可读介质，所述指令当由机器执行时使机器执行方法或装置的动作；或用于促进根据本文中所述的实施例和示例的混合式通信的设备或系统。

一些实施例涉及示例1，所述示例包括一种促进自主机器处的机器学习的推断协调与处理利用的设备，所述设备包括：检测/监测逻辑，其由处理器促进或至少部分地合并到所述处理器中，所述检测/监测逻辑用于在训练时根据与包括图形处理器的所述处理器相关的训练数据集来检测与将要执行的一个或多个任务相关的信息；以及预分析训练逻辑，其由所述处理器促进或至少部分地合并到所述处理器中，所述预分析训练逻辑用于分析所述信息来确定能够支持所述一个或多个任务的与所述处理器相关的硬件的一个或多个部分，其中，所述预分析训练逻辑进一步将所述硬件配置成预先选择所述一个或多个部分来执行所述一个或多个任务，而所述硬件的其他部分保持可用于其他任务。

示例2包括如示例1所述的主题，进一步包括：推断协调逻辑，其由所述处理器促进或至少部分地合并到所述处理器中，所述推断协调逻辑用于建立一个或多个传感器与推断输出之间的协调，所述推断输出与同所述训练数据集相关的推断操作相关联，其中，建立协调包括促进所述一个或多个传感器将一个或多个滤波器应用于一个或多个图像，以改变所述推断输出从而在完成所述推断操作之前匹配常态阈值，其中，所述一个或多个传感器包括用于捕获场景的所述一个或多个图像的一个或多个相机。

示例3包括如示例1至2所述的主题，进一步包括：早期融合逻辑，其由所述处理器促进或至少部分地合并到所述处理器中，所述早期融合逻辑用于促进从所述一个或多个相机获取的相机模型与从一个或多个数据库获取的现有模型之间的提示的传送，其中，所述提示包括用于实现早期融合来促进预测、路径规划和决策制定的早期提示。

示例4包括如示例1至3所述的主题，进一步包括：神经网络调度逻辑，其由所述处理器促进或至少部分地合并到所述处理器中，所述神经网络调度逻辑用于对多个神经网络的调度划分优先级(prioritize)，所述多个神经网络包括安全关键神经网络和非安全关键神经网络，其中，对调度划分优先级包括中断所述非安全关键神经网络中的一个或多个来允许所述安全关键神经网络中的一个或多个在没有中断的情况下继续执行其任务。

示例5包括如示例1至4所述的主题，其中，对调度划分优先级包括针对所述多个神经网络中的一个或多个，将一个或多个执行单元从一个神经网络重新分配到另一神经网络或者调整存储器、高速缓存、暂存器和计算元件中的一个或多个。

示例6包括如示例1至5所述的主题，进一步包括：处理利用逻辑，其由所述处理器促进或至少部分地合并到所述处理器中，所述处理利用逻辑用于促进所述图形处理器的硬件单元通过现有上下文来监测对所述硬件的利用，其中，所述处理利用逻辑进一步用于促进所述图形处理器的上下文调度器基于所述利用来调整将所述硬件分配给所述现有上下文或新的上下文。

示例7包括如示例1至6所述的主题，其中，所述图形处理器与应用处理器共存于共同的半导体封装体上。

一些实施例涉及示例8，所述示例包括一种用于促进自主机器处的机器学习的推断协调与处理利用的方法，所述方法包括：在训练时根据与包括图形处理器的处理器相关的训练数据集来检测与将要执行的一个或多个任务相关的信息；分析所述信息来确定能够支持所述一个或多个任务的与所述处理器相关的硬件的一个或多个部分；以及将所述硬件配置成预先选择所述一个或多个部分来执行所述一个或多个任务，而所述硬件的其他部分保持可用于其他任务。

示例9包括如示例8所述的主题，进一步包括：建立一个或多个传感器与推断输出之间的协调，所述推断输出与同所述训练数据集相关的推断操作相关联，其中，建立协调包括促进所述一个或多个传感器将一个或多个滤波器应用于一个或多个图像，以改变所述推断输出从而在完成所述推断操作之前匹配常态阈值，其中，所述一个或多个传感器包括用于捕获场景的所述一个或多个图像的一个或多个相机。

示例10包括如示例8至9所述的主题，进一步包括：促进从所述一个或多个相机获取的相机模型与从一个或多个数据库获取的现有模型之间的提示的传送，其中，所述提示包括用于实现早期融合来促进预测、路径规划和决策制定的早期提示。

示例11包括如示例8至10所述的主题，进一步包括：对多个神经网络的调度划分优先级，所述多个神经网络包括安全关键神经网络和非安全关键神经网络，其中，对调度划分优先级包括中断所述非安全关键神经网络中的一个或多个来允许所述安全关键神经网络中的一个或多个在没有中断的情况下继续执行其任务。

示例12包括如示例8至11所述的主题，其中，对调度划分优先级包括针对所述多个神经网络中的一个或多个，将一个或多个执行单元从一个神经网络重新分配到另一神经网络或者调整存储器、高速缓存、暂存器和计算元件中的一个或多个。

示例13包括如示例8至12所述的主题，进一步包括：促进所述图形处理器的硬件单元通过现有上下文来监测对所述硬件的利用；以及促进所述图形处理器的上下文调度器基于所述利用来调整将所述硬件分配给所述现有上下文或新的上下文。

示例14包括如示例8至13所述的主题，其中，所述图形处理器与应用处理器共存于共同的半导体封装体上。

一些实施例涉及示例15，所述示例包括一种图形处理系统，所述图形处理系统包括计算装置，所述计算装置具有耦合到处理器的存储器，所述处理器用于：在训练时根据与包括图形处理器的处理器相关的训练数据集来检测与将要执行的一个或多个任务相关的信息；分析所述信息来确定能够支持所述一个或多个任务的与所述处理器相关的硬件的一个或多个部分；以及将所述硬件配置成预先选择所述一个或多个部分来执行所述一个或多个任务，而所述硬件的其他部分保持可用于其他任务。

示例16包括如示例15所述的主题，其中，所述操作还包括：建立一个或多个传感器与推断输出之间的协调，所述推断输出与同所述训练数据集相关的推断操作相关联，其中，建立协调包括促进所述一个或多个传感器将一个或多个滤波器应用于一个或多个图像，以改变所述推断输出从而在完成所述推断操作之前匹配常态阈值，其中，所述一个或多个传感器包括用于捕获场景的所述一个或多个图像的一个或多个相机。

示例17包括如示例15至16所述的主题，其中，所述操作还包括：促进从所述一个或多个相机获取的相机模型与从一个或多个数据库获取的现有模型之间的提示的传送，其中，所述提示包括用于实现早期融合来促进预测、路径规划和决策制定的早期提示。

示例18包括如示例15至17所述的主题，其中，所述操作还包括：对多个神经网络的调度划分优先级，所述多个神经网络包括安全关键神经网络和非安全关键神经网络，其中，对调度划分优先级包括中断所述非安全关键神经网络中的一个或多个来允许所述安全关键神经网络中的一个或多个在没有中断的情况下继续执行其任务。

示例19包括如示例15至18所述的主题，其中，对调度划分优先级包括针对所述多个神经网络中的一个或多个，将一个或多个执行单元从一个神经网络重新分配到另一神经网络或者调整存储器、高速缓存、暂存器和计算元件中的一个或多个。

示例20包括如示例15至19所述的主题，其中，所述处理器进一步用于：促进所述图形处理器的硬件单元通过现有上下文来监测对所述硬件的利用；以及促进所述图形处理器的上下文调度器基于所述利用来调整将所述硬件分配给所述现有上下文或新的上下文。

示例21包括如示例15至20所述的主题，其中，所述图形处理器与应用处理器共存于共同的半导体封装体上。

示例22包括至少一种非暂态或有形机器可读介质，所述至少一种非暂态或有形机器可读介质包括多条指令，所述指令当在计算装置上执行时实施或执行如权利要求或示例8至14中任一项所述的方法。

示例23包括至少一种机器可读介质，所述至少一种机器可读介质包括多条指令，所述指令当在计算装置上执行时实施或执行如权利要求或示例8至14中任一项所述的方法。

示例24包括一种系统，所述系统包括用于实施或执行如权利要求或示例8至14中任一项所述的方法的机制。

示例25包括一种设备，所述设备包括用于执行如权利要求或示例8至14中任一项所述的方法的装置。

示例26包括一种计算装置，所述计算装置被安排成用于实施或执行如权利要求或示例8至14中任一项所述的方法。

示例27包括一种通信装置，所述通信装置被安排成用于实施或执行如权利要求或示例8至14中任一项所述的方法。

示例28包括至少一种机器可读介质，所述至少一种机器可读介质包括多条指令，所述指令当在计算装置上执行时实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例29包括至少一种非暂态或有形机器可读介质，所述至少一种非暂态或有形机器可读介质包括多条指令，所述指令当在计算装置上执行时实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例30包括一种系统，所述系统包括被安排成用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的装置的机制。

示例31包括一种设备，所述设备包括用于执行如任一前述权利要求所述的方法的装置。

示例32包括一种计算装置，所述计算装置被安排成用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

示例33包括一种通信装置，所述通信装置被安排成用于实施或执行如任一前述权利要求所述的方法或实现如任一前述权利要求所述的设备。

附图和上述描述给出了实施例的示例。本领域技术人员将理解，所描述的元件中的一个或多个元件可以被良好地组合成单个功能元件。或者，某些元件可以分成多个功能元件。来自一个实施例的元件可以被添加到另一个实施例中。例如，本文中所描述的过程的顺序可以改变并且不限于本文中所描述的方式。此外，任何流程图的动作都不必以所示的顺序执行；也不一定需要执行所有动作。并且，不依赖于其他动作的那些动作可以与其他动作并行地执行。实施例的范围决不限于这些特定示例。无论是否在说明书中明确给出，诸如材料的结构、尺寸和使用上的差异的许多变化都是可能的。实施例的范围至少与所附权利要求书所给出的范围一样宽。

Claims (17)

1.一种非暂态机器可读存储介质，具有存储于其上的可执行计算机程序指令，所述可执行计算机程序指令当由一个或多个机器执行时，使所述一个或多个机器执行包括以下各项的操作：

调度系统中的资源以用于所述系统的客户端的多个上下文，所述资源由所述系统的所述客户端共享，其中，所述系统的所共享的资源包括多个流处理器；

指定可用线程的部分作为对所述多个流处理器的使用的限制；以及

在确定对所述多个流处理器的使用的所述限制被设置后，限制所述多个上下文中的一个或多个上下文对所述多个流处理器的使用，

其中，限制对所述多个流处理器的使用包括将用于所述一个或多个上下文的线程限制为所述多个流处理器的可用线程的指定部分，所述指定部分少于所述多个流处理器的所有可用线程，以及

其中，将用于所述一个或多个上下文的线程限制为可用线程的所述指定部分包括将所述一个或多个上下文限制到所述多个流处理器的子集，所述子集少于所有可用流处理器。

2.如权利要求1所述的存储介质，其中，一个或多个上下文对所述多个流处理器的使用被部分地限制以提高所述多个流处理器的利用率。

3.如权利要求2所述的存储介质，进一步包括当由所述一个或多个机器执行时使所述一个或多个机器执行包括以下各项的操作的可执行计算机程序指令：

监测所述多个流处理器的利用率。

4.如权利要求2所述的存储介质，其中，所述操作附加地包括部分地基于控制目标和来自调度器的需求来调整对用于所述一个或多个上下文的线程的限制。

5.如权利要求1所述的存储介质，其中，所述多个流处理器包括单指令多线程SIMT架构。

6.如权利要求5所述的存储介质，其中，所述SIMT架构包括硬件多线程。

7.一种非暂态机器可读存储介质，具有存储于其上的可执行计算机程序指令，所述可执行计算机程序指令当由一个或多个机器执行时，使所述一个或多个机器执行包括以下各项的操作：

执行用于系统的客户端的一个或多个上下文的处理，所述系统包括多个客户端；以及

访问所述系统的用于所述一个或多个上下文的经调度的资源，所述资源由所述多个客户端共享，其中，所述系统的所共享的资源包括多个流处理器；

其中，所述一个或多个上下文对所述多个流处理器的访问受制于由所述系统设置的对使用的限制；

其中，对使用的所述限制包括将用于所述一个或多个上下文的所述多个流处理器的线程限制为可用线程的指定部分，所述指定部分少于所述多个流处理器的所有可用线程；以及

其中，可用线程的用于对所述多个流处理器的使用的所述限制的部分由所述系统指定，并且对使用的所述限制将所述一个或多个上下文限制到所述多个流处理器的子集，所述子集少于所有可用流处理器。

8.如权利要求7所述的存储介质，其中，对用于所述一个或多个上下文的线程的所述限制被至少部分地提供以提高所述多个流处理器的利用率。

9.如权利要求8所述的存储介质，其中，所述多个流处理器的利用率由所述系统监测。

10.如权利要求8所述的存储介质，其中，所述操作附加地包括部分地基于控制目标和来自调度器的需求来调整对用于所述一个或多个上下文的线程的所述限制。

11.如权利要求7所述的存储介质，其中，所述多个流处理器包括单指令多线程SIMT架构。

12.如权利要求11所述的存储介质，其中，所述SIMT架构包括硬件多线程。

13.一种系统，包括：

一个或多个处理器，包括多个流处理器；

调度器，用于调度所述系统中的资源以用于所述系统的客户端的多个上下文，所述资源由所述系统的所述客户端共享；

其中，所述系统具有限制所述多个上下文对所述多个流处理器的使用的能力，其中，对所述多个流处理器的使用的限制包括所述系统将用于所述多个上下文的线程限制为所述多个流处理器的可用线程的指定部分，所述指定部分少于所述多个流处理器的所有可用线程；以及

其中，所述系统用于指定可用线程的用于对所述多个流处理器的使用的所述限制的部分，并且对使用的所述限制用于将所述多个上下文限制到所述多个流处理器的子集，所述子集少于所有可用流处理器。

14.如权利要求13所述的系统，其中，对用于所述多个上下文的线程的所述限制至少部分地由所述系统提供以提高所述多个流处理器的利用率。

15.如权利要求14所述的系统，其中，所述系统进一步用于监测所述多个流处理器的利用率。

16.如权利要求13所述的系统，其中，所述多个流处理器包括单指令多线程SIMT架构。

17.如权利要求16所述的系统，其中，所述SIMT架构包括硬件多线程。

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