CN112559427A - Lvds多对接收装置及Lvds多对发送装置 - Google Patents
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Abstract
本发明提供了一种Lvds多对接收装置，包括差分转单端模块，信号延时模块，高速IO时钟驱动模块，高速IO时钟分频模块，串并转换模块；所述差分转单端模块，用于接收lvds差分时钟并转换为单端时钟信号；所述信号延时模块，用于接收所述单端时钟信号并进行动态或者静态延时调整生成延时调整信号；所述高速IO时钟驱动模块，用于接收所述延时调整信号并提供高速时钟；所述高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；所述串并转换模块，用于将接收的多对数据转换为并行数据。
Description
【技术领域】
本发明涉及集成电路芯片技术领域，尤其涉及一种Lvds多对接收装置及Lvds多对发送装置。
【背景技术】
当前主流的lvds传输系统的传输速率较低。多通道的LVDS数据只能以固定的顺序进行传输，使得个人计算机(Personal Computer，PC)端可能需要进行一定的排序，这样会延长PC端的数据处理时间，效率大大降低。
【发明内容】
本发明的目的在于提供了一种Lvds多对接收装置。
为达到上述目的，本发明提供了一种Lvds多对接收装置，包括差分转单端模块，信号延时模块，高速IO时钟驱动模块，高速IO时钟分频模块，串并转换模块；
所述差分转单端模块，用于接收lvds差分时钟并转换为单端时钟信号；
所述信号延时模块，用于接收所述单端时钟信号并进行动态或者静态延时调整生成延时调整信号；
所述高速IO时钟驱动模块，用于接收所述延时调整信号并提供高速时钟；
所述高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；
所述串并转换模块，用于将接收的多对数据转换为并行数据。
优选的，还包括位调整和字节对齐模块；
所述位调整和字节对齐模块，用于根据特殊数据和校准字节比较生成延时调整信号并发送至所述信号延时模块。
本发明还提供了一种Lvds多对发送装置，包括PLL时钟模块，高速IO时钟驱动模块，高速IO时钟分频模块，数据生成模块，并串转换模块，单端信号转化为差分信号模块；
PLL时钟模块，用于生成采样的时钟信号；
高速IO时钟驱动模块，用于接收所述时钟信号并提供高速时钟；
高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；
数据生成模块，用于生成并行数据并发送至所述并串转换模块；
并串转换模块，用于将接收所述并行数据转换为串行数据；
单端信号转化为差分信号模块，用于接收所述串行数据并转换为LVDS信号。
本发明的有益效果在于：Lvds多对发送装置和Lvds多对接收装置具有高速的io时钟，提高传输效率。
【附图说明】
图1为本发明实施例Lvds多对接收装置的结构图；
图2为本发明实施例Lvds多对发送装置的结构图。
【具体实施方式】
为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本说明书技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本说明书保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明提供一种Lvds(LOW VOLTAGE DIFFERENTIAL SIGNALING，低电压差分信号)多对接收装置，包括差分转单端模块，信号延时模块，高速IO时钟驱动模块，高速IO时钟分频模块，串并转换模块。
所述差分转单端模块，用于接收lvds差分时钟并转换为单端时钟信号；
所述信号延时模块，用于接收所述单端时钟信号并进行动态或者静态延时调整生成延时调整信号；
所述高速IO时钟驱动模块，用于接收所述延时调整信号并提供高速时钟；
所述高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；
所述串并转换模块，用于将接收的多对数据转换为并行数据。
在其中一个实施例中，如图1所示，Lvds多对接收装置，包括差分转单端模块，信号延时模块GTP_IOCLKDELAY，高速IO时钟驱动模块GTP_IOCLKBUF，高速IO时钟分频模块GTP_IOCLKDIV，串并转换模块。
所述差分转单端模块，用于接收lvds差分信号并转换为单端信号；
所述信号延时模块GTP_IOCLKDELAY，用于接收所述单端信号并进行动态或者静态延时调整生成延时调整信号RXCLK_DY；
所述高速IO时钟驱动模块GTP_IOCLKBUF，用于接收所述延时调整信号RXCLK_DY并提供高速时钟ICLKA；
所述高速IO时钟分频模块GTP_IOCLKDIV，用于接收所述高速时钟ICLKA并提供低速时钟RCLKA；
所述串并转换模块，用于将接收的多对数据转换为并行数据。
本发明实施例的Lvds多对接收装置，差分时钟RXCLK_P\RXCLK_N经差分转单端模块转换为单端时钟信号RXCLK，再经高速IO时钟驱动模块GTP_IOCLKBUF生成延时调整后的信号延时调整信号RXCLK_DY，延时调整信号RXCLK_DY经高速IO时钟驱动模块GTP_IOCLKBUF生成高速时钟ICLKA提供给串并转换模块作为其高速时钟，同时，高速时钟ICLKA经高速IO时钟分频模块GTP_IOCLKDIV分频后的低速时钟RCLKA提供给串并转换模块作为其低速时钟，串并转换模块，将接收的多对数据转换为并行数据。
具体的，串并转换模块根据高速时钟ICLKA采样多对数据，并在低速时钟RCLKA的低频时钟域下转换为系统并行数据。
在其中一个实施例中，Lvds多对接收装置还包括位调整和字节对齐模块PGR_BIT_WORD_ALIGN。
所述位调整和字节对齐模块PGR_BIT_WORD_ALIGN，通过接收rx_data数据和模块中定义的标准数据进行比较，生成延时调整信号ioclkdelay_move、ioclkdelay_dir并发送至所述信号延时模块GTP_IOCLKDELAY进行动态调整。
具体的，信号延时模块GTP_IOCLKDELAY在进行延时调整时，位调整和字节对齐模块PGR_BIT_WORD_ALIGN采集rx_data中传递的特殊数据和模块中定义的标准数据进行比较，生成延时调整信号ioclkdelay_move、ioclkdelay_dir传递给延时模块GTP_IOCLKDELAY动态调整，直到调整到数据接收正确。
在其中一个实施例中，差分转单端模块包括若干差分转单端子模块，其中，一差分转单端子模块GTP_INBUFDS用于将差分时钟RXCLK_P\RXCLK_N经转换为单端时钟信号RXCLK，其余差分转单端子模块GTP_INBUFDS用于将多对数据转换为多个单端数据。
串并转换模块包括若干串并转换子模块GTP_ISERDES，串并转换子模块GTP_ISERDES将接收的多个单端数据转换为并行数据。
串并转换子模块GTP_ISERDES为4个、7个或8个，以实现Lvds多对接收装置支持1：4，1：7，1：8的比例因子。具体的，通过设置串并转换子模块GTP_ISERDES的模式参数配置以选择不同的比例因子。
在其中一个实施例中，如图1所示，Lvds多对接收装置，包括5个差分转单端子模块GTP_INBUFDS，信号延时模块GTP_IOCLKDELAY，高速IO时钟驱动模块GTP_IOCLKBUF，高速IO时钟分频模块GTP_IOCLKDIV，4个串并转换子模块GTP_ISERDES。
1个差分转单端子模块GTP_INBUFDS，用于将差分时钟RXCLK_P\RXCLK_N经转换为单端时钟信号RXCLK；其余4个差分转单端子模块GTP_INBUFDS，用于4对数据RXDATA_P[0]与RXDATA_N[0]、RXDATA_P[1]与RXDATA_N[1]、RXDATA_P[2]与RXDATA_N[2]、RXDATA_P[3]与RXDATA_N[3]转换为4个单端数据DIA[0]、DIA[1]、DIA[2]、DIA[3]；
所述信号延时模块GTP_IOCLKDELAY，用于接收所述单端信号并进行动态或者静态延时调整生成延时调整信号RXCLK_DY；
所述高速IO时钟驱动模块GTP_IOCLKBUF，用于接收所述延时调整信号RXCLK_DY并提供高速时钟ICLKA；
所述高速IO时钟分频模块GTP_IOCLKDIV，用于接收所述高速时钟ICLKA并提供低速时钟RCLKA；
4个串并转换子模块GTP_ISERDES与其余4个差分转单端子模块GTP_INBUFDS一一应对，4个串并转换子模块GTP_ISERDES根据高速时钟ICLKA采样4个单端数据DIA[0]、DIA[1]、DIA[2]、DIA[3]，并根据低速时钟RCLKA转换为并行数据rx_data0、rx_data1、rx_data2、rx_data3。
其中图中，虚线表示有多个DIA，4个串并转换子模块GTP_ISERDES以堆叠结构表示，代表为多个相同的串并转换子模块GTP_ISERDES。
串并转换子模块GTP_ISERDES的数据输入端DIA用于接收单端数据DIA[0]/DIA[1]/DIA[2]/DIA[3]，高频时钟端用于接收高速时钟ICLKA，低频时钟端用于接收低速时钟RCLKA，
本发明另一实施例提供一种Lvds多对发送装置，包括PLL时钟模块，高速IO时钟驱动模块，高速IO时钟分频模块，数据生成模块，并串转换模块，单端信号转化为差分信号模块；
PLL时钟模块，用于生成采样的时钟信号；
高速IO时钟驱动模块，用于接收所述时钟信号并提供高速时钟；
高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；
数据生成模块，用于生成并行数据并发送至所述并串转换模块；
并串转换模块，用于将接收所述并行数据转换为串行数据；
单端信号转化为差分信号模块，用于接收所述串行数据并转换为LVDS信号。
在其中一个实施例中，并串转换模块包括5个并串转换子模块，单端信号转差分信号模块包括5个单端信号转差分信号子模块。
如图2所示，Lvds多对发送装置，包括PLL时钟模块GTP_PLL，高速IO时钟驱动模块GTP_IOCLKBUF，高速IO时钟分频模块GTP_IOCLKDIV，数据生成模块PGR_TDATA_GEN，5个并串转换子模块GTP_OSERDES，5个单端信号转差分信号子模块GTP_OUTBUFDS。
PLL时钟模块GTP_PLL，用于生成采样的时钟信号PLL_CLK；
高速IO时钟驱动模块GTP_IOCLKBUF，用于接收所述时钟信号PLL_CLK并提供高速时钟OCLKA；
高速IO时钟分频模块GTP_IOCLKDIV，用于接收所述高速时钟OCLKA并提供低速时钟RCLKA；
数据生成模块PGR_TDATA_GEN，用于生成并行数据并发送至所述并串转换模块；
并串转换模块，用于将接收所述并行数据转换为串行数据；
单端信号转化为差分信号模块，用于接收所述串行数据并转换为LVDS信号。
本发明实施例的Lvds多对发送装置，外部参考时钟REF_CLK，经PLL时钟模块GTP_PLL生成采样的时钟信号PLL_CLK,时钟信号PLL_CLK经高速IO时钟驱动模块生成高速时钟OCLKA提供给并串转换模块，同时，高速时钟OCLKA经高速IO时钟分频模块GTP_IOCLKDIV分频后生成低速时钟RCLKA提供给并串转换模块。
具体的，所述数据生成模块PGR_TDATA_GEN的三个输入端分别接收注错信号force_err_n，发送端模式选择信号key_tx_mode_n，以及时钟信号RCLKA。
其中，注错信号force_err_n，用于产生错误的数据信号；发送端模式选择信号key_tx_mode_n，用于选择不同的发送端数据模式；时钟信号RCLKA，用于驱动逻辑。
1个并串转换子模块GTP_OSERDES根据并串转换数据CLK_PATTERN生成发送时钟DOA_CLK，发送时钟DOA_CLK经1个单端信号转差分信号子模块GTP_OUTBUFDS输出时钟差分信号TCLK_P、TCLK_N；其余4个并串转换子模块GTP_OSERDES将数据生成模块PGR_TDATA_GEN生成的并行数据(有规律数据)TX_DATA转换为串行数据DOA_DT，串行数据DOA_DT经其余4个单端信号转差分信号子模块GTP_OUTBUFDS输出数据差分信号TXDATA_P、TXDATA_N。
其中，其余4个并串转换子模块GTP_OSERDES与其余4个单端信号转差分信号子模块GTP_OUTBUFDS一一对应。
图中，虚线代表并行数据TX_DATA连接到多个并串转换子模块GTP_OSERDES的DI,采用堆叠结构代表有多个(其余4个)并串转换子模块GTP_OSERDES和多个(其余4个)单端信号转差分信号子模块GTP_OUTBUFDS。
通过设置并串转换子模块GTP_OSERDES的参数以选择不同的比例因子，本发明实施例的Lvds多对发送装置支持4：1，7：1，8：1的比例因子。
本发明实施例的Lvds多对发送装置和Lvds多对接收装置用于大数据传输或驱动高清液晶屏，具有高速的io时钟，提高传输效率。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (3)
1.一种Lvds多对接收装置，其特征在于，包括差分转单端模块，信号延时模块，高速IO时钟驱动模块，高速IO时钟分频模块，串并转换模块；
所述差分转单端模块，用于接收lvds差分时钟并转换为单端时钟信号；
所述信号延时模块，用于接收所述单端时钟信号并进行动态或者静态延时调整生成延时调整信号；
所述高速IO时钟驱动模块，用于接收所述延时调整信号并提供高速时钟；
所述高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；
所述串并转换模块，用于将接收的多对数据转换为并行数据。
2.根据权利要求1所述的Lvds多对接收装置，其特征在于，还包括位调整和字节对齐模块；
所述位调整和字节对齐模块，用于根据特殊数据和校准字节比较生成延时调整信号并发送至所述信号延时模块。
3.一种Lvds多对发送装置，其特征在于，包括PLL时钟模块，高速IO时钟驱动模块，高速IO时钟分频模块，数据生成模块，并串转换模块，单端信号转化为差分信号模块；
PLL时钟模块，用于生成采样的时钟信号；
高速IO时钟驱动模块，用于接收所述时钟信号并提供高速时钟；
高速IO时钟分频模块，用于接收所述高速时钟并提供低速时钟；
数据生成模块，用于生成并行数据并发送至所述并串转换模块；
并串转换模块，用于将接收所述并行数据转换为串行数据；
单端信号转化为差分信号模块，用于接收所述串行数据并转换为LVDS信号。
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