CN112542210A - 一种高速率的flash极限读写速度测试装置 - Google Patents
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Abstract
本发明公开了一种高速率的flash极限读写速度测试装置，通过采用拓展单元的pll模块对输入的板载时钟信号进行倍频，得到多个高速的时钟信号，再通过拓展单元的slot模块根据指令中操作flash时所采用的时钟速率从pll模块产生的时钟信号中选取相应时钟信号作为flash的操作时钟，slot模块根据解释后的指令和选取的操作时钟对待测flash进行相应操作，使测试装置可以匹配flash的极限读写速度，大大提高了flash极限读写速度，提高了测试的灵活性。
Description
技术领域
本发明涉及flash测试技术领域，尤其涉及的是一种高速率的flash极限读写速度测试装置。
背景技术
随着物联网时代的到来，各种便携性终端设备开始在市场上出现，nor flash芯片由于其读取速度快、可执行代码等特性，在物联网设备中得到了极为广泛的应用。电子产品的稳定性和使用寿命一直以来都是产品开发人员关注的重点，在flash产品出厂后，设计方需要对产品的使用寿命进行监控和测试，确保产品投入市场后的达到预期的表现，一般是周期性的对flash进行擦写操作以实现检测的目的，传统方法采用单片机为核心操控flash，存在着检测速率慢，成本较高等等缺点。
传统的flash读写速率测试方法是采用mcu作为master，flash作为slaver，mcu通过spi总线周期性的向flash发送擦读写读指令实现对flash的cycling操作，能够正常执行cycling的最大操作次数便为该flash的使用寿命。通常flash的极限读写速度能够达到100MHz以上，但是mcu的主频一般较低，达不到这么高的速度，且长期运行在高频率状态下，mcu的使用寿命和稳定性会受到影响，使用的局限性较大。
因此，现有的技术还有待于改进和发展。
发明内容
本发明的目的在于提供一种高速率的flash极限读写速度测试装置，旨在解决现有的flash读写速度测试装置的测试速度慢的问题。
本发明的技术方案如下：一种高速率的flash极限读写速度测试装置，其中，包括：
控制单元，向拓展单元发送控制指令；
电源模块，为待测flash 提供正常供电；
拓展单元，所述拓展单元包括用于产生时钟信号的pll模块；拓展单元接收并解释控制单元发送过来的指令，并根据指令中操作flash时所采用的时钟速率从pll模块产生的时钟信号中选取相应时钟信号作为flash 的操作时钟，拓展单元根据解释后的指令和选取的操作时钟对待测flash 进行读写测试；
待测试芯片模块，在待测试芯片模块内安插待测flash ；
所述待测试芯片模块与电源模块电连接，拓展单元与待测试芯片模块电连接，控制单元与拓展单元电连接，电源模块与拓展单元连接。
所述的高速率的flash极限读写速度测试装置，其中，所述控制单元采用MCU。
所述的高速率的flash极限读写速度测试装置，其中，所述控制单元包括stm32单片机和为stm32单片机提供时钟的晶振，所述stm32单片机与拓展单元电连接。
所述的高速率的flash极限读写速度测试装置，其中，所述拓展单元采用FPGA。
所述的高速率的flash极限读写速度测试装置，其中，所述拓展单元还包括:
ctrl模块，接收并解释控制单元发送过来的指令；
slot模块，接收ctrl模块解释后的指令，根据指令中操作flash 时所采用的时钟速率从pll模块产生的时钟信号中选取相应时钟信号作为flash的操作时钟，根据解释后的指令和选取的操作时钟对待测flash进行相应操作；
所述slot模块与ctrl模块连接，ctrl模块与控制单元连接，pll模块与slot模块连接，slot模块通过待测试芯片模块与待测flash对应连接。
所述的高速率的flash极限读写速度测试装置，其中，所述stm32单片机通过qspi接口与拓展单元进行通信。
所述的高速率的flash极限读写速度测试装置，其中，所述ctrl模块和slot模块通过apb总线连接。
所述的高速率的flash极限读写速度测试装置，其中，所述待测试芯片模块采用flash专用底座。
所述的高速率的flash极限读写速度测试装置，其中，所述电源模块采用直流稳压电源。
本发明的有益效果：本发明通过提供一种高速率的flash极限读写速度测试装置，通过采用拓展单元的pll模块对输入的板载时钟信号进行倍频，得到多个高速的时钟信号，再通过拓展单元的slot模块根据指令中操作flash 时所采用的时钟速率从pll模块产生的时钟信号中选取相应时钟信号作为flash的操作时钟，slot模块根据解释后的指令和选取的操作时钟对待测flash进行相应操作，使测试装置可以匹配flash的极限读写速度，大大提高了flash极限读写速度，提高了测试的灵活性。
附图说明
图1是本发明中高速率的flash极限读写速度测试装置的结构示意图。
图2是本发明中高速率的flash极限读写速度测试装置的操作步骤流程图。
具体实施方式
下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
如图1所示，一种高速率的flash极限读写速度测试装置，包括：
控制单元1，向拓展单元2发送控制指令；
电源模块，为待测flash 3提供正常供电；
拓展单元2，所述拓展单元2包括用于产生时钟信号的pll模块；拓展单元2接收并解释控制单元1发送过来的指令，并根据指令中操作flash 3时所采用的时钟速率从pll模块产生的时钟信号中选取相应时钟信号作为flash 3的操作时钟，拓展单元2根据解释后的指令和选取的操作时钟对待测flash 3进行读写测试；
待测试芯片模块，在待测试芯片模块内安插待测flash 3；
所述待测试芯片模块与电源模块电连接，拓展单元2与待测试芯片模块电连接，控制单元1与拓展单元2电连接，电源模块与拓展单元2连接。
在某些具体实施例中，所述控制单元1采用MCU。
在某些具体实施例中，所述控制单元1包括stm32单片机和晶振，其作用主要是向拓展单元2发送相应的控制指令，stm32单片机的时钟由板载的晶振提供，stm32单片机通过qspi（Quad SPI，即4线spi）接口与拓展单元2进行通信；所述控制指令（此指令非flash内部指令）由控制单元1和拓展单元2双方共同制定，包括配置、启动、bypass（是指可以通过特定的触发状态（断电或死机）让两个网络不通过网络安全设备的系统，而直接物理上导通）等，能够实现对多个flash cycling（flash循环使用）的并行控制和对单一flash的单独控制。
在某些具体实施例中，所述拓展单元2采用FPGA（Field Programmable GateArray）,还包括:
ctrl模块，接收并解释控制单元1发送过来的指令；
slot模块，接收ctrl模块解释后的指令，根据指令中操作flash 3时所采用的时钟速率从pll模块产生的时钟信号中选取相应时钟信号作为flash 3的操作时钟，根据解释后的指令和选取的操作时钟对待测flash 3进行相应操作；
所述slot模块与ctrl模块连接，ctrl模块与控制单元1连接，pll模块与slot模块连接，slot模块通过待测试芯片模块与待测flash3对应连接：控制单元1发送配置指令（指令的一种）到拓展单元2，所述配置指令中包含操作待测flash 3时所采用的时钟速率，由ctrl模块对配置指令进行解析判断，将cycling流程中所需要的操作指令、地址、操作待测flash 3时所采用的时钟速率等信息发送到slot模块，而后控制单元1再次发送启动指令（指令的一种），ctrl模块接收并解析该启动指令后通过apb（Advanced Peripheral Bus，外围总线）总线将slot模块的内部指示寄存器置位，slot模块检测到指示寄存器置位后，根据ctrl模块传送的操作待测flash 3时所采用的时钟速率，从pll模块产生的时钟信号中选取相应时钟信号作为flash 3的操作时钟并开启cycling流程。
在某些具体实施例中，所述待测试芯片模块采用nor flash专用的底座(即插接芯片的插槽)，在底座内安插待测flash3，底座的引脚与拓展单元2相连，底座的引脚与电源模块相连。
在流片（像流水线一样通过一系列工艺步骤制造芯片）过后，flash的芯片设计厂商会对flash成品进行读写速度测试，该项操作是十分必要的，芯片的读写速度很大程度上决定了该芯片的性能优劣，设计生产商只有提供正确的读写速度，方案集成商才能够对该芯片进行正确的评估并将其合理的集成到系统中。
通常情况下，设计厂商是使用mcu作为主控单元对flash进行擦写操作并供给操作时钟，但mcu的主频一般较低，能够供给的时钟频率有限，故本技术方案中采用fpga作为拓展单元2，拓展单元2主要用于接收并解析控制单元1发送的指令，并根据指令内容对flash进行相应的操作，其中fpga内部存在两个逻辑单元，一个是ctrl module（即ctrl模块），另一个是slot module（即slot模块）：Ctrl module用于接收控制单元1指令并进行指令解析；slot module用于根据解析的指令信息操作flash，例如在进行cycling操作时，slot单元会根据ctrl单元发送的操作速率信息调整对flash的操作时钟速率。
在某些具体实施例中，所述电源模块采用直流稳压电源，能够确保安插在待测试芯片模块上的待测flash3的正常供电。本技术方案中，所述电源模块可根据实际需要设置多个，电源模块可通过指令单独对每一个直流稳压电源的电压进行编辑，使得该测试平台的拓展性和兼容性得到大大的提升。
根据上述所述高速率的flash极限读写速度测试装置，如图2所示，其一般的操作步骤如下：
1.控制单元1发送电压配置指令到拓展单元2，Qspi接口中cs port拉低，控制单元1通过io0~3在时钟作用下发送配置指令，拓展单元2在控制单元1提供的时钟下接受数据到移位寄存器。经校验后根据第0 byte信息确定指令类型为电压调节指令，ctrl模块对指令校验后，根据片选信息，将指令中的电压调节信息通过spi总线传递到直流稳压芯片，达到配置直流稳压芯片的目的。
2.控制单元1发送操作flash指令到拓展单元2，经拓展单元2中的ctrl模块校验解析后，将操作flash指令中的有效信息存入ctrl_flash寄存器中并并行输出到slot模块，通过apb总线，ctrl模块将slot模块中的ctrl_flash reg置位。被选中的slot模块检测到ctrl_flash_reg置位后，根据ctrl_flash的信息发送读id指令到flash，并将读取的flashid信息通过apb总线传送到ctrl模块进而发送到控制单元1。
3.控制单元1发送cycling配置指令到拓展单元2，经拓展单元2中的ctrl模块校验解析后，将cycling配置指令中的有效信息存入config寄存器中并并行发送到slot模块，以供slot模块在执行cycling流程中获取读、写、擦操作的指令信息。
4. 控制单元1发送启动指令到拓展单元2，校验通过后ctrl 模块通过apb总线将slot模块内的cycling_en指示寄存器置位，slot模块从而开始进行cycling流程，本设计中cycling流程共分为4个阶段，分别为erase（擦除）、check erase（擦除检查）、program（编程）和check program（编程检查）。
5.slot模块在检测到cycling_en寄存器置位后，进入cycling操作流程，同时根据ctrl模块发送的clock_rate信息，确定操作flash所需采用的时钟速率，从pll模块产生的时钟信号中选取相应时钟信号作为flash 3的操作时钟，完成cycling操作，具体的cycling操作流程此处不做详细描述。
由以上步骤可知，利用本高速率的flash极限读写速度测试装置，能够简单、高效的实现对flash进行高速率的擦写测试，，降低检测成本。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (9)
1.一种高速率的flash极限读写速度测试装置，其特征在于，包括：
控制单元，向拓展单元发送控制指令；
电源模块，为待测flash 提供正常供电；
拓展单元，所述拓展单元包括用于产生时钟信号的pll模块；拓展单元接收并解释控制单元发送过来的指令，并根据指令中操作flash时所采用的时钟速率从pll模块产生的时钟信号中选取相应时钟信号作为flash 的操作时钟，拓展单元根据解释后的指令和选取的操作时钟对待测flash 进行读写测试；
待测试芯片模块，在待测试芯片模块内安插待测flash ；
所述待测试芯片模块与电源模块电连接，拓展单元与待测试芯片模块电连接，控制单元与拓展单元电连接，电源模块与拓展单元连接。
2.根据权利要求1所述的高速率的flash极限读写速度测试装置，其特征在于，所述控制单元采用MCU。
3.根据权利要求1所述的高速率的flash极限读写速度测试装置，其特征在于，所述控制单元包括stm32单片机和为stm32单片机提供时钟的晶振，所述stm32单片机与拓展单元电连接。
4.根据权利要求1所述的高速率的flash极限读写速度测试装置，其特征在于，所述拓展单元采用FPGA。
5.根据权利要求4所述的高速率的flash极限读写速度测试装置，其特征在于，所述拓展单元还包括:
ctrl模块，接收并解释控制单元发送过来的指令；
slot模块，接收ctrl模块解释后的指令，根据指令中操作flash 时所采用的时钟速率从pll模块产生的时钟信号中选取相应时钟信号作为flash的操作时钟，根据解释后的指令和选取的操作时钟对待测flash进行相应操作；
所述slot模块与ctrl模块连接，ctrl模块与控制单元连接，pll模块与slot模块连接，slot模块通过待测试芯片模块与待测flash对应连接。
6.根据权利要求3所述的高速率的flash极限读写速度测试装置，其特征在于，所述stm32单片机通过qspi接口与拓展单元进行通信。
7.根据权利要求5所述的高速率的flash极限读写速度测试装置，其特征在于，所述ctrl模块和slot模块通过apb总线连接。
8.根据权利要求1所述的高速率的flash极限读写速度测试装置，其特征在于，所述待测试芯片模块采用flash专用底座。
9.根据权利要求1所述的高速率的flash极限读写速度测试装置，其特征在于，所述电源模块采用直流稳压电源。
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