CN112532234B - 用于磁传感器的时序控制电路及应用系统 - Google Patents
用于磁传感器的时序控制电路及应用系统 Download PDFInfo
- Publication number
- CN112532234B CN112532234B CN202011372785.7A CN202011372785A CN112532234B CN 112532234 B CN112532234 B CN 112532234B CN 202011372785 A CN202011372785 A CN 202011372785A CN 112532234 B CN112532234 B CN 112532234B
- Authority
- CN
- China
- Prior art keywords
- terminal
- input
- flop
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005291 magnetic effect Effects 0.000 title claims abstract description 31
- 238000005070 sampling Methods 0.000 claims description 27
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 claims description 18
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 claims description 18
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 claims description 14
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 claims description 14
- 239000000872 buffer Substances 0.000 claims description 14
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 claims description 12
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 claims description 12
- 101150110971 CIN7 gene Proteins 0.000 claims description 9
- 101150110298 INV1 gene Proteins 0.000 claims description 9
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims description 9
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 claims description 6
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 claims description 6
- -1 and3 Proteins 0.000 claims description 3
- 238000012545 processing Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005415 magnetization Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011897 real-time detection Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000004622 sleep time Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/90—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of galvano-magnetic devices, e.g. Hall-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0002—Multistate logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Measuring Magnetic Variables (AREA)
- Manipulation Of Pulses (AREA)
Abstract
本发明公开了用于磁传感器的时序控制电路及应用系统，包括慢时钟电路、快时钟电路和组合逻辑单元，所述慢时钟电路控制组合逻辑单元，所述快时钟电路同时控制并响应于组合逻辑单元；所述磁信号检测的时序控制电路引入了快慢两套时钟电路，组合逻辑运算量小，慢时钟电路工作电流低，快时钟工作时间短，有效的降低了开关芯片的功耗，另外组合逻辑控制电路逻辑清晰，运算量小，不易产生毛刺信号，可扩展性和实用性强。
Description
技术领域
本发明涉及传感器控制电路领域，具体涉及用于磁传感器的时序控制电路及应用系统。
背景技术
当前，各向异形磁阻(Anisotropic Magneto Resistance,AMR)效应是铁磁材料中的电阻率随磁化强度(外加磁场)和电流方向的改变而变化的现象，基于这一效应制作的磁阻传感器由于灵敏度高，便于集成化等优点得到了广泛的应用；由于AMR开关芯片是用于检测磁场的有或无，只要响应灵敏，实时的检测并非必要，普通的磁信号检测的时序控制电路的架构，对于分频次数多，计数周期长的应用来说，需要的组合逻辑运算电路规模大，运算量大，中间过程易产生毛刺，功耗比较大。
本发明通过数字控制电路，使芯片中功耗较大的磁阻桥，比较器等模拟电路周期性的处于工作-睡眠-工作状态，通过采样的方法确定磁场的有或无，可以有效的降低芯片的功耗。
发明内容
本发明所要解决的技术问题是普通的磁信号检测的时序控制电路的架构，普通架构只有一个快时钟电路，对于分频次数多，计数周期长的应用来说，需要的组合逻辑运算电路规模大，运算量大，中间过程易产生毛刺，功耗比较大，目的在于提供用于磁传感器的时序控制电路，通过引入了快慢两套时钟电路，清晰的组合逻辑控制电路来解决上述问题。
本发明通过下述技术方案实现：
用于磁传感器的时序控制电路及应用系统，包括慢时钟电路、快时钟电路和组合逻辑单元，所述慢时钟电路控制组合逻辑单元，所述快时钟电路同时控制并响应于组合逻辑单元；其中，所述快时钟电路的输出F_CLK信号端连接组合逻辑单元的CLK_1端子，所述快时钟电路的输入EN信号端连接组合逻辑单元的EN输出端子；所述慢时钟电路的输出S_CLK信号端连接组合逻辑单元的CLK_2端子；所述POR信号端连接组合逻辑单元的POR端子，所述组合逻辑单元的Sampling端和EN端输出Sampling信号和EN信号，所述EN信号为高电平时，所述磁传感器芯片处于正常工作状态；所述EN信号用于控制磁传感器芯片中的开关器处于时序工作，所述Sampling信号用于对磁传感器芯片中的比较器的输出结果进行采样；通过数字控制电路，使芯片中功耗较大的快时钟电路，磁阻桥，比较器等模拟电路周期性的处于工作-睡眠-工作状态，通过采样的方法确定磁场的有或无，可以有效的降低芯片的功耗。
进一步，所述组合逻辑单元包括：与门And1、与门And3、与门And4、计数器、D类触发器DFF6、延时器Delay buffer1、延时器Delay buffer2、驱动缓冲器Driver buffer1和反相器INV1。
进一步，所述与门And1、与门And3和与门And4为二输入与门And。
进一步，所述时钟信号CLK_1端和POR信号端分别连接二输入与门AND1的输入端子，所述二输入与门AND1的输出端连接计数器的输入IN端子，所述计数器的输出为Sampling信号，所述计数器的输出端OUT接第一个延时缓冲器delay buffer1的输入端，所述delay buffer1的输出端连接二个延时缓冲器delay buffer2的输入端，所述第二个延时缓冲器delay buffer2的输出端和POR信号端连接二输入与门AND3，所述二输入与门AND3的输出端连接反相器INV1的输入端；反相器INV1的输出端连接复位信号Reset端，所述计数器Reset端子连接Reset信号端；所述POR信号端和时钟CLK_2信号端连接二输入与门AND4，所述二输入与门AND4的输出端连接D类触发器DFF6的输入时钟CLK端子，所述D类触发器DFF6的D输入端子连接电源VDD，所述D类触发器DFF6的Q输出端子连接驱动缓冲器driverbuffer1的输入端，所述驱动缓冲器driver buffer1的输出端连接EN信号端，所述D类触发器DFF6的CLR端子连接Reset信号端，所述D类触发器DFF6的端子悬空。
进一步，所述计数器包括D类触发器DFF1、D类触发器DFF2、D类触发器DFF3、D类触发器DFF4、D类触发器DFF5和二输入与门And2；所述输入IN信号端接D类触发器DFF1的输入时钟CLK端子，所述D类触发器DFF1的D输入端子接D类触发器DFF1的端子，所述D类触发器DFF1的输出Q端子接D类触发器DFF2的输入时钟CLK端子，所述D类触发器DFF2的输出/>端子接D类触发器DFF2的输入D端子，所述D类触发器DFF2的输出Q端子接D类触发器DFF3的输入时钟CLK端子，所述D类触发器DFF3的D输入端子接D类触发器DFF3的/>端子，所述D类触发器DFF3的输出Q端子接D类触发器DFF4的输入时钟CLK端子，所述D类触发器DFF4的D输入端子接D类触发器DFF4的/>端子,所述D类触发器DFF4的输出Q端子接D类触发器DFF5的输入时钟CLK端子,所述D类触发器DFF5的D输入端子接D类触发器DFF5的/>端子；
其中，第三触发器DFF3的输出Q端子和第五触发器DFF5的输出Q端子分别接第二个二输入与门AND2的输入端子，构成一个模12的计数器；所述D类触发器DFF1、DFF2、DFF3、DFF4、DFF5的复位CLR端子同时连接Rest信号端。
进一步，用于磁传感器的时序控制电路的应用系统，包括时序控制电路和磁阻信号处理电路，所述磁阻信号处理电路响应于时序控制电路发出的使能信号EN和采样信号Sampling。
进一步，所述延时器Delay buffer1和延时器Delay buffer2由级联的偶数延时反相器串接构成，各级联反向器的尺寸根据延时需要设计其尺寸大小，所述驱动缓冲器Driver buffer1由级联的偶数驱动反相器串接构成，各级联反向器的尺寸根据驱动负载需要设计其尺寸大小，所述慢时钟的周期根据芯片的工作-睡眠周期来设计为1个慢时钟周期，其构成方式可以是基于RC充放电和比较器的架构来实现，快时钟其构成方式可以是基于RC充放电和比较器的架构来实现；其周期根据芯片的工作时间，组合逻辑的计数灵活设置。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明用于磁传感器的时序控制电路，所述磁信号检测的时序控制电路引入了快慢两套时钟电路，组合逻辑运算量小，慢时钟电路工作电流低，快时钟工作时间短，有效的降低了开关芯片的功耗，另外组合逻辑控制电路逻辑清晰，运算量小，不易产生毛刺信号，可扩展性和实用性强。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为本发明芯片时序控制电路框架结构示意图。
图2为本发明控制电路结构示意图。
图3为本发明组合逻辑单元结构示意图。
图4为本发明计数器结构示意图。
图5为本发明芯片工作时序图。
图6为本发明芯片内部结构示意图。
图7为现有技术芯片内部结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
在以下描述中，为了提供对本发明的透彻理解阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的结构、电路、材料或方法。
在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“一个实施例”、“实施例”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和、或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的示图都是为了说明的目的，并且示图不一定是按比例绘制的。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
在本发明的描述中，需要理解的是，术语“前”、“后”、“左”、“右”、“上”、“下”、“竖直”、“水平”、“高”、“低”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明保护范围的限制。
实施例
如图1所示，本发明用于磁传感器的时序控制电路及应用系统，采用快慢两套时钟发生器，芯片采用工作-睡眠的方式，将芯片中功耗较大的快时钟电路，磁阻桥，比较器等模拟电路周期性的处于工作-睡眠-工作状态，通过采样的方法确定磁场的有或无。慢时钟电路工作电流极低，快时钟电路工作时间短，这样可以有效降低芯片的功耗，可以应用于各种磁阻开关芯片。芯片的工作--睡眠整个时间周期由慢时钟决定。芯片的工作时间及采样时间由慢时钟，快时钟，组合逻辑运算得到，所述电路包括快慢两套时钟电路，组合逻辑运算单元。本实施例中，为了阐明控制电路的工作方法，假定芯片的工作-睡眠周期设定为1个慢时钟周期，其中工作状态为12个快时钟周期，采样时间由单个延时单元的延时时间乘以延时单元个数设置，其后的时间芯片处于睡眠状态如图5所示。
上述所说的慢时钟的周期根据芯片的工作-睡眠周期来设计为1个慢时钟周期，其构成方式可以是基于RC充放电和比较器的架构来实现。
上述所说的快时钟其构成方式可以是基于RC充放电和比较器的架构来实现；其周期根据芯片的工作时间，组合逻辑的计数灵活设置。
上述所说组合逻辑运算单元为如图2所述，所述组合逻辑单元包括：与门And1、与门And3、与门And4、计数器、D类触发器DFF6、延时器Delay buffer1、延时器Delay buffer2、驱动缓冲器Driver buffer1和反相器INV1；所述与门And1、与门And3和与门And4为二输入与门And。
进一步，所述时钟信号CLK_1端和POR信号端分别连接二输入与门AND1的输入端子，所述二输入与门AND1的输出端连接计数器的输入IN端子，所述计数器的输出为Sampling信号，所述计数器的输出端OUT接第一个延时缓冲器delay buffer1的输入端，所述delay buffer1的输出端连接二个延时缓冲器delay buffer2的输入端，所述第二个延时缓冲器delay buffer2的输出端和POR信号端连接二输入与门AND3，所述二输入与门AND3的输出端连接反相器INV1的输入端；反相器INV1的输出端连接复位信号Reset端，所述计数器Reset端子连接Reset信号端；所述POR信号端和时钟CLK_2信号端连接二输入与门AND4，所述二输入与门AND4的输出端连接D类触发器DFF6的输入时钟CLK端子，所述D类触发器DFF6的D输入端子连接电源VDD，所述D类触发器DFF6的Q输出端子连接驱动缓冲器driverbuffer1的输入端，所述驱动缓冲器driver buffer1的输出端连接EN信号端，所述D类触发器DFF6的CLR端子(复位端)连接Reset信号端，所述D类触发器DFF6的端子悬空。
进一步，如图3所述，所述计数器包括D类触发器DFF1、D类触发器DFF2、D类触发器DFF3、D类触发器DFF4、D类触发器DFF5和二输入与门And2；所述输入IN信号端接D类触发器DFF1的输入时钟CLK端子，所述D类触发器DFF1的D输入端子接D类触发器DFF1的端子，所述D类触发器DFF1的输出Q端子接D类触发器DFF2的输入时钟CLK端子，所述D类触发器DFF2的输出/>端子接D类触发器DFF2的输入D端子，所述D类触发器DFF2的输出Q端子接D类触发器DFF3的输入时钟CLK端子，所述D类触发器DFF3的D输入端子接D类触发器DFF3的/>端子，所述D类触发器DFF3的输出Q端子接D类触发器DFF4的输入时钟CLK端子，所述D类触发器DFF4的D输入端子接D类触发器DFF4的/>端子,所述D类触发器DFF4的输出Q端子接D类触发器DFF5的输入时钟CLK端子,所述D类触发器DFF5的D输入端子接D类触发器DFF5的/>端子；
其中，第三触发器DFF3的输出Q端子和第五触发器DFF5的输出Q端子分别接第二个二输入与门AND2的输入端子，构成一个模12的计数器；所述D类触发器DFF1、DFF2、DFF3、DFF4、DFF5的复位CLR端子同时连接Reset信号端。
进一步，延时缓存器delay buffer由级联的偶数延时反相器串接构成，各级联延时反相器其具体构成可由倒比管反相器加上RC器件构成。
进一步，驱动缓冲器driver buffer由级联的奇数反相器串联构成，各级联反向器的尺寸可由正比管反相器构成，根据驱动的负载大小设计驱动级联数，级联比例倍数。
可以理解：如图6所示，该时序控制电路及工作方法引入了快慢两套时钟电路，组合逻辑运算量小，慢时钟电路工作电流低，快时钟工作时间短，有效的降低了开关芯片的功耗，另外组合逻辑控制电路逻辑清晰，运算量小，不易产生毛刺信号，可扩展性和实用性强。
各模块之间的连接方式见图2。快时钟电路的输出F_CLK信号接组合逻辑单元的CLK_1端子，快时钟电路的输入EN信号接组合逻辑单元的EN输出端子；慢时钟电路的输出S_CLK信号接组合逻辑单元的CLK_2端子；POR信号(来自上电复位模块，上电复位模块这里不详细描述。)接组合逻辑运算单元的POR端子，组合逻辑运算单元输出Sampling，EN,reset信号。
一种信号检测时序控制电路工作方法，包含以下步骤：
①慢时钟的周期数根据芯片的工作-睡眠周期来构建。
②计数器的构建根据芯片的工作周期为多少个快时钟振荡器时钟周期来设计，本实例中为12个快时钟周期，因此可以构建一个5Bit10100的计数器。
③Sampling信号维持时间的构建根据芯片的采样时间来合理设计delay buffer及其级联数目。
④快时钟电路根据芯片的工作时间来合理设计。
⑤将①，②，③，④中各模块进行组合运算得到芯片的工作-睡眠以及采样工作时序。
对比如图6和如图7所示，现有技术的时序控制电路的架构，对于分频次数多，计数周期长的应用来说，需要的组合逻辑运算电路规模大，运算量大，中间过程容易产生毛刺，功耗比较大；
本发明的时序控制电路的架构，采用快慢两套时钟发生器，芯片采用工作-睡眠的方式，将芯片中功耗较大的快时钟，磁阻桥，比较器等模拟电路周期性的处于工作-睡眠-工作状态，通过采样的方法确定磁场的有或无。慢时钟电路工作电流极低，快时钟电路工作时间短，这样可以有效降低芯片的功耗，可以应用于各种磁阻开关芯片。芯片的工作--睡眠整个时间周期由慢时钟决定；芯片的工作时间及采样时间由慢时钟，快时钟，组合逻辑运算得到，所述电路包括：
慢时钟电路：特点是时钟周期比较长，消耗的电流极低，用于设定芯片的工作—睡眠周期。
快时钟电路：特点是时钟周期时间短，通过组合逻辑设定快时钟和开关芯片的工作时间。
组合逻辑运算单元：用于产生磁传感器芯片的检测使能EN信号，快时钟的使能信号及比较器判别输出的采样Sampling信号。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.用于磁传感器的时序控制电路，其特征在于，包括慢时钟电路、快时钟电路和组合逻辑单元，所述慢时钟电路控制组合逻辑单元，所述快时钟电路同时控制并响应于组合逻辑单元；
其中，所述快时钟电路的输出F_CLK信号端连接组合逻辑单元的CLK_1端子，所述快时钟电路的输入EN信号端连接组合逻辑单元的EN输出端子，所述EN信号为使能信号，用于决定快时钟电路工作状态，EN高电平开启时，快时钟工作，EN低电平关闭，快时钟不工作；所述慢时钟电路的输出S_CLK信号端连接组合逻辑单元的CLK_2端子；POR信号端连接组合逻辑单元的POR端子，所述组合逻辑单元的Sampling端和EN端输出Sampling信号和EN信号；所述EN信号用于控制磁传感器芯片中的开关器处于时序工作，所述Sampling信号用于对磁传感器芯片中的比较器的输出结果进行采样。
2.根据权利要求1所述的用于磁传感器的时序控制电路，其特征在于，所述组合逻辑单元包括：与门And1、与门And3、与门And4、计数器、D类触发器DFF6、延时器Delay buffer1、延时器Delay buffer2、驱动缓冲器Driverbuffer1和反相器INV1；
所述CLK_1端和POR信号端分别连接二输入与门AND1的输入端子，所述二输入与门AND1的输出端连接计数器的输入IN端子，所述计数器的输出为Sampling信号，所述计数器的输出端OUT接第一个延时缓冲器delay buffer1的输入端，所述delay buffer1的输出端连接第二个延时缓冲器delay buffer2的输入端，所述第二个延时缓冲器delay buffer2的输出端和POR信号端连接二输入与门AND3，所述二输入与门AND3的输出端连接反相器INV1的输入端；反相器INV1的输出端连接复位信号Reset端，所述计数器的Reset端子连接复位信号Reset端；所述POR信号端和时钟CLK_2信号端连接二输入与门AND4，所述二输入与门AND4的输出端连接D类触发器DFF6的输入时钟CLK端子，所述D类触发器DFF6的D输入端子连接电源VDD，所述D类触发器DFF6的Q输出端子连接驱动缓冲器driverbuffer1的输入端，所述驱动缓冲器driverbuffer1的输出端连接EN信号端，所述D类触发器DFF6的CLR端子连接Reset信号端，所述D类触发器DFF6的端子悬空。
3.根据权利要求2所述的用于磁传感器的时序控制电路，其特征在于，所述与门And1、与门And3和与门And4为二输入与门And。
4.根据权利要求2所述的用于磁传感器的时序控制电路，其特征在于，所述计数器包括D类触发器DFF1、D类触发器DFF2、D类触发器DFF3、D类触发器DFF4、D类触发器DFF5和二输入与门And2；所述输入IN信号端接D类触发器DFF1的输入时钟CLK端子，所述D类触发器DFF1的D输入端子接D类触发器DFF1的端子，所述D类触发器DFF1的输出Q端子接D类触发器DFF2的输入时钟CLK端子，所述D类触发器DFF2的输出/>端子接D类触发器DFF2的输入D端子，所述D类触发器DFF2的输出Q端子接D类触发器DFF3的输入时钟CLK端子，所述D类触发器DFF3的D输入端子接D类触发器DFF3的/>端子，所述D类触发器DFF3的输出Q端子接D类触发器DFF4的输入时钟CLK端子，所述D类触发器DFF4的D输入端子接D类触发器DFF4的/>端子,所述D类触发器DFF4的输出Q端子接D类触发器DFF5的输入时钟CLK端子,所述D类触发器DFF5的D输入端子接D类触发器DFF5的/>端子；
其中，第三触发器DFF3的输出Q端子和第五触发器DFF5的输出Q端子分别接第二个二输入与门AND2的输入端子，构成一个模12的计数器；所述D类触发器DFF1、DFF2、DFF3、DFF4、DFF5的复位CLR端子同时连接Reset信号端。
5.根据权利要求2所述的用于磁传感器的时序控制电路，其特征在于，所述延时器Delaybuffer1和延时器Delaybuffer2由级联的偶数延时反相器串接构成，延时反相器其具体构成由倒比管反相器加上RC器件构成。
6.根据权利要求2所述的用于磁传感器的时序控制电路，其特征在于，所述驱动缓冲器Driverbuffer1由级联的偶数驱动反相器串接构成，驱动反相器其具体构成由正比管反相器构成，根据驱动的负载大小设计驱动级联数，级联比例倍数。
7.用于磁传感器的时序控制电路的应用系统，其特征在于，应用于权利要求1-6任一所述的用于磁传感器的时序控制电路，包括时序控制电路和磁阻信号处理电路，所述磁阻信号处理电路响应于时序控制电路发出的使能信号EN和采样信号Sampling。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011372785.7A CN112532234B (zh) | 2020-11-30 | 2020-11-30 | 用于磁传感器的时序控制电路及应用系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011372785.7A CN112532234B (zh) | 2020-11-30 | 2020-11-30 | 用于磁传感器的时序控制电路及应用系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112532234A CN112532234A (zh) | 2021-03-19 |
| CN112532234B true CN112532234B (zh) | 2024-02-27 |
Family
ID=74995139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011372785.7A Active CN112532234B (zh) | 2020-11-30 | 2020-11-30 | 用于磁传感器的时序控制电路及应用系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112532234B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113691243A (zh) * | 2021-08-26 | 2021-11-23 | 上海芯圣电子股份有限公司 | 一种时序控制系统 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3924258A (en) * | 1974-03-21 | 1975-12-02 | Little Inc A | Digital depth sounder |
| CN1144132A (zh) * | 1993-06-07 | 1997-03-05 | 梅德特龙尼克有限公司 | 廉价的可植入的医疗器 |
| JP2003203045A (ja) * | 2002-01-09 | 2003-07-18 | Canon Inc | インタフェース回路 |
| CN104034324A (zh) * | 2013-03-08 | 2014-09-10 | 飞思卡尔半导体公司 | 减小多功能传感器器件中偏移变化的系统及方法 |
| CN104767516A (zh) * | 2014-01-06 | 2015-07-08 | 上海华虹集成电路有限责任公司 | 异步信号同步电路 |
| DE102014222651A1 (de) * | 2014-11-06 | 2016-05-12 | Infineon Technologies Ag | Digitales Sensorsystem |
| CN109765828A (zh) * | 2019-02-25 | 2019-05-17 | 成都芯进电子有限公司 | 一种磁阻型传感器芯片时序控制电路及控制方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563349B2 (en) * | 2001-06-27 | 2003-05-13 | Texas Instruments Incorporated | Multiplexor generating a glitch free output when selecting from multiple clock signals |
-
2020
- 2020-11-30 CN CN202011372785.7A patent/CN112532234B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3924258A (en) * | 1974-03-21 | 1975-12-02 | Little Inc A | Digital depth sounder |
| CN1144132A (zh) * | 1993-06-07 | 1997-03-05 | 梅德特龙尼克有限公司 | 廉价的可植入的医疗器 |
| JP2003203045A (ja) * | 2002-01-09 | 2003-07-18 | Canon Inc | インタフェース回路 |
| CN104034324A (zh) * | 2013-03-08 | 2014-09-10 | 飞思卡尔半导体公司 | 减小多功能传感器器件中偏移变化的系统及方法 |
| CN104767516A (zh) * | 2014-01-06 | 2015-07-08 | 上海华虹集成电路有限责任公司 | 异步信号同步电路 |
| DE102014222651A1 (de) * | 2014-11-06 | 2016-05-12 | Infineon Technologies Ag | Digitales Sensorsystem |
| CN105588584A (zh) * | 2014-11-06 | 2016-05-18 | 英飞凌科技股份有限公司 | 数字传感器系统 |
| CN109765828A (zh) * | 2019-02-25 | 2019-05-17 | 成都芯进电子有限公司 | 一种磁阻型传感器芯片时序控制电路及控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112532234A (zh) | 2021-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6794863B2 (en) | Magnetic field sensor, method for detecting magnetic field and device for detecting magnetic field | |
| CN112532234B (zh) | 用于磁传感器的时序控制电路及应用系统 | |
| US10505523B2 (en) | Flip-flop | |
| CN103208994A (zh) | 一种两段式时间数字转换电路 | |
| EP2385626A1 (en) | Reducing instantaneous voltage droop during a scan shift operation | |
| US8643411B1 (en) | System for generating gated clock signals | |
| US9652430B2 (en) | Configurable serial and pulse width modulation interface | |
| CN109765828B (zh) | 一种磁阻型传感器芯片时序控制电路及控制方法 | |
| CN109766233A (zh) | 一种感知处理器nbti效应延时的检测电路及其方法 | |
| US4636656A (en) | Circuit for selectively extending a cycle of a clock signal | |
| CN111624469A (zh) | 数字隔离器的传播延时测试电路 | |
| CN105675984B (zh) | 一种脉冲波形测试电路 | |
| CN107422193B (zh) | 一种测量单粒子翻转瞬态脉冲长度的电路及方法 | |
| CN104502750B (zh) | 一种触发器单元单粒子翻转效应实验验证电路 | |
| US20150023463A1 (en) | Modular gray code counter | |
| RU2319297C1 (ru) | D-триггер с самосинхронной предустановкой | |
| CN209182696U (zh) | 一种磁阻型传感器芯片时序控制电路 | |
| CN106338909B (zh) | 相位比较器及门控游标型时间数字转换电路 | |
| CN109698687B (zh) | 一种磁信号检测时序控制电路及控制方法 | |
| CN113691243A (zh) | 一种时序控制系统 | |
| CN102468843A (zh) | 一种数字延迟线电路及延迟锁相环电路 | |
| Guan et al. | Performance analysis of low power null convention logic units with power cutoff | |
| CN114070273A (zh) | Amr传感器开关芯片的时序控制电路架构及控制方法 | |
| US8058902B1 (en) | Circuit for aligning input signals | |
| CN114509709A (zh) | 一种二维arm传感器开关芯片信号检测架构及检测方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |