CN112527832A - 基于fpga的规则引擎加速执行方法、装置、介质及设备 - Google Patents

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Abstract

本发明提供基于FPGA的规则引擎加速执行方法、装置、介质及设备。所述装置包括：规则引擎层，构建于CPU，用于获取待处理的规则数据，从所述规则数据中选择出简单依赖关系的规则数据，并将其送往规则加速核；所述规则加速核，构建于与所述CPU通信连接的FPGA，用于对所述简单依赖关系的规则数据进行计算，并将计算结果送往所述规则引擎层，以供所述规则引擎层予以输出。本发明基于FPGA来实现规则引擎的加速执行，使得规则引擎的并行处理能力获得了极大的提升，具有超高并发能力和超低延时。

Description

基于FPGA的规则引擎加速执行方法、装置、介质及设备
技术领域
本发明涉及规则引擎加速执行技术领域，特别是涉及基于FPGA的规则引擎加速执行方法、装置、介质及设备。
背景技术
规则引擎(Rule Engine)是一种可嵌入的应用组件，可以接收数据输入，解释业务规则，并根据业务规则做出业务决策。基于规则引擎的应用可以实现业务逻辑与应用逻辑的分离，如此，业务规则可以被建立、修改及删除而无需重新编译部署应用系统，这大大提高了对市场变化的反应速度。目前，规则引擎已被广泛应用到企业决策、金融风控、数据分析等诸多生产活动领域。
规则引擎在执行策略规则的时候，策略规则通常由很多条单个规则组成，这些单个规则之间具有较高的独立性，因此通常可以并行执行。目前，常见的规则加速执行方式是利用操作系统的多线程能力，可以做到以几个或数十个线程并发执行。随着社会与经济发展的需要，快速决策能力至关重要，如何提高规则引擎的执行速度对于规则引擎的应用者而言意义重大。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供基于FPGA的规则引擎加速执行方法、装置、介质及设备，用于解决现有技术中的以上问题。
为实现上述目的及其他相关目的，本发明提供一种基于FPGA的规则引擎加速执行装置，包括：规则引擎层，构建于CPU，用于获取待处理的规则数据，从所述规则数据中选择出简单依赖关系的规则数据，并将其送往规则加速核；所述规则加速核，构建于与所述CPU通信连接的FPGA，用于对所述简单依赖关系的规则数据进行计算，并将计算结果送往所述规则引擎层，以供所述规则引擎层予以输出。
于本发明一实施例中，所述规则引擎层包括：数据分离模块，用于获取待处理的规则数据，从所述规则数据中选择出简单依赖关系的规则数据，并将其送往所述规则加速核，以及，从所述规则数据中选择出复杂依赖关系的规则数据，并将其送往软件规则处理器；所述软件规则处理器，用于被配置软件规则代码后，基于所述软件规则代码对所述规则数据中复杂依赖关系的规则数据进行计算；结果合并模块，用于将所述软件规则处理器的计算结果和所述规则加速核的计算结果进行取舍与合并后输出。
于本发明一实施例中，所述规则加速核包括：远程直接数据存取接收模块，用于从随机存储内存获取所述简单依赖关系的规则数据；多个第一计算单元和多个第二计算单元；所述第一计算单元用于计算简单依赖关系的规则的条件判断，所述第二计算单元用于计算简单依赖关系的规则的行为；远程直接数据存取发送模块，用于将所述第一计算单元和所述第二计算单元的计算结果放置到所述随机存储内存中。
于本发明一实施例中，还包括构建于所述CPU的规则加速层，包括：派发模块，用于将所述简单依赖关系的规则数据置于随机存储内存中；收集模块，用于从所述随机存储内存中获取所述规则加速核的计算结果；配置控制模块，用于被配置FPGA规则加速代码后，基于所述FPGA规则加速代码配置所述规则加速核，控制所述规则加速核的运行。
为实现上述目的及其他相关目的，本发明提供一种基于FPGA的规则引擎加速执行方法，包括：规则引擎层获取待处理的规则数据，从所述规则数据中选择出简单依赖关系的规则数据，并将其送往构建于FPGA的规则加速核；其中，所述规则引擎层构建于CPU；所述规则加速核对所述简单依赖关系的规则数据进行计算，并将计算结果送往所述规则引擎层，以供所述规则引擎层予以输出；其中，所述规则加速核构建于与所述CPU通信连接的FPGA。
于本发明一实施例中，所述规则引擎层包括：数据分离模块、软件规则处理器、及结果合并模块；所述方法还包括：所述数据分离模块获取待处理的规则数据，从所述规则数据中选择出简单依赖关系的规则数据，并将其送往所述规则加速核，以及，从所述规则数据中选择出复杂依赖关系的规则数据，并将其送往软件规则处理器；所述软件规则处理器被配置软件规则代码后，基于所述软件规则代码对所述规则数据中复杂依赖关系的规则数据进行计算；所述结果合并模块将所述软件规则处理器的计算结果和所述规则加速核的计算结果进行取舍与合并后输出。
于本发明一实施例中，所述规则加速核包括：远程直接数据存取接收模块、多个第一计算单元和多个第二计算单元、及远程直接数据存取发送模块；所述方法还包括：所述远程直接数据存取接收模块从随机存储内存获取所述简单依赖关系的规则数据；所述第一计算单元计算简单依赖关系的规则的条件判断，所述第二计算单元计算简单依赖关系的规则的行为；所述远程直接数据存取发送模块将所述第一计算单元和所述第二计算单元的计算结果放置到所述随机存储内存中。
于本发明一实施例中，所述方法还包括：派发模块将所述简单依赖关系的规则数据置于随机存储内存中；收集模块从所述随机存储内存中获取所述规则加速核的计算结果；配置控制模块被配置FPGA规则加速代码后，基于所述FPGA规则加速代码配置所述规则加速核，控制所述规则加速核的运行。
为实现上述目的及其他相关目的，本发明提供一种电子设备，包括所述的基于FPGA的规则引擎加速执行装置。
为实现上述目的及其他相关目的，本发明提供一种计算机可读存储介质，其中存储有计算机程序，所述计算机程序被处理器加载执行时，实现所述的基于FPGA的规则引擎加速执行方法。
如上所述，本发明的基于FPGA的规则引擎加速执行方法、装置、介质及设备，具有以下有益效果：
1、相比于常见的利用操纵系统的多线程能力来实现规则加速，本发明的并发处理能力更强，使得规则引擎的并行处理能力获得极大的提升，获得超高并发能力和超低延时，功耗比更优；
2、本发明的装置作为一种可配置设备，灵活性高，能满足规则引擎需因生产活动的改变而做出变化的要求；。并且，相对传统计算设备CPU来说，本发明具有更高的并发执行能力和更优的功耗比；
3、本发明实际的加速效果将取决于规则的复杂性以及FPGA硬件资源的数量，相对于纯软件方案来说可以取得数十倍至数百倍的加速效果。
附图说明
图1显示为本发明一实施例中的基于FPGA的规则引擎加速执行装置的架构示意图。
图2显示为本发明一实施例中的包括基于FPGA的规则引擎加速执行装置的电子设备的示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
当前无论是个人PC还是商用服务器通常都是多核的，甚至是多CPU的。但是，受限于其架构束缚，CPU的核数通常较少，一般不超过一百个。而FPGA作为一种可编程硬件设备，可以被用来设计成具有超高并发的计算设备。
FPGA作为近年来一种新型的计算技术，相对传统计算设备CPU来说具有超高的并发执行能力和更优的功耗比，越来越得到业界的重视。作为异构计算的一种主要手段，目前已被主流云计算厂商所支持，如Azure、阿里云、腾讯云等。
ASIC(Application Specific Integrated Circuit，专用集成电路)尽管也可以定制超高的并发处理能力，但是却无法达成可配置化。而实际生产活动中，规则经常需要因应用业务场景的变化而发生变化，FPGA作为一种可配置设备完全可以满足这种变化需求，兼具高并发性与灵活性。
本发明利用FPGA的特性提出的规则引擎加速执行技术，将规则按简单依赖关系和复杂依赖关系分类，前者的规则数据送往FPGA进行处理，后者的规则数据依然在CPU进行处理，之后再将这两部分的计算结果进行取舍与合并。
以下先对简单依赖关系和复杂依赖关系进行介绍。
具有简单依赖关系(如：条件分枝依赖、数据依赖等)的单个规则的基本结构一般由名称(RuleName)、条件判断(LHS,Conditions)和行为(RHS,Actions)三部分组成，
例如：
Figure BDA0002204819330000041
当所有条件都得到满足，行为就会被触发，否则行为不会被触发。
如果某条规则(Rule2)的条件判断依赖于另一条规则(Rule1)的行为执行结果，通常的做法是给予被依赖的单条规则(Rule1)较高优先级，而给予依赖规则(Rule2)较低优先级。这样一来，高优先级的规则(Rule1)执行完毕之后，低优先级规则(Rule2)在执行时就可以根据前面的执行结果完成条件判断，从而形成严格的顺序执行关系，这种规则被称为具有复杂依赖关系的规则，
例如：
Figure BDA0002204819330000051
另外，在本发明中除了需要外部数据依赖的规则被视为复杂依赖关系的规则，需要调用外部服务接口的规则也被视为复杂依赖关系的规则。
本发明实施例提供一种基于FPGA的规则引擎加速执行装置，主要包括：构建于CPU的规则引擎层、构建于FPGA的规则加速核，其中，CPU和FPGA之间的通信总线为PCIe或者其他高速总线。规则引擎层用于获取待处理的规则数据，从所述规则数据中选择出具有简单依赖关系的规则数据，并将其送往规则加速核。所述规则加速核用于对所述具有简单依赖关系的规则数据进行计算，并将计算结果送往所述规则引擎层，由所述规则引擎层予以输出。
由此，本实施例利用FPGA把Condition的计算与Action的计算并行执行，后续再基于Condition的计算结果选择是否保留。这样一来，就可以基于FPGA的超高并发处理能，让FPGA一次性地把所有的Action与所有的Condition都计算出来，基于计算的出来的Condition的值对Action结果进行取舍，从而达到提速的效果。
请参阅图1，图1展示为本发明的基于FPGA的规则引擎加速执行装置在一较佳的实施例中的架构图，包括：位于CPU侧的规则引擎层、规则加速层，及位于FPGA侧的规则加速核。由此，
规则引擎层包括：数据分离模块、软件规则处理器、结果合并模块。数据分离模块，用于获取待处理的规则数据，从所述规则数据中选择出简单依赖关系的规则数据，并将其送往所述规则加速核，以及，从所述规则数据中选择出复杂依赖关系的规则数据，并将其送往软件规则处理器；软件规则处理器，用于被配置软件规则代码后，基于所述软件规则代码对所述规则数据中复杂依赖关系的规则数据进行计算；结果合并模块，用于将所述软件规则处理器的计算结果和所述规则加速核的计算结果进行取舍与合并后输出。
规则加速层(Rule Acceleration Layer，简称RAL)包括：派发模块、收集模块、配置控制模块。派发模块，用于将所述简单依赖关系的规则数据置于随机存储内存中；收集模块，用于从所述随机存储内存中获取所述规则加速核的计算结果；配置控制模块，用于被配置FPGA规则加速代码后，基于所述FPGA规则加速代码配置所述规则加速核，控制所述规则加速核的运行。
规则加速核包括：远程直接数据存取接收模块(RDMA RX)、多个第一计算单元(Condition Unit，简称CU)和多个第二计算单元(Action Unit，简称AU)、远程直接数据存取发送模块(RDMA TX)。
远程直接数据存取接收模块，用于从随机存储内存RAM获取所述简单依赖关系的规则数据；本装置在工作过程中，多个第一计算单元和多个第二计算单元的整体称为RAArray，每条规则都有一个对应的CU单元和一个对应的AU单元。所述第一计算单元用于计算简单依赖关系的规则的条件判断，所述第二计算单元用于计算简单依赖关系的规则的行为。远程直接数据存取发送模块，用于将所述第一计算单元和所述第二计算单元的计算结果放置到所述随机存储内存RAM中。
需要说明的是，在本装置工作之前，技术人员需要先识别哪些规则是简单依赖关系，可以采用FPGA加速，哪些规则由于是复杂依赖关系而不能被FPGA加速，需采用CPU加速，然后分别编写FPGA规则加速代码和软件规则代码。随后，烧录FPGA规则加速代码到FPGA，配置软件规则代码到软件规则处理器。此外，规则加速核的代码的编写、构建与测试过程，以及FPGA程序的烧录，均符合一般的FPGA应用开发过程。
本装置在工作时执行以下基于FPGA的规则引擎加速执行方法：
人工或通过计算机向软件规则处理器配置软件规则代码，以使软件规则处理器基于所述软件规则代码对复杂依赖关系的规则数据进行计算。向配置控制模块配置FPGA规则加速代码，以使配置控制模块基于所述FPGA规则加速代码配置所述规则加速核、控制所述规则加速核的运行。
步骤1、数据分离模块获取待处理的规则数据，从所述规则数据中选择出简单依赖关系的规则数据，并将其送往构建于FPGA的规则加速核；从所述规则数据中选择出复杂依赖关系的规则数据，并将其送往软件规则处理器；
步骤2、派发模块将所述简单依赖关系的规则数据置于随机存储内存中；
步骤3、远程直接数据存取接收模块从随机存储内存获取所述简单依赖关系的规则数据；
步骤4、所述第一计算单元计算简单依赖关系的规则的条件判断，所述第二计算单元计算简单依赖关系的规则的行为；
步骤5、远程直接数据存取发送模块将所述第一计算单元和所述第二计算单元的计算结果放置到所述随机存储内存中；
步骤6、收集模块从所述随机存储内存中获取所述规则加速核的计算结果；
步骤7、结果合并模块将所述软件规则处理器的计算结果和所述规则加速核的计算结果进行取舍与合并后输出。
实现上述各方法实施例的全部或部分步骤可以通过计算机程序相关的硬件来完成。基于这样的理解，本发明还提供一种计算机程序产品，包括一个或多个计算机指令。所述计算机指令可以存储在计算机可读存储介质中。所述计算机可读存储介质可以是计算机能够存储的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(如：软盘、硬盘、磁带)、光介质(如：DVD)、或者半导体介质(如：固态硬盘Solid State Disk(SSD))等。
参阅图2，本发明还提供一种电子设备20，电子设备20可以是台式机、便携式电脑等。电子设备20包括前述实施例提供的基于FPGA的规则引擎加速执行装置。
综上所述，本发明的基于FPGA的规则引擎加速执行方法、装置、介质及设备，有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种基于FPGA的规则引擎加速执行装置，其特征在于，包括：
规则引擎层，构建于CPU，用于获取待处理的规则数据，从所述规则数据中选择出简单依赖关系的规则数据，并将其送往规则加速核；
所述规则加速核，构建于与所述CPU通信连接的FPGA，用于对所述简单依赖关系的规则数据进行计算，并将计算结果送往所述规则引擎层，以供所述规则引擎层予以输出。
2.根据权利要求1所述的装置，其特征在于，所述规则引擎层包括：
数据分离模块，用于获取待处理的规则数据，从所述规则数据中选择出简单依赖关系的规则数据，并将其送往所述规则加速核，以及，从所述规则数据中选择出复杂依赖关系的规则数据，并将其送往软件规则处理器；
所述软件规则处理器，用于被配置软件规则代码后，基于所述软件规则代码对所述规则数据中复杂依赖关系的规则数据进行计算；
结果合并模块，用于将所述软件规则处理器的计算结果和所述规则加速核的计算结果进行取舍与合并后输出。
3.根据权利要求1所述的装置，其特征在于，所述规则加速核包括：
远程直接数据存取接收模块，用于从随机存储内存获取所述简单依赖关系的规则数据；
多个第一计算单元和多个第二计算单元；所述第一计算单元用于计算简单依赖关系的规则的条件判断，所述第二计算单元用于计算简单依赖关系的规则的行为；
远程直接数据存取发送模块，用于将所述第一计算单元和所述第二计算单元的计算结果放置到所述随机存储内存中。
4.根据权利要求1所述的装置，其特征在于，还包括构建于所述CPU的规则加速层，包括：
派发模块，用于将所述简单依赖关系的规则数据置于随机存储内存中；
收集模块，用于从所述随机存储内存中获取所述规则加速核的计算结果；
配置控制模块，用于被配置FPGA规则加速代码后，基于所述FPGA规则加速代码配置所述规则加速核，控制所述规则加速核的运行。
5.一种基于FPGA的规则引擎加速执行方法，其特征在于，包括：
规则引擎层获取待处理的规则数据，从所述规则数据中选择出简单依赖关系的规则数据，并将其送往构建于FPGA的规则加速核；其中，所述规则引擎层构建于CPU；
所述规则加速核对所述简单依赖关系的规则数据进行计算，并将计算结果送往所述规则引擎层，以供所述规则引擎层予以输出；其中，所述规则加速核构建于与所述CPU通信连接的FPGA。
6.根据权利要求5所述的方法，其特征在于，所述规则引擎层包括：数据分离模块、软件规则处理器、及结果合并模块；所述方法还包括：
所述数据分离模块获取待处理的规则数据，从所述规则数据中选择出简单依赖关系的规则数据，并将其送往所述规则加速核，以及，从所述规则数据中选择出复杂依赖关系的规则数据，并将其送往软件规则处理器；
所述软件规则处理器被配置软件规则代码后，基于所述软件规则代码对所述规则数据中复杂依赖关系的规则数据进行计算；
所述结果合并模块将所述软件规则处理器的计算结果和所述规则加速核的计算结果进行取舍与合并后输出。
7.根据权利要求5所述的方法，其特征在于，所述规则加速核包括：远程直接数据存取接收模块、多个第一计算单元和多个第二计算单元、及远程直接数据存取发送模块；所述方法还包括：
所述远程直接数据存取接收模块从随机存储内存获取所述简单依赖关系的规则数据；
所述第一计算单元计算简单依赖关系的规则的条件判断，所述第二计算单元计算简单依赖关系的规则的行为；
所述远程直接数据存取发送模块将所述第一计算单元和所述第二计算单元的计算结果放置到所述随机存储内存中。
8.根据权利要求5所述的方法，其特征在于，还包括：
派发模块将所述简单依赖关系的规则数据置于随机存储内存中；
收集模块从所述随机存储内存中获取所述规则加速核的计算结果；
配置控制模块被配置FPGA规则加速代码后，基于所述FPGA规则加速代码配置所述规则加速核，控制所述规则加速核的运行。
9.一种电子设备，其特征在于，包括：如权利要求1至4中任一所述的基于FPGA的规则引擎加速执行装置。
10.一种计算机可读存储介质，其中存储有计算机程序，其特征在于，所述计算机程序被处理器加载执行时，实现如权利要求5至8中任一所述的基于FPGA的规则引擎加速执行方法。
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