JP2016189363A - 半導体外観検査装置および画像処理装置 - Google Patents

Abstract

【課題】
検査対象であるウェハの微細化に伴い、プロセッサの数を増やし対応しなければならない画像処理装置は、プロセッ数の増加により装置が高コスト化する課題が存在した。
【解決手段】
ウェハの外観を検査する半導体外観検査装置であって、ウェハの画像データを検出する画像検出部と、検出された画像データからウェハの欠陥判定処理を行う複数のＣＰＵコアと、ＣＰＵコアが行う欠陥判定処理のうち所定の処理を実行する複数のパイプラン演算部を有し、複数のパイプライン演算部で所定の処理を並列処理するアクセラレータ部と、を備える。
【選択図】 図１

Description

本発明は、半導体外観検査装置および画像処理装置に関する。

本技術分野の背景技術として、WO2011/148920公報（特許文献１）がある。この公報には、「並列実行制御処理の柔軟性、拡張性を損なわずに高速化を可能とする。１つまたは複数のメインプロセッサ及び複数のサブプロセッサと、各サブプロセッサの実行制御を行う実行制御回路とを備え、実行制御回路は、各サブプロセッサの実行制御処理のための実行制御用プロセッサと、各サブプロセッサのコマンド起動用のコントロールバス出力手段と、各サブプロセッサからのステータス通知用のステータスバス入力手段と、ステータス通知が動作シーケンス上で次に発行される処理コマンドと１対１の依存関係にあり高速処理するか否かを判定する判定回路と、高速処理する場合に対応する処理起動コマンドを発行するステータスアクセラレータと、実行制御用プロセッサを用いてステータス通知を処理するためのステータスＦＩＦＯ制御部とを備えるマルチプロセッサシステムを提供する。」と記載されている（要約参照）。

ＷＯ２０１１／１４８９２０公報

特許文献１には、「並列実行制御処理の柔軟性、拡張性を損なわずに高速化を可能とするマルチプロセッサシステムを提供できる」、と記載されているが、特許文献１のマルチプロセッサシステムは、例えばヒストグラム処理は高速処理出来ないため、システムの高性能化にはプロセッサの数を増やしてプロセッサあたりの処理データ量を減らさなければならない。そのため、例えば、プロセッサ数の増加により装置が高コスト化する課題が存在した。

そこで、本発明は、画像処理の負荷を低減し、ハードウェア量の増大を抑えて低コスト化、低消費電力化した半導体外観検査装置を提供することを目的とする。

上記課題を解決するために、例えば下記の構成を採用する。

ウェハの外観を検査する半導体外観検査装置であって、ウェハの画像データを検出する画像検出部と、検出された画像データからウェハの欠陥判定処理を行う複数のＣＰＵコアと、ＣＰＵコアが行う欠陥判定処理のうち所定の処理を実行する複数のパイプライン演算部を有し、複数のパイプライン演算部で所定の処理を並列処理するアクセラレータ部と、を備える。

本発明によれば、画像処理の負荷を低減し、ハードウェア量の増大を抑えて低コスト化、低消費電力化を実現する。

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

実施例１の半導体外観検査装置の構成図 実施例１の画像検出部の処理の一例の模式図。 実施例１の命令フェッチ部の構成の一例を示す図 実施例１のアクセラレータ起動データの構成の一例を示す図 実施例１のパイプライン制御データの構成の一例を示す図 実施例１のパイプライン演算部の構成の一例を示す図 実施例１のＣＰＵコアで実施される画像処理の一例のフローチャート 実施例１の画像処理の動作とデータの流れの一例を説明する図 従来の半導体外観検査装置の構成図 従来の半導体外観検査装置の動作とデータの流れの一例 従来の半導体外観検査装置の別の構成図 実施例２の半導体外観検査装置の構成の一例を示す図 実施例２のヒストグラム演算部を説明する構成の一例を示す図 従来の半導体外観検査装置の処理の一例を説明するフローチャート 従来の半導体外観検査装置の処理の一例を説明する模式図 実施例３の半導体外観検査装置の構成の一例を示す図 実施例３のＬＵＴ演算部を説明する構成の一例を示す図 実施例４の半導体外観検査装置の構成の一例を示す図 実施例４のデータバッファを説明する図 実施例５の半導体外観検査装置の構成の一例を示す図 実施例６半導体外観検査装置の構成の一例を示す図

以下、実施例を、図面を用いて説明する。

本実施例では、画像処理をパイプラインで高速化することで複数のCPUコアの処理負荷を低減し、画像処理ハードウェア量の増大を抑えて半導体外観検査装置の低コスト化を実現する半導体外観検査装置の例を説明する。

図１は、本実施例の半導体外観検査装置の一例の構成図である。

半導体外観検査装置９９は、ＸＹステージ１、ウェハ２、対物レンズ４、イメージセンサ５、集約レンズ６、光源７、アナログ画像情報８、画像検出部３１、Ａ/Ｄ変換機３２、画像データ９、画像処理装置１０、サーバ１１ａ、１１ｂ、ＣＰＵ１２ａ、１２ｂ、アクセラレータ部１３、命令フェッチ部１４、パイプライン演算部１６ａ、１６ｂ、１６ｃ、１６ｄ、パイプライン制御バス１７、演算結果バス２０、命令フェッチバス２１、内部バス２３、ＣＰＵコア２４ａ、２４ｂ、画像メモリ２５、中央制御部２６、画像検出部状態信号２７、画像処理装置状態信号２８、結果出力部２９、画像処理結果データ３０、を有する。

結果出力部２９は、図示しないＧＵＩ(Ｇｒａｐｈｉｃａｌ Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ)を備えており、オペレータの指示を受け、中央制御部２６を介し、装置全体を制御する働きがある。ＧＵＩとしては、パーソナルコンピュータの表示モニタ、キーボードやマウス等の入力手段が一般的に用いられる。ＧＵＩの制御対象には、例えば、検査シーケンスの制御、検査後に欠陥情報を特徴量に基づいて分類し、検出した欠陥の確認を行う処理、検査のレシピの作成、装置を運用する際に必要なユーティリティの制御、等が存在する。

画像検出部３１の構成は以下のとおりである。光源７は、光（例えばＵＶ光、ＤＵＶ光）を出力する。集約レンズ６は、光源７から出力された光をスリット状に集光し、対物レンズを通して、ウェハ２上に照射する。ＸＹステージ１はウェハ２を所定方向に移動する。対物レンズ４は、ウェハ２上に形成された回路パターンから反射された光を集光し、結像する。イメージセンサ５はＴＤＩセンサ等である。イメージセンサ５は結像した回路パターンの像を撮像し、アナログ画像情報８を出力する。

Ａ／Ｄ変換機３２は、センサ５から出力されたアナログ画像情報８を画像データ９に変換する。 図２は、画像検出部３１がウェハ上チップのデータをセンサ５が取得する処理の一例を示した模式図である。

ウェハ３９９上にチップ（１）３００、チップ（２）３０１が存在する。

センサ５は、ウェハ３９９の画像データを取得する。図２では、チップ画像データを５個のＣＰＵコアに分担する例を示している。よって、センサ５によって、チップ（１）３００からはＣＰＵコア分担画像データ３０３〜３０７が、チップ（２）３０１からは３０８〜３１２が連続的に取得される。

ＣＰＵ１２ａ、１２ｂの構成は以下のとおりである。画像メモリ２５は、画像データ９を受け取る。ＣＰＵコア２４ａ、２４ｂは、画像メモリ２５が受け取った画像データ９を用いて、所定のデータ処理を実施する。ＣＰＵコア２４ａ、２４ｂは、ＣＰＵコア内で演算するコア命令と、アクセラレータ部１３で演算するアクセラレータ命令と、その他命令を実行する。 アクセラレータ部１３は、命令フェッチ部１４と複数のパイプライン演算部１６により構成され、ＣＰＵコア２４が行う複数の演算処理のうち、所定の処理を並列処理する。
ＣＰＵコア２４ａ、２４ｂは、アクセラレータ命令を実行すると、命令と画像メモリ２５のアドレス情報などアクセラレータ処理に必要なアクセラレータ起動データ１４９９を生成して、アクセラレータ部１３の命令フェッチ部１４に送信する。命令フェッチ部１４は、アクセラレータ起動データ１４９９を受け取る。

図３は、命令フェッチ部１４の一例を説明する図である。

命令フェッチ部１４は、起動データ格納部１４０１、データ読み出し部１４０２、データバッファ部１４０３、パイプライン選択部１４０４、情報合成部１４０５、を有する。起動データ格納部１４０１は、アクセラレータ起動データ１４９９を受け取る。起動データ格納部１４０１は、一例として、ＦＩＦＯメモリである。

図４は、アクセラレータ起動データ１４９９の一例を説明する図である。

アクセラレータ起動データ１４９９は、命令発行元のＣＰＵコアを一意に識別するコア識別値、アクセラレート命令を一意に示す命令識別値、処理データの先頭メモリアドレス値、処理データの終端メモリアドレス値、を有する。アクセラレータ起動データ１４９９は、一例として、Ｃ言語での構造体変数である。

図３に戻り、データ読み出し部１４０２は、起動データ格納部１４０１から、アクセラレータ起動データ１４９９を受け取り、先頭メモリアドレス値、終端メモリアドレス値を抽出する。

データ読み出し部１４０２は、命令フェッチバス２１を介し、画像メモリ２５にメモリ読み出し要求を出す。

データバッファ１４０３は、命令フェッチバス２１を介し、画像データ９のうち先頭メモリアドレス値、終端メモリアドレス値で指定されたデータを受け取る。

パイプライン選択部１４０４は、起動データ格納部１４０１から、同様にアクセラレータ起動データ１４９９を受け取り、アクセラレート命令の命令識別値を抽出する。

パイプライン選択部１４０４は、抽出したアクセラレート命令を実行可能であるパイプライン演算部１６ａ〜１６ｄの個数と、演算結果バス２０の通知によるパイプライン演算部１６ａ〜１６ｄの演算完了状態、から、演算可能なパイプライン演算部を決定し、そのパイプライン演算部を示す一意のパイプラインＩＤ番号を生成する。

情報合成部１４０５は、データバッファ１４０３から画像データを受け取り、パイプライン選択部１４０４からパイプラインＩＤ番号を受けとり、それら情報を合成してパイプライン制御データ１７９９を生成する。

図５は、パイプライン制御データ１７９９の一例を説明する図である。

パイプライン制御データ１７９９は、命令発行元のＣＰＵコアを一意に識別するコア識別値、演算実施パイプラインを一意に識別するパイプライン識別値、パイプラインで処理するデータ０（先頭）からｎ（終端）まで、を有する。

図１に戻り、パイプライン演算部１６ａ〜１６ｄは、パイプライン制御バス１７を介し、パイプライン制御データ１７９９を受け取る。

図６は、パイプライン演算部１６ａ〜１６ｄの一例を説明する図である。なお、パイプライン演算部１６ａ〜１６ｄを全て同一の構成とし、代表例としてパイプライン演算部１６として説明する。しかしながら、パイプライン演算部１６ａ〜１６ｄの構成は全て同一ではなくても良く、異なる演算種類を実行する異なる構成のパイプライン演算部が、異なる個数で存在してもよい。一例として、パイプライン演算部１６ａ〜１６ｄの全てが異なる演算を実行する異なる構成のパイプライン演算部でもよい。

パイプライン選択部１４０４は、これらパイプライン演算部１６ａ〜１６ｄの組み合わせについては、すべて既知とする。

パイプライン演算部１６は、パイプラインセレクタ１６０１、パイプライン識別ＩＤ１６０２、パイプライン処理１６０３、１６０４、結果書き込み部１６０５、を有する。

パイプラインセレクタ１６０１はパイプライン制御データ１７９９を受け取り、パイプライン識別ＩＤ１６０２と照合する。

パイプライン処理１６０３は、パイプラインセレクタ１６０１でパイプライン識別ＩＤ１６０２と合致したパイプライン制御データ１７９９の処理データ０を用い、処理を行う。

パイプライン処理１６０４は、パイプライン制御データ１７９９の処理データ０を用い、処理を行う。

パイプライン処理１６０３、１６０４は、パイプライン制御データ１７９９の処理データｎまで、連続し処理を行う。

結果書き込み部１６０５は、パイプライン処理１６０４を経た処理結果データを、命令発行元のＣＰＵコアを一意に識別するコア識別値を用いて、演算結果バス２０を介して、ＣＰＵコア２４ａ、２４ｂのうち該当するＣＰＵコアに、送る。

パイプライン演算部１６は、以上のように、演算に必要な特定の処理１６０３、１６０４だけで構成されており、特定処理に特化することで、回路規模は汎用のＣＰＵコアに比べ小さく構成可能である。

パイプライン演算部１６は、パイプライン制御データ１７９９の処理データ０から処理データｎを１６０３、１６０４で処理を行う。処理データ個数が１から１０、１００と増えるにつれ、パイプライン演算部１６は１サイクルごとに演算結果が出るようになり、これは、パイプライン処理の特徴である。

パイプライン演算部１６は、また、パイプライン制御データ１７９９の処理データ０から処理データｎを連続して、中断や割り込み、分岐など無く、処理を行う。これは、中断や割り込み、分岐などがあり、またキャッシュメモリアクセス時のキャッシュミスなどがあるＣＰＵコア２４ａ、２４ｂにくらべて、高速に処理を完了することが可能である。

図1のＣＰＵコア２４ａ、２４ｂは、パイプライン演算部１６ａ〜１６ｄからの処理結果データを受け取り、アクセラレータ命令の実行を完了する。

結果出力部３０は、画像処理装置１０のサーバ１１ａ、１１ｂのＣＰＵ１２ａ、１２ｂのＣＰＵコア２４ａ、２４ｂが行った処理結果を統合したものを、装置のユーザに対して処理結果として表示する。

画像処理装置状態信号２８は、画像処理装置１０でのデータ処理の状況のステータス情報であり、中央制御部２６で受け取られる。

画像検出部状態信号２７は、画像検出部３１の制御の状況のステータス情報であり、中央制御部２６で受け取られる。

図７は、ＣＰＵコア２４ａ、２４ｂで実施される画像処理の一例のフローチャートを示す。

ＣＰＵコア２４ａ、２４ｂにおいて画像処理が開始される（２７００）と、画像メモリ２５に検査画像が入力される（２７０１）。入力された検査画像は、位置ずれ検出および／または補正処理が施される（２７０２）。位置ずれ検出処理および／または補正処理が施された検査画像は、閾値算出処理（２７０３）される。

閾値算出処理された検査画像は、欠陥判定処理（２７０４）され、ＣＰＵコア２４ａ、２４ｂにおける、画像処理の完了（２７０５）となる。

図８は、本実施例による半導体外観検査装置９９の、画像処理の動作とデータの流れの一例を説明する図である。

画像データ９は、最初のダイ（１）２１００の画像２１１５をＣＰＵ１２ａに分配し、２番目の画像２１１６をＣＰＵ１２ｂに、以下同様にＣＰＵ１２ｄまで、転送する。

画像データ９は、ウェハ上のスキャンが機械的に連続して行われるため、次のダイ（２）２１０１の最初の画像２１２０をＣＰＵ１２ａに、２番目の画像２１２１をＣＰＵ１２ｂに、以下同様にＣＰＵ１２ｄに、順次転送する。

ＣＰＵ１２ａからＣＰＵ１２ｄでは、分配されたデータを画像処理する。例えばＣＰＵ１２ａにおいては、ダイ（２）２１０１の画像２１２１を分配された後、画像処理２１０８を行う。

以上のように、半導体外観検査装置９９は、連続するディジタル画像情報である画像データ９を、複数のＣＰＵに割付けることで欠陥検査を行う。

ここで、本実施例と従来における半導体外観検査装置の比較のため、従来の半導体外観検査装置について、図９を用いて説明する。図９は、従来の半導体外観検査装置の構成図である。

従来の半導体外観検査装置９９９は、ＸＹステージ１、ウェハ２、対物レンズ４、イメージセンサ５、集約レンズ６、光源７、アナログ画像情報８、画像検出部３１、Ａ/Ｄ変換機３２、画像データ９、画像処理装置１０、サーバ１１ａ、１１ｂ、ＣＰＵ１２ａ、１２ｂ、内部バス２３、ＣＰＵコア２４ａ、２４ｂ、画像メモリ２５、中央制御部２６、画像検出部状態信号２７、画像処理装置状態信号２８、結果出力部２９、画像処理結果データ３０、を有する。

図１の半導体外観検査装置９９の構成と異なる点は、図１のアクセラレータ部１３、命令フェッチ部１４、パイプライン演算部１６ａ〜１６ｄ、パイプライン制御バス１７、演算結果バス２０、命令フェッチバス２１、が備えられていない点である。その他の構成は、既に説明した図１に示された同一の符号を付された構成と、同一の機能を有するので、説明は省略する。

図１０は、本実施例による画像分配制御および画像処理を行った場合の従来の半導体外観検査装置９９９の動作とデータの流れの一例を説明する図である。

画像データ９は、最初のダイ（２）２１００の画像２１１５をＣＰＵ１２ａに分配し、２番目の画像２１１６をＣＰＵ１２ｂに、以下同様にＣＰＵ１２ｄまで、転送する。

画像データ９は、ウェハ上のスキャンが機械的に連続して行われるため、次のダイ（２）２１０１の最初の画像２１２０をＣＰＵ１２ａに、２番目の画像２１２１をＣＰＵ１２ｂに、以下同様にＣＰＵ１２ｄに、順次転送する。

ＣＰＵ１２ａからＣＰＵ１２ｄでは、分配されたデータを画像処理する。例えばＣＰＵ１２ｂにおいては、ダイ（２）２１０１の画像（５）２１２１に対し、画像処理１００８を行う。

画像処理１００８は、本実施例の半導体外観検査装置９９の画像処理２１０８に比べ、処理時間が長大化する。これは、画像処理１００８が、ＣＰＵ１２ｂのＣＰＵコアにおいてＣＰＵコア内で演算するコア命令のみで画像処理１００８を実施するからである。

ここで、ＣＰＵ１２ｂにおける総画像処理時間は２割程度、演算時間が長大化したとすると、画像処理１００８と先に行っていた画像処理１０１１とがオーバラップする時間帯１０１０が発生する。

先行する画像処理と次のダイの画像処理とがオーバラップする時間帯１０１０は、画像処理の演算速度を落とす要因であり、画像処理時間がさらに長大化する。検出データ２１０５のＣＰＵへの分配は、ウェハ上のスキャンが機械的に引き続き行われるため停止せず、画像データ９の生成速度に画像処理速度が追い付かなくなるため、速度のバランスが崩れ、ネットワークバッファオーバフローなど、装置として致命的なエラー発生の原因となる。

図１１は、従来の半導体外観検査装置９９９において、装置として致命的なエラーを発生させないように構成した、画像処理の動作を説明するデータの流れの一例を説明する図である。図１１に示した構成例は、図１０と違い、ＣＰＵ数を２台増やし６ＣＰＵとした。

画像データ９は、最初のダイ２１００の画像１１１５をＣＰＵ１２ａに分配し、２番目の画像１１１６をＣＰＵ１２ｂに、以下同様にＣＰＵ１２ｆまで、転送する。

画像データ９は、ウェハ上のスキャンが機械的に連続して行われるため、次のダイ２１０１の最初の画像１１２０をＣＰＵ１２ａ、２番目の画像１１２１をＣＰＵ１２ｂに、以下同様にＣＰＵ１２ｆに、順次転送する。

ＣＰＵ１２ａからＣＰＵ１２ｆでは、分配されたデータを画像処理する。

ここで、図１１に示す画像処理１１０８は、ＣＰＵ台数を２台増やしたことにより、図１０に示す画像処理１００８に比べ、処理時間が短縮する。これは、ＣＰＵ台数を２台増やしたことにより、画像１１２１のサイズが画像２１２１に比べて４割減となったためである。

画像１１２１のサイズが減少したことにより、画像処理１１０８の処理時間が短縮するため、ＣＰＵコアにおいてコア命令のみで画像処理を実施しても、画像処理がオーバラップする時間帯の発生を抑えている。

図１１に示した構成での従来の半導体外観検査装置９９９は、前のダイの画像処理と次のダイの画像処理がオーバラップする時間帯が存在せず、装置として致命的なエラーは発生しない。しかし、図１に示す本実施例による半導体外観検査装置９９の画像処理に比べてＣＰＵ数が２台増加しており、画像処理装置１０が２割高コスト化している。

このように、半導体外観検査装置はウェハの微細化、ウェハサイズの大型化にともなう検査画像データの大容量化と、検査スループットの向上要求から、画像処理装置１０はＣＰＵ数またＣＰＵを搭載するサーバ数増大で対応しているが、ＣＰＵ数、サーバ数の増加により画像処理部１０、また半導体外観検査装置が高コスト化する課題が存在した。

これに対し、本実施例による半導体外観検査装置９９は、命令フェッチ部１４、複数のパイプライン１４ａ〜１６ｄからなるアクセラレート部１３を具備し、画像処理をパイプラインで高速化することで複数のＣＰＵコアの処理負荷を低減し、画像処理ハードウェア量の増大を抑えて、半導体外観検査装置の低コスト化を実現する。以上から、画像処理装置１０を低コスト化した半導体外観検査装置を実現可能とした。

本実施例による半導体外検査装置９９は、図９の従来例に示す、ウェハの微細化、ウェハサイズの大型化にともなう検査画像データの大容量化と、検査スループットの向上要求に対して画像処理装置１０を構成するＣＰＵ数、サーバ数を増大する構成とすることなく、高速大容量な並列画像処理を低コストに実現可能なため、装置の低コスト化、低消費電力という面で優れている。

本実施例では、画像処理としてヒストグラム処理を行う半導体外観検査装置において、ヒストグラム処理をパイプライン化で高速化することで複数のＣＰＵコアの処理負荷を低減し、画像処理ハードウェア量の増大を抑えて半導体外観検査装置の低コスト化を実現する半導体外観検査装置の例を説明する。

図１２は、本実施例の半導体外観検査装置の一例の構成図である。

半導体外観検査装置１２９９は、図１の半導体外観検査装置９９のパイプライン演算部１６ａ〜１６ｄの演算例として、ヒストグラム演算部１３９９ａ〜１３９９ｄを有する。

その他の構成は、既に説明した図１に示された同一の符号を付された構成と、同一の機能を有するので、説明は省略する。

本実施例と、実施例１との構成の違いを、図１３〜１５を用いて詳細に説明する。

図１３は、ヒストグラム演算部１３９９ａ〜１３９９ｄの一例を説明する図である。代表例としてヒストグラム演算部１３９９として説明する。

ヒストグラム演算部１３９９は、パイプラインセレクタ１６０１、パイプライン識別ＩＤ１６０２、メモリ制御部１３００、メモリアドレス１３０１、ＲＡＭ部１３０２、インクリメント部１３０３、ヒストグラム値１３０４、結果書き込み部１６０５、を有する。

パイプラインセレクタ１６０１はパイプライン制御データ１７９９を受け取り、パイプライン識別ＩＤ１６０２と照合する。

メモリ制御部１３００は、パイプラインセレクタ１６０１でパイプライン識別ＩＤ１６０２と合致したパイプライン制御データ１７９９の処理データ０を用い、処理データ０の値をメモリアドレス１３０１に送る。

ＲＡＭ部１３０２はメモリアドレス１３０１を受け取る。

ＲＡＭ部１３０２はメモリアドレス１３０１で受け取ったメモリアドレスに格納されている値を読み出し、ヒストグラム値１３０４に送る。

インクリメント部１３０３はヒストグラム値１３０４に１を加算する。

ＲＡＭ部１３０２はメモリアドレス１３０１で受け取ったメモリアドレスに、インクリメント部１３０３でヒストグラム値１３０４に１を加算された値を、格納する。

メモリ制御部１３００、ＲＡＭ部１３０２、インクリメント部１３０３は、パイプライン制御データ１７９９の処理データｎまで、連続し処理を行う。

結果書き込み部１６０５は、パイプライン制御データ１７９９の処理データｎまで連続し処理を行った結果のＲＡＭ部１３０２の全ヒストグラム値１３０４を読み出し、命令発行元のＣＰＵコアを一意に識別するコア識別値を用いて、演算結果バス２０を介して、ＣＰＵコア２４ａ、２４ｂのうち該当するＣＰＵコアに送る。

比較のため、従来のヒストグラム処理をＣＰＵコア２４ａ〜２４ｂのＣＰＵコア内で演算するコア命令で処理する流れを、半導体外観検査装置９９９を例に説明する。

図１４は、ヒストグラム処理をＣＰＵコア２４ａ、２４ｂのＣＰＵコア内で演算するコア命令で処理する一例を説明するフローチャート１４００である。

ＣＰＵコア２４ａ〜２４ｂにおけるヒストグラム処理が開始される（１４０１）と、全ヒストグラムカウンタが初期化される（１４０２）。次に、ヒストグラム対象のデータが入力され（１４０３）、データ値よりヒストグラムカウンタのメモリアドレスを計算し（１４０４）、計算されたアドレスから保存されていたカウンタ値をロードし（１４０５）、ロードしたカウンタ値を１インクリメントし（１４０６）、インクリメントされたカウンタ値を元のアドレスにストアする（１４０７）。（１４０３）から（１４０７）をパイプライン制御データ１７９９の処理データｎまで実行し、終了と判定（１４０８）されたら、ヒストグラム処理は終了する（１４０９）。

図１５は、図１４で示すフローチャートを、模式図の一例として示した図である。図１５を用いて、図１４の処理を説明する。

図１５のＣＰＵコア２４ａ、２４ｂにてフローチャート（１４０５）〜（１４０７）を実行すると、メモリ上のヒストグラム変数に対し、ランダムアクセス１５００が発生する。

図１５のランダムアクセスは、キャッシュメモリを有するＣＰＵコア２４ａ、２４ｂにおいて性能を悪化させる要因である。しかし、制御と演算と記憶装置が分離するノイマンアーキテクチャを採用する一般的なＣＰＵコアについて、図１４、図１５で説明する、連続データ処理時の性能悪化は、本質的に避けることが出来ない。

これに対し、本実施例による半導体外観検査装置１２９９は、ヒストグラム処理を複数のヒストグラム処理パイプライン１３９９ａ〜１３９９ｄで高速化することで複数のＣＰＵコアの処理負荷を低減し、ＣＰＵ、またサーバなど画像処理ハードウェア量の増大を抑えて、半導体外観検査装置の低コスト化を実現する。本実施例による半導体外検査装置１２９９は、図９の従来例に示す、ウェハの微細化、ウェハサイズの大型化にともなう検査画像データの大容量化と、検査スループットの向上要求に対して画像処理装置１０を構成するＣＰＵ数、サーバ数を増大する構成とすることなく、高速な並列ヒストグラム処理を低コストに実現可能なため、装置の低コスト化、低消費電力という面で優れている。

本実施例では、画像処理としてＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）処理を行う半導体外観検査装置において、ＬＵＴ処理をパイプライン化して高速化することで複数のＣＰＵコアの処理負荷を低減し、画像処理ハードウェア量の増大を抑えて半導体外観検査装置の低コスト化を実現する半導体外観検査装置の例を説明する。

画像処理において、ＬＵＴは、入力データを処理に適した形に変換するのに使われる。

図１６は、本実施例の半導体外観検査装置の一例の構成図である。

半導体外観検査装置１６９９は、図１の半導体外観検査装置９９のパイプライン演算部１６ａ〜１６ｄの演算例として、ＬＵＴ演算部１７９８ａ〜１７９８ｄを有する。

その他の構成は、既に説明した図１に示された同一の符号を付された構成と、同一の機能を有するので、説明は省略する。

本実施例と、実施例１との構成の違いを、図１７を用いて詳細に説明する。

図１７は、ＬＵＴ演算部１７９８ａ〜１７９８ｄの一例を説明する図である。代表例としてＬＵＴ演算部１７９８として説明する。

ＬＵＴ演算部１７９８は、パイプラインセレクタ１６０１、パイプライン識別ＩＤ１６０２、メモリ制御部１３００、メモリアドレス１３０１、ＲＡＭ部１３０２、階調パターンデータ１７０３、階調パターン１７０４、変換後階調値１７０５、結果書き込み部１６０５、を有する。

ＲＡＭ部１３０２に、あらかじめ階調パターン１７０４から階調パターンデータ１７０３を読みだす。

パイプラインセレクタ１６０１はパイプライン制御データ１７９９を受け取り、パイプライン識別ＩＤ１６０２と照合する。

メモリ制御部１３００は、パイプラインセレクタ１６０１でパイプライン識別ＩＤ１６０２と合致したパイプライン制御データ１７９９の処理データ０を用い、処理データ０の値をメモリアドレス１３０１に送る。

ＲＡＭ部１３０２はメモリアドレス１３０１を受け取る。

ＲＡＭ部１３０２はメモリアドレス１３０１で受け取ったメモリアドレスに格納されている変換後階調値を読み出し、変換後階調値１７０５に送る。

メモリ制御部１３００、ＲＡＭ部１３０２、パイプライン制御データ１７９９の処理データｎまで、連続し処理を行う。

結果書き込み部１６０５は、パイプライン制御データ１７９９の処理データｎまで連続し処理を行った結果の変換後階調値データ１７０５を、命令発行元のＣＰＵコアを一意に識別するコア識別値を用いて、演算結果バス２０を介して、ＣＰＵコア２４ａ、２４ｂのうち該当するＣＰＵコアに、送る。

本実施例による半導体外観検査装置１６９９は、ＬＵＴ処理を複数のＬＵＴ処理パイプライン１7９８ａ〜１７９８ｄで高速化し、ＬＵＴ処理をパイプラインで高速化することで複数のＣＰＵコアの処理負荷を低減し、画像処理ハードウェア量の増大を抑えて、半導体外観検査装置の低コスト化を実現する。本実施例による半導体外検査装置１６９９は、図９の従来例に示す、ウェハの微細化、ウェハサイズの大型化にともなう検査画像データの大容量化と、検査スループットの向上要求に対して画像処理装置１０を構成するＣＰＵ数を増大する構成とすることなく、高速大容量な並列ヒストグラム処理を低コストに実現可能なため、装置の低コスト化、低消費電力という面で優れている。

本実施例では、画像処理をパイプラインで高速化し、パイプラインへのデータ供給を並列化することでより高効率に並列パイプライン演算を可能とし、複数のＣＰＵコアの処理負荷をさらに低減し、画像処理ハードウェア量の増大を抑えて半導体外観検査装置の低コスト化を実現する半導体外観検査装置の例を説明する。

図１８は、本実施例の半導体外観検査装置の一例の構成図である。

半導体外観検査装置２０９９は、図１の半導体外観検査装置９９にデータバッファ１５、データバッファ情報１８、データバッファバス２２を有する。

その他の構成は、既に説明した図１に示された同一の符号を付された構成と、同一の機能を有するので、説明は省略する。

本実施例と、実施例１との構成の違いを、図１８〜図１９を用いて詳細に説明する。

図１９は、データバッファ１５の一例を説明する図である。

データバッファ１５は、メモリＩ／Ｏ２１００、アービタ２１０１、Ｂａｎｋ制御部２０１２、Ｒｅａｄ制御部２１０３、Ｐｏｒｔ制御部２１０４、マルチバンクメモリ２１０５ａ〜２０１５ｄ、Ｗｒｉｔｅ制御部２１０６、を有する。

Ｒｅａｄ制御部２１０３は、命令フェッチ部１４の起動データ格納部１４０１から、アクセラレータ起動データ１４９９を受け取り、先頭メモリアドレス値、終端メモリアドレス値を抽出する。

Ｒｅａｄ制御部２１０３は、また、命令フェッチ部１４のパイプライン選択部１４０４から、パイプライン制御データ１７９９を受け取る。

Ｒｅａｄ制御部２１０３は、アービタ２１０１、メモリＩ／Ｏ２１００を介し、画像メモリ２５にメモリ読み出し要求を出す。

Ｂａｎｋ制御部２１０２は、メモリＩ／Ｏ２１００、アービタ２１０１を介し、画像データ９のうち先頭メモリアドレス値、終端メモリアドレス値で指定されたデータを受け取る。

Ｂａｎｋ制御部２１０２は、マルチバンクメモリ２１０５ａ〜２１０５ｄのバンク数に応じ、画像データ９のうち先頭メモリアドレス値、終端メモリアドレス値で指定されたデータを各バンクに分割制御する。

Ｐｏｒｔ制御部２１０４は、Ｒｅａｄ制御部からパイプライン制御データ１７９９を受け取り、パイプライン識別値を抽出し、該当するパイプライン１６ａ〜１６ｄを識別し、該当するパイプライン１６ａ〜１６ｄに接続されたポートのマルチバンクメモリ２１０５ａ〜２１０５ｄに、Ｂａｎｋ制御部２１０２からの画像データを分配制御する。

Ｗｒｉｔｅ制御部２１０６は、パイプライン演算部１６ａ〜１６ｄの演算結果データをアービタ２１０１、メモリＩ／Ｏ２１００を介してＷｒｉｔｅ制御する。

本実施例による半導体外観検査装置２０９９は、データバッファ１５を具備し、パイプライン１６ａ〜１６ｄに対する処理データのバッファリング、供給をまとめて並列に実施でき、パイプラインでの画像処理高速化をさらに高効率にすることができる。そのため、複数のＣＰＵコアの処理負荷を低減し、画像処理ハードウェア量の増大を抑えて、半導体外観検査装置の低コスト化を実現する。本実施例による半導体外検査装置２０９９は、図９の従来例に示す、ウェハの微細化、ウェハサイズの大型化にともなう検査画像データの大容量化と、検査スループットの向上要求に対して画像処理装置１０を構成するＣＰＵ数を増大する構成とすることなく、高速大容量な並列ヒストグラム処理を低コストに実現可能なため、装置の低コスト化、低消費電力という面で優れている。

本実施例では、画像処理を書き換え可能な回路によるパイプラインで高速化することで複数のＣＰＵコアの処理負荷を低減し、画像処理ハードウェア量の増大を抑えて半導体外観検査装置低コスト化を実現する半導体外観検査装置の例を説明する。

図２０は、本実施例の半導体外観検査装置の一例の構成図である。

半導体外観検査装置１８９９は、図1の半導体外観検査装置９９に、書き換え制御部１８００、書き換え可能アクセラレート部１８１３を有する。

その他の構成は、既に説明した図1に示された同一の符号を付された構成と、同一の機能を有するので、説明は省略する。

本実施例と、実施例１との構成の違いを、図２０を用いて詳細に説明する。

書き換え制御部１８００は、パイプライン演算部１６ａ〜１６ｄの構成を、例としてヒストグラム演算とＬＵＴ演算の組み合わせのように、任意の演算の組み合わせに書き換えし再構成する。

書き換え制御部１８００は、また、命令フェッチ部１４にパイプライン演算部１６ａ〜１６ｄの構成情報を送る。これにより、命令フェッチ部１４のパイプライン選択部１４０４にてパイプライン演算部１６ａ〜１６ｄの選択、管理を正確に行う事が可能となる。

本実施例による半導体外観検査装置１８９９は、パイプライン演算部１６ａ〜１６ｄの構成を書き換えし再構成可能とし、ＣＰＵコア２４ａ、２４ｂにおけるプログラムの構成が変化し画像処理アルゴリズムが変更になっても、頻繁に必要とされる処理をパイプラインで高速化することが可能となり、複数のＣＰＵコアの処理負荷を低減し、画像処理ハードウェア量の増大を抑えて、半導体外観検査装置の低コスト化を実現する。

書き換え可能アクセラレート部１８１３は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）によって構成される。

書き換え可能アクセラレート部１８１３は、例えば、ＦＰＧＡで構成した場合、ＣＰＵコア２４ａ〜ＣＰＵコア２４ｂに比べて動作周波数が1/10となる課題が存在する。例えば、ＣＰＵコア２４ａが４ＧＨｚで動作するのに対して、書き換え可能アクセラレート部１８１３は４００ＭＨｚ動作である。

書き換え可能アクセラレート部１８１３の動作周波数が遅い課題に対しては、アクセラレートする演算機の並列度を上げることで解決する。

本実施例による半導体外観検査装置１８９９は、パイプライン演算部１６ａ〜１６ｄを、演算に必要な処理１６０３、１６０４だけで構成しており、特定処理に特化することで、回路規模は汎用のＣＰＵコアに比べ小さく構成可能である。

また、本実施例による半導体外観検査装置１８９９は、パイプライン演算部１６ａ〜１６ｄをパイプライン制御データ１７９９の処理データ０から処理データｎを１６０３、１６０４で処理を行う。処理データ個数が１から１０、１００と増えるにつれ、パイプライン演算部１６は１サイクルごとに演算結果が出るようになり、これは、パイプライン処理の特徴である
また、本実施例による半導体外観検査装置１８９９は、パイプライン演算部１６ａ〜１６ｄを、パイプライン制御データ１７９９の処理データ０から処理データｎを連続して、中断や割り込み、分岐など無く、処理を行う。これは、中断や割り込み、分岐などがあり、またキャッシュメモリアクセス時のキャッシュミスなどがあるＣＰＵコア２４ａ、２４ｂにくらべて、高速に処理を完了することが可能である。

以上により、本実施例による半導体外観検査装置１８９９は、パイプライン演算部１６ａ〜１６ｄを特定処理に特化し、ＣＰＵコア２４ａ、２４ｂにくらべ少ない回路規模で実現することで、並列性を向上し実装可能であり、ＣＰＵコア２４ａ〜ＣＰＵコア２４ｂに対して書き換え可能アクセラレート部１８１３の動作周波数が遅いという課題を解決している。

本実施例による半導体外検査装置１８９９は、図９の従来例に示す、ウェハの微細化、ウェハサイズの大型化にともなう検査画像データの大容量化と、検査スループットの向上要求に対して画像処理装置１０を構成するＣＰＵ数を増大する構成とすることなく、高速大容量な並列ヒストグラム処理を低コストに実現可能なため、装置の低コスト化、低消費電力という面で優れている。

本実施例では、画像処理を、半導体ウェハの検査情報（レシピ）から抽出した回路情報によりパイプラインの構成を書き換え、パイプラインで高速化することで複数のＣＰＵコアの処理負荷を低減し、画像処理ハードウェア量の増大を抑えて半導体外観検査装置低コスト化を実現する半導体外観検査装置の例を説明する。

図２１は、本実施例の半導体外観検査装置の一例の構成図である。

半導体外観検査装置１９９９は、図２０の半導体外観検査装置１８９９に、さらに半導体ウェハの検査情報部１９０２、抽出画像処理パラメタ１９０１を有する。

その他の構成は、既に説明した図２０に示された同一の符号を付された構成と、同一の機能を有するので、説明は省略する。

本実施例と、実施例５との構成の違いを、図２１を用いて詳細に説明する。

画像処理パラメタ１９０１は、半導体ウェハの検査情報部１９０２から、ＣＰＵコア２４ａ、２４ｂの画像処理アルゴリズムを最適に高速処理するパイプライン演算の種類と個数を抽出し、保存する。

書き換え制御部１８００は、パイプライン演算部１６ａ〜１６ｄの構成を、画像処理パラメタ１９０１を読み出し、指定された演算の組み合わせに書き換えし再構成する。

書き換え制御部１８００は、また、命令フェッチ部１４にパイプライン演算部１６ａ〜１６ｄの構成情報を送る。これにより、命令フェッチ部１４のパイプライン選択部１４０４にてパイプライン演算部１６ａ〜１６ｄの選択、管理を正確に行う事が可能となる。

本実施例による半導体外観検査装置１９９９は、ＣＰＵコア２４ａ、２４ｂにおけるプログラムの構成が変化し画像処理アルゴリズムが変更になったとしても、自動で最適に、パイプライン演算部１６ａ〜１６ｄの構成を書き換えし再構成可能とし、頻繁に必要とされる処理をパイプラインで高速化することが可能となり、複数のＣＰＵコアの処理負荷を低減し、画像処理ハードウェア量の増大を抑えて、半導体外観検査装置の低コスト化を実現する。

本実施例による半導体外検査装置１９９９は、図９の従来例に示す、ウェハの微細化、ウェハサイズの大型化にともなう検査画像データの大容量化と、検査スループットの向上要求に対して画像処理装置１０を構成するＣＰＵ数を増大する構成とすることなく、高速大容量な並列ヒストグラム処理を低コストに実現可能なため、装置の低コスト化、低消費電力という面で優れている。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

また、上記の各構成、機能、処理部、処理手段等は、それらの一部又は全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行することによりソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の記録装置、または、ＩＣカード、ＳＤカード、ＤＶＤ等の記録媒体に置くことができる。

また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。

９９ 半導体外観検査装置
１ ＸＹステージ、２ ウェハ、４ 対物レンズ、５ イメージセンサ、６ 集約レンズ、７ 光源、８ アナログ画像情報、３１ 画像検出部、３２ Ａ/Ｄ変換機、９ 画像データ、１０ 画像処理装置、１１ａ〜１１ｂ サーバ、１２ａ〜１２ｂ ＣＰＵ、１３ アクセラレータ部、１４ 命令フェッチ部、１６ａ〜１６ｄ パイプライン演算部、１７ パイプライン制御バス、２０ 演算結果バス、２１ 命令フェッチバス、２３ 内部バス、２４ａ〜２４ｂ ＣＰＵコア、２５ 画像メモリ、２６ 中央制御部、２７ 画像検出部状態信号、２８ 画像処理装置状態信号、２９ 結果出力部、３０ 画像処理結果データ
３９９ ウェハ、３００ チップ（１）、３０１ チップ（２）
３０３〜３０７、３０８〜３１２ ＣＰＵコア分担画像データ
１４０１ 起動データ格納部、１４０２ データ読み出し部、１４０３ データバッファ部、１４０４ パイプライン選択部、１４０５ 情報合成部１４０５
１４９９ アクセラレータ起動データ
１６ パイプライン演算部、１６０１ パイプラインセレクタ、１６０２ パイプライン識別ＩＤ、１６０３〜１６０４ パイプライン処理、１６０５ 結果書き込み部
９９９ 従来の半導体外観検査装置
１３９９、１３９９ａ〜１３９９ｄ ヒストグラム演算部、１３００ メモリ制御部、１３０１ メモリアドレス、１３０２ ＲＡＭ部、１３０３ インクリメント部、１３０４ ヒストグラム値
１７９８、１７９８ａ〜１７９８ｄ ＬＵＴ演算部、１７０３ 階調パターンデータ、１７０４ 階調パターン、１７０５ 変換後階調値
１５ データバッファ、１８ データバッファ情報、２２ データバッファバス、２１００ メモリＩ／Ｏ、２１０１ アービタ、２１０２ Ｂａｎｋ制御部、２１０３ Ｒｅａｄ制御部、２１０４ Ｐｏｒｔ制御部、２１０５ａ〜２１０５ｄ マルチバンクメモリ、２１０６ Ｗｒｉｔｅ制御部
１８９９、１９９９ 半導体外観検査装置、１８００ 書き換え制御部、書き換え可能アクセラレート部１８１３、１９０２ 半導体ウェハの検査情報部、１９０１ 抽出画像処理パラメタ

Claims (11)

1. ウェハの外観を検査する半導体外観検査装置であって、
   前記ウェハの画像データを検出する画像検出部と、
   前記検出された画像データから前記ウェハの欠陥判定処理を行う複数のＣＰＵコアと、
   前記ＣＰＵコアが行う欠陥判定処理のうち所定の処理を実行する複数のパイプライン演算部と、前記ＣＰＵコアからの処理命令を受信し、前記複数のパイプライン演算部に前記ＣＰＵコアからの処理命令を分配する命令フェッチ部と、を有し、前記複数のパイプライン演算部で前記所定の処理を並列処理するアクセラレータ部と、
   を備える半導体外観検査装置。
2. 請求項１に記載の半導体外観検査装置であって、
   前記パイプライン演算部は、前記画像データのヒストグラムを計算することを特徴とする半導体外観検査装置。
3. 請求項１に記載の半導体外観検査装置であって、
   前記パイプライン演算部は、前記画像データの変換後階調値をＬＵＴに記憶し、前記ＬＵＴに基づいて演算処理を行うことを特徴とする半導体外観検査装置。
4. 請求項１に記載の半導体外観検査装置であって、
   前記アクセラレータ部は、前記複数のパイプライン演算部に並列にデータ供給するデータバッファを備える、ことを特徴とする半導体外観検査装置。
5. 請求項１に記載の半導体外観検査装置であって、
   前記アクセラレータ部を書き換え可能回路で構成したことを特徴とする半導体外観検査装置。
6. 請求項１に記載の半導体外観検査装置であって、
   前記アクセラレータ部を書き換え回路で構成し、前記ウェハの検査情報に基づいて前記パイプライン演算部の個数または前記パイプライン演算部で処理する演算の種類を決定することを特徴とする半導体外観検査装置。
7. 画像データを処理する画像処理装置であって、
   前記画像データから画像処理を行う複数のＣＰＵコアと、
   前記ＣＰＵコアが行う画像処理のうち所定の処理を実行する複数のパイプライン演算部と、前記ＣＰＵコアからの処理命令を受信し、前記複数のパイプライン演算部に前記ＣＰＵコアからの処理命令を分配する命令フェッチ部と、を有し、前記複数のパイプライン演算部で前記所定の処理を並列処理するアクセラレータ部と、
   を備える画像処理装置。
8. 請求項７に記載の画像処理装置であって、
   前記パイプライン演算部は、前記画像データのヒストグラムを計算することを特徴とする画像処理装置。
9. 請求項７に記載の画像処理装置であって、
   前記パイプライン演算部は、前記画像データの変換後階調値をＬＵＴに記憶し、前記ＬＵＴに基づいて演算処理を行うことを特徴とする画像処理装置。
10. 請求項７に記載の画像処理装置であって、
    前記アクセラレータ部は、前記複数のパイプライン演算部に並列にデータ供給するデータバッファを備える、ことを特徴とする画像処理装置。
11. 請求項７に記載の画像処理装置であって、
    前記アクセラレータ部を書き換え可能回路で構成したことを特徴とする画像処理装置。

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