CN112513822B - 信息处理方法及装置、设备、系统 - Google Patents

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Abstract

一种信息处理方法及装置、设备、系统；其中，该信息处理方法包括：主芯片确定第一信息，该第一信息中包括第一逻辑地址集合；该主芯片生成第一指示信息，该第一指示信息包括第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与该第一逻辑地址集合对应的第一物理地址集合，该第一物理地址集合包括N个物理地址，该N个物理地址与第一逻辑地址集合中包括的N个逻辑地址一一对应，该N为大于或等于2的整数；该主芯片向与该主芯片连接的存储芯片发送第一请求，该第一请求包括该第一指示信息。该方法，以及对应的装置、设备和系统可有效提高读请求的响应速度。

Description

信息处理方法及装置、设备、系统
技术领域
本申请涉及芯片技术领域，尤其涉及一种信息处理方法及装置、设备、系统。
背景技术
存储芯片中一般都包括控制器以及缓存(flash)阵列，其中，控制器中的静态随机存取存储器(static random access memory，SRAM)可用来存储逻辑地址与物理地址映射关系，也称为逻辑地址与物理地址映射表。
如对于终端设备来说，在需要向存储芯片发送请求时，可由集成在系统芯片(system on chip，SOC)侧的通用闪存存储(universal flash storage，UFS)，发出符合UFS协议信息单元(UFS protocol information unit，UPIU)的请求，然后存储芯片在接收到该请求后，在SRAM中查找逻辑地址与物理地址映射表，从而操作flash阵列来实现该请求所需要执行的操作。其中，该请求可包括读请求或写请求或擦除请求等等。
然而，在实际应用中，SRAM的资源有限，往往无法存储全量映射表，因此每次查找逻辑地址与物理地址映射表时，很有可能没法命中，从而需要多级查找等过程。举例来说，在执行读请求，查找逻辑地址与物理地址映射表时，如果未命中，则需要从flash中下载该逻辑地址与物理地址映射表到SRAM中，同时如果SRAM中表项空位不足，则会下刷其他表项到该flash中，由此命中率低会导致导表开销以及表项下刷等操作，从而严重影响读请求的响应速度。
因此，如何提高读请求的响应速度是亟待解决的问题。
发明内容
本申请公开了一种信息处理方法及装置、设备、系统，能够有效提高读请求的响应速度。
第一方面，本申请实施例提供了一种信息处理方法，所述方法应用于通用闪存存储UFS协议信息单元UPIU连接的主芯片，所述方法包括：
所述主芯片确定第一逻辑地址集合；所述主芯片生成第一指示信息；所述主芯片向与所述主芯片连接的存储芯片发送第一请求；其中，所述第一指示信息包括所述第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，所述第一物理地址集合包括N个物理地址，且所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；所述第一请求包括所述第一指示信息。
本申请实施例中，一方面，通过将逻辑地址与物理地址映射关系存储于空间较大的主芯片中，可有效提高读请求的响应速度；另一方面，通过生成第一指示信息，该第一指示信息可用于指示第一物理地址集合，该第一物理地址集合中包括至少两个物理地址，如在一个物理地址对应4KB的读请求的情况下，实施本申请实施例便可以实现8KB、16KB甚至32KB的读请求，从而有效实现了主芯片和存储芯片之间实时信息交互的效率。
本申请实施例中，通过向存储芯片指示具有映射关系的N个逻辑地址与N个物理地址，还可避免存储芯片中存储的逻辑地址与物理地址映射关系发生变化，而导致存储芯片无法仅仅根据物理地址而确定相应的数据(第一数据)；从而进一步提高了主芯片与存储芯片之间信息交互的效率。
可选的，逻辑地址可包括逻辑区块地址(logical block address，LBA)，物理地址可包括物理页号(physical page number，PPN)。
在一种可能的实现方式中，所述第一请求还包括第一控制信息；其中，所述第一控制信息中包括第一字段，所述第一字段用于指示所述N。
本申请实施例中，通过向存储芯片指示第一物理地址集合中物理地址的个数，可使得存储芯片能够清楚得知第一物理地址集合中所包含的物理地址的个数是多少，从而获取到数据，进而进一步提高了信息交互的效率。
在一种可能的实现方式中，所述第一控制信息还包括第二字段；其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
本申请实施例中，在主芯片与存储芯片未预先约定访问粒度的情况下，主芯片通过向存储芯片指示访问粒度，可使得存储芯片得到第一物理地址集合中每个物理地址具体为多少个字节。
在一种可能的实现方式中，所述主芯片向与所述主芯片连接的存储芯片发送第一请求之前，所述方法还包括：所述主芯片分配扩展头字段EHS扩展域；其中，所述EHS扩展域用于承载所述第一指示信息。
具体的，所述主芯片可包括UFS驱动器和UFS控制器，所述UFS驱动器与所述UFS控制器连接；所述主芯片向与所述主芯片连接的存储芯片发送第一请求之前，所述方法还包括：所述UFS驱动器分配扩展头字段EHS扩展域；所述UFS驱动器将所述EHS扩展域发送给所述UFS控制器；其中，所述EHS扩展域用于承载所述第一指示信息。
本申请实施例中，扩展头字段(extend header segment，EHS)扩展域至少可包括2016B的空间，该EHS扩展域可用于承载UPIU请求(command UPIU)即第一请求中的第一指示信息。具体的，通过该EHS扩展域可使得主芯片向存储芯片发送的第一指示信息中包括N个物理地址，从而避免了每次发送一个物理地址，而导致信息交互的效率低下。因此，实施本申请实施例，通过该EHS扩展域有效提高了主芯片与存储芯片之间信息交互的效率。
在一种可能的实现方式中，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
在一种可能的实现方式中，所述方法还包括：所述主芯片接收来自所述存储芯片的所述第一响应消息；其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为所述逻辑地址与物理地址映射关系更新后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
本申请实施例中，在逻辑地址与物理地址映射关系发生变化之后，主芯片通过接收存储芯片发送的包括具有映射关系的第一逻辑地址集合与第二物理地址集合，可使得主芯片能够及时更新该主芯片中存储的逻辑地址与物理地址映射关系，从而有效提高了主芯片根据逻辑地址查找物理地址的效率。
在一种可能的实现方式中，所述第一响应消息还包括第二控制信息；其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
在一种可能的实现方式中，所述第二控制信息还包括第四字段；其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；或，所述第四字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第二指示信息承载于所述EHS扩展域中。
在一种可能的实现方式中，所述第二控制信息承载于所述UPIU协议帧的第二预留字段中。
第二方面，本申请实施例还提供了一种信息处理方法，所述方法应用于通用闪存存储UFS协议信息单元UPIU连接的存储芯片，所述方法包括：
所述存储芯片接收来自与所述存储芯片连接的主芯片的第一请求；所述存储芯片根据第一物理地址集合获取第一数据；所述存储芯片向所述主芯片发送所述第一数据；其中，所述第一请求包括第一指示信息，所述第一指示信息包括第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，且所述第一物理地址集合包括N个物理地址，所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；其中，所述第一数据包括所述第一物理地址集合中存储的数据。
在一种可能的实现方式中，所述第一请求还包括第一控制信息；其中，所述第一控制信息中包括第一字段，所述第一字段用于指示所述N。
在一种可能的实现方式中，所述第一控制信息还包括第二字段；其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第一指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
在一种可能的实现方式中，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
在一种可能的实现方式中，所述存储芯片接收来自与所述存储芯片连接的主芯片的第一请求之后，所述方法还包括；在所述存储芯片确定所述逻辑地址与物理地址映射关系发生变化的情况下，向所述主芯片发送第一响应消息；其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为逻辑地址与物理地址映射关系发生变化后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
在一种可能的实现方式中，所述第一响应消息还包括第二控制信息；其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
在一种可能的实现方式中，所述第二控制信息还包括第四字段；其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；或，所述第四字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第二指示信息承载于所述EHS扩展域中。
在一种可能的实现方式中，所述第二控制信息承载于所述UPIU协议帧的第二预留字段中。
第三方面，本申请实施例还提供了一种信息处理方法，其特征在于，所述方法应用于通用闪存存储UFS协议信息单元UPIU连接的存储芯片，所述方法包括：
所述存储芯片接收来自与所述存储芯片连接的主芯片的第二请求；所述存储芯片将第二数据写入所述存储芯片之后，根据变化后的逻辑地址与物理地址映射关系生成第三指示信息；所述存储芯片向所述主芯片发送所述第二请求的第二响应消息；其中，所述第二请求中包括第二逻辑地址集合以及所述第二数据；所述第二数据包括待写入所述存储芯片的数据；其中，所述第三指示信息包括所述第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储所述第二数据，所述M为大于或等于3的整数；其中，所述第二响应消息包括所述第三指示信息，所述第二响应消息用于指示更新所述主芯片中的逻辑地址与物理地址映射关系。
本申请实施例中，存储芯片通过向主芯片指示至少三个物理地址，从而在存储芯片中更新了大量映射关系的情况下，可以及时指示主芯片更新该主芯片中存储的映射关系，进而提高了映射关系更新的效率，提高了信息实时互通的效率。
在一种可能的实现方式中，所述第二响应消息还包括第三控制信息；其中，所述第三控制信息包括第五字段，所述第五字段用于指示所述M。
在一种可能的实现方式中，所述第三控制信息还包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第三指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
在一种可能的实现方式中，所述第三控制信息承载于UPIU协议帧的第三预留字段中。
第四方面，本申请实施例还提供了一种信息处理方法，所述方法应用于通用闪存存储UFS协议信息单元UPIU连接的主芯片，所述方法包括：
所述主芯片接收来自与所述主芯片连接的存储芯片的第二响应消息；所述主芯片根据所述第三指示信息更新所述主芯片中的逻辑地址与物理地址映射关系；其中，所述第二响应消息中包括第三指示信息，所述第三指示信息包括所述第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储所述第二数据，所述M为大于或等于3的整数。
在一种可能的实现方式中，所述第二响应消息还包括第三控制信息；其中，所述第三控制信息包括第五字段，所述第五字段用于指示所述M。
在一种可能的实现方式中，所述第三控制信息还包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第三指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
在一种可能的实现方式中，所述第三控制信息承载于UPIU协议帧的第三预留字段中。
在一种可能的实现方式中，所述主芯片接收来自与所述主芯片连接的存储芯片的第二响应消息之前，所述方法还包括：所述主芯片向所述存储芯片发送第二请求；其中，所述第二请求中包括第二逻辑地址集合以及第二数据，所述第二数据包括待写入所述存储芯片的数据。
第五方面，本申请实施例还提供了一种信息处理方法，所述方法应用于通用闪存存储UFS协议信息单元UPIU连接的主芯片，所述方法包括：
所述主芯片确定第一逻辑地址集合；所述主芯片生成第一指示信息；所述主芯片向与所述主芯片连接的存储芯片发送第一请求；其中，所述第一指示信息包括所述第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，所述第一物理地址集合包括N个物理地址，且所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；其中，所述第一请求包括所述第一指示信息。
在一种可能的实现方式中，所述第一请求还包括第一控制信息；其中，所述第一控制信息中包括第一字段，所述第一字段用于指示所述N。
在一种可能的实现方式中，所述第一控制信息还包括第二字段；其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第一请求包括读请求。
在一种可能的实现方式中，所述主芯片向与所述主芯片连接的存储芯片发送第一请求之后，方法还包括：所述主芯片接收来自所述存储芯片的第一响应消息；其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为逻辑地址与物理地址映射关系更新后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
在一种可能的实现方式中，所述第一响应消息还包括第二控制信息；其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
在一种可能的实现方式中，所述第二控制信息还包括第四字段；
其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；
或，所述第四字段用于指示所述第一逻辑地址中每个逻辑地址的访问粒度；
或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述方法还包括：所述主芯片向所述存储芯片发送第二请求；以及所述主芯片接收来自所述存储芯片的第二响应消息；所述主芯片根据第三指示信息更新所述主芯片中的逻辑地址与物理地址映射关系；其中，所述第二请求中包括第二逻辑地址集合和第二数据，所述第二数据包括待写入所述存储芯片的数据；其中，所述第二响应消息中包括第三指示信息，所述第三指示信息包括第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储所述第二数据，所述M为大于或等于3的整数。
在一种可能的实现方式中，所述第二响应消息还包括第三控制信息；其中，所述第三控制信息包括第五字段，所述第五字段用于指示所述M。
在一种可能的实现方式中，所述第三控制信息还包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第二请求包括写请求。
在一种可能的实现方式中，所述主芯片向与所述主芯片连接的存储芯片发送第一请求之前，所述方法还包括：所述主芯片分配扩展头字段EHS扩展域；其中，所述EHS扩展域用于承载所述第一指示信息。
在一种可能的实现方式中，所述EHS扩展域还用于承载所述第二指示信息。
在一种可能的实现方式中，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
在一种可能的实现方式中，所述第二控制信息承载于所述UPIU协议帧的第二预留字段中。
具体的，所述主芯片包括UFS驱动器和UFS控制器，所述UFS驱动器与所述UFS控制器连接；所述主芯片向与所述主芯片连接的存储芯片发送第一请求之前，所述方法还包括：所述UFS驱动器分配扩展头字段EHS扩展域；所述UFS驱动器将所述EHS扩展域发送给所述UFS控制器。
第六方面，本申请实施例还提供了一种信息处理方法，所述方法应用于通用闪存存储UFS协议信息单元UPIU连接的存储芯片，所述方法包括：
所述存储芯片接收来自与所述存储芯片连接的主芯片的第一请求；所述存储芯片根据所述第一物理地址集合获取第一数据；所述存储芯片向所述主芯片发送所述第一数据；其中，所述第一请求包括第一指示信息，所述第一指示信息包括第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，且所述第一物理地址集合包括N个物理地址，所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；其中，所述第一数据包括所述第一物理地址集合中存储的数据。
在一种可能的实现方式中，所述第一请求还包括第一控制信息；其中，所述第一控制信息中包括第一字段，所述第一字段用于指示所述N。
在一种可能的实现方式中，所述第一控制信息还包括第二字段；其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第一指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
在一种可能的实现方式中，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
在一种可能的实现方式中，所述第一请求包括读请求。
在一种可能的实现方式中，所述存储芯片接收来自与所述存储芯片连接的主芯片的第一请求之后，所述方法还包括；在所述存储芯片确定所述逻辑地址与物理地址映射关系发生变化的情况下，向所述主芯片发送第一响应消息；其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为逻辑地址与物理地址映射关系发生变化后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
在一种可能的实现方式中，所述第一响应消息还包括第二控制信息；其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
在一种可能的实现方式中，所述第二控制信息还包括第四字段；其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；或，所述第四字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述方法还包括：所述存储芯片接收来自与所述存储芯片连接的主芯片的第二请求；所述存储芯片将第二数据写入所述存储芯片之后，根据变化后的逻辑地址与物理地址映射关系生成第三指示信息；所述存储芯片向所述主芯片发送所述第二请求的第二响应消息；
其中，所述第二请求中包括第二逻辑地址集合以及所述第二数据；所述第二数据包括待写入所述存储芯片的数据；其中，所述第三指示信息包括所述第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储所述第二数据，所述M为大于或等于3的整数；其中，所述第二响应消息包括所述第三指示信息，所述第二响应消息用于指示更新所述主芯片中的逻辑地址与物理地址映射关系。
在一种可能的实现方式中，所述第二响应消息还包括第三控制信息；其中，所述第三控制信息包括第五字段，所述第五字段用于指示所述M。
在一种可能的实现方式中，所述第三控制信息还包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第二请求包括写请求。
在一种可能的实现方式中，所述第三指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
在一种可能的实现方式中，所述第三控制信息承载于所述UPIU协议帧的第三预留字段中。
第七方面，本申请实施例提供了一种主芯片，可用于执行第一方面所述的方法，所述主芯片与通用闪存存储UFS协议信息单元UPIU连接，所述主芯片包括：
确定单元，用于确定第一逻辑地址集合；生成单元，用于生成第一指示信息；其中，所述第一指示信息包括所述第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，所述第一物理地址集合包括N个物理地址，且所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；发送单元，用于向与所述主芯片连接的存储芯片发送第一请求；其中，所述第一请求包括所述第一指示信息。
在一种可能的实现方式中，所述第一指示信息还包括所述N个逻辑地址与所述N个物理地址的映射关系，其中，一个逻辑地址对应一个物理地址。
在一种可能的实现方式中，所述第一请求还包括第一控制信息；其中，所述第一控制信息中包括第一字段，所述第一字段用于指示所述N。
在一种可能的实现方式中，所述第一控制信息还包括第二字段；其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述主芯片还包括：分配单元，用于分配扩展头字段EHS扩展域；其中，所述EHS扩展域用于承载所述第一指示信息。
在一种可能的实现方式中，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
在一种可能的实现方式中，所述主芯片还包括：接收单元，用于接收来自所述存储芯片的所述第一响应消息；其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为逻辑地址与物理地址映射关系更新后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
在一种可能的实现方式中，所述第一响应消息还包括第二控制信息；其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
在一种可能的实现方式中，所述第二控制信息还包括第四字段；其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；或，所述第四字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第二指示信息承载于所述EHS扩展域中。
在一种可能的实现方式中，所述第二控制信息承载于所述UPIU协议帧的第二预留字段中。
第八方面，本申请实施例提供了一种存储芯片，可用于执行第二方面所述的实现方式，所述存储芯片与通用闪存存储UFS协议信息单元UPIU连接，所述存储芯片包括：接收单元，用于接收来自与所述存储芯片连接的主芯片的第一请求；其中，所述第一请求包括第一指示信息，所述第一指示信息包括第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，且所述第一物理地址集合包括N个物理地址，所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；获取单元，用于根据所述第一物理地址集合获取第一数据；其中，所述第一数据包括所述第一物理地址集合中存储的数据；发送单元，用于向所述主芯片发送所述第一数据。
在一种可能的实现方式中，所述第一请求还包括第一控制信息；其中，所述第一控制信息中包括第一字段，所述第一字段用于指示所述N。
在一种可能的实现方式中，所述第一控制信息还包括第二字段；其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第一请求承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
在一种可能的实现方式中，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
在一种可能的实现方式中，所述发送单元，还用于在确定所述逻辑地址与物理地址映射关系发生变化的情况下，向所述主芯片发送第一响应消息；其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为逻辑地址与物理地址映射关系发生变化后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
在一种可能的实现方式中，所述第一响应消息还包括第二控制信息；其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
在一种可能的实现方式中，所述第二控制信息还包括第四字段；其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；或，所述第四字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第二指示信息承载于所述EHS扩展域中。
在一种可能的实现方式中，所述第二控制信息承载于所述UPIU协议帧的第二预留字段中。
第九方面，本申请实施例还提供了一种存储芯片，用于执行第三方面所述的实现方式，所述存储芯片与通用闪存存储UFS协议信息单元UPIU连接，所述存储芯片包括：
接收单元，用于接收来自与所述存储芯片连接的主芯片的第二请求；其中，所述第二请求中包括第二逻辑地址集合以及第二数据，所述第二数据包括待写入所述存储芯片的数据；生成单元，用于将所述第二数据写入所述存储芯片之后，根据变化后的逻辑地址与物理地址映射关系生成第三指示信息；其中，所述第三指示信息包括所述第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储所述第二数据，所述M为大于或等于3的整数；发送单元，用于向所述主芯片发送所述第二请求的第二响应消息；其中，所述第二响应消息包括所述第三指示信息，所述第二响应消息用于指示更新所述主芯片中的逻辑地址与物理地址映射关系。
在一种可能的实现方式中，所述第二响应消息还包括第三控制信息；其中，所述第三控制信息包括第五字段，所述第五字段用于指示所述M。
在一种可能的实现方式中，所述第三控制信息还包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第三指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
在一种可能的实现方式中，所述第三控制信息承载于UPIU协议帧的第三预留字段中。
第十方面，本申请实施例还提供了一种主芯片，用于执行第四方面所述的实现方式，所述主芯片与通用闪存存储UFS协议信息单元UPIU连接，所述主芯片包括：
接收单元，用于接收来自与所述主芯片连接的存储芯片的第二响应消息；其中，所述第二响应消息中包括第三指示信息，所述第三指示信息包括第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储所述第二数据，所述M为大于或等于3的整数；更新单元，用于根据所述第三指示信息更新所述主芯片中的逻辑地址与物理地址映射关系。
在一种可能的实现方式中，所述第二响应消息还包括第三控制信息；其中，所述第三控制信息包括第五字段，所述第五字段用于指示所述M。
在一种可能的实现方式中，所述第三控制信息还包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第三指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
在一种可能的实现方式中，所述第三控制信息承载于UPIU协议帧的第三预留字段中。
在一种可能的实现方式中，所述主芯片还包括：发送单元，用于向所述存储芯片发送第二请求；其中，所述第二请求中包括第二逻辑地址集合以及第二数据，所述第二数据包括待写入所述存储芯片的数据。
第十一方面，本申请实施例还提供了一种主芯片，用于执行第五方面所述的实现方式，所述主芯片与通用闪存存储UFS协议信息单元UPIU连接，所述主芯片包括：
确定单元，用于确定第一逻辑地址集合；生成单元，用于生成第一指示信息；其中，所述第一指示信息包括所述第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，所述第一物理地址集合包括N个物理地址，且所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；发送单元，用于向与所述主芯片连接的存储芯片发送第一请求；其中，所述第一请求包括所述第一指示信息。
在一种可能的实现方式中，所述第一请求还包括第一控制信息；其中，所述第一控制信息中包括第一字段，所述第一字段用于指示所述N。
在一种可能的实现方式中，所述第一控制信息还包括第二字段；其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述主芯片还包括：分配单元，用于分配扩展头字段EHS扩展域；其中，所述EHS扩展域用于承载所述第一指示信息。
在一种可能的实现方式中，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
在一种可能的实现方式中，所述主芯片还包括：接收单元，用于接收来自所述存储芯片的第一响应消息；其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为所述逻辑地址与物理地址映射关系更新后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
在一种可能的实现方式中，所述第一响应消息还包括第二控制信息；其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
在一种可能的实现方式中，所述第二控制信息还包括第四字段；其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；或，所述第四字段用于指示所述第一逻辑地址中每个逻辑地址的访问粒度；或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述EHS扩展域还用于承载所述第二指示信息。
在一种可能的实现方式中，所述第二控制信息承载于所述UPIU协议帧的第二预留字段中。
在一种可能的实现方式中，所述发送单元，还用于向所述存储芯片发送第二请求；所述主芯片还包括：接收单元，用于接收来自所述主芯片的第二响应消息；更新单元，用于根据第三指示信息更新所述主芯片中的逻辑地址与物理地址映射关系；其中，所述第二请求中包括第二逻辑地址集合和第二数据，所述第二数据包括待写入所述存储芯片的数据；其中，所述第二响应消息中包括第三指示信息，所述第三指示信息包括所述第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储所述第二数据，所述M为大于或等于3的整数。
在一种可能的实现方式中，所述第二响应消息中还包括第三控制信息，所述第三控制信息包括第五字段，所述第五字段用于指示所述M。
在一种可能的实现方式中，所述第三控制信息还包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述EHS扩展域还用于承载所述第三指示信息。
在一种可能的实现方式中，所述第三控制信息承载于所述UPIU协议帧的第三预留字段中。
第十二方面，本申请实施例还提供了一种存储芯片，用于执行第六方面所述的实现方式，所述存储芯片与通用闪存存储UFS协议信息单元UPIU连接，所述存储芯片包括：
接收单元，用于接收来自与所述存储芯片连接的主芯片的第一请求；其中，所述第一请求包括第一指示信息，所述第一指示信息包括第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，且所述第一物理地址集合包括N个物理地址，所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；获取单元，用于根据所述第一物理地址集合获取第一数据；其中，所述第一数据包括所述第一物理地址集合中存储的数据；发送单元，用于向所述主芯片发送所述第一数据。
在一种可能的实现方式中，所述第一请求中还包括第一控制信息；其中，所述第一控制信息中包括第一字段，所述第一字段用于指示所述N。
在一种可能的实现方式中，所述第一控制信息还包括第二字段；其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第一指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
在一种可能的实现方式中，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
在一种可能的实现方式中，所述发送单元，还用于在确定所述逻辑地址与物理地址映射关系发生变化的情况下，向所述主芯片发送第一响应消息；其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为逻辑地址与物理地址映射关系发生变化后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
在一种可能的实现方式中，所述第一响应消息还包括第二控制信息；其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
在一种可能的实现方式中，所述第二控制信息还包括第四字段；其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；或，所述第四字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第二指示信息承载于所述EHS扩展域中。
在一种可能的实现方式中，所述第二控制信息承载于所述UPIU协议帧的第二预留字段中。
在一种可能的实现方式中，所述接收单元，还用于接收来自与所述存储芯片连接的主芯片的第二请求；其中，所述第二请求中包括第二逻辑地址集合以及第二数据，所述第二数据包括待写入所述存储芯片的数据；
所述存储芯片还包括：生成单元，用于将所述第二数据写入所述存储芯片之后，根据变化后的逻辑地址与物理地址映射关系生成第三指示信息；所述发送单元，还用于向所述主芯片发送所述第二请求的第二响应消息；其中，所述第二请求中包括第二逻辑地址集合以及所述第二数据；所述第二数据包括待写入所述存储芯片的数据；其中，所述第三指示信息包括所述第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储所述第二数据，所述M为大于或等于3的整数；其中，所述第二响应消息包括所述第三指示信息，所述第二响应消息用于指示更新所述主芯片中的逻辑地址与物理地址映射关系。
在一种可能的实现方式中，所述第二响应消息还包括第三控制信息；其中，所述第三控制信息包括第五字段，所述第五字段用于指示所述M。
在一种可能的实现方式中，所述第三控制信息还包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同。
在一种可能的实现方式中，所述第三指示信息承载于所述EHS扩展域中。
在一种可能的实现方式中，所述第三控制信息承载于所述UPIU协议帧的第三预留字段中。
第十三方面，本申请实施例还提供了一种主芯片，所述主芯片包括处理器、存储器和通信接口，所述处理器与所述存储器、所述通信接口通过线路连接；所述存储器，用于存储程序；所述处理器，用于执行所述存储器中存储的程序，使所述处理器执行第一方面、第四方面和第五方面所描述的实现方式中相应的功能；所述通信接口用于支持所述主芯片与其他网络之间的通信。
第十四方面，本申请实施例还提供了一种存储芯片，所述存储芯片包括处理器、存储器和通信接口，所述处理器与所述存储器、所述通信接口通过线路连接；所述存储器，用于存储程序；所述处理器，用于执行所述存储器中存储的程序，使所述处理器执行第二方面、第三方面和第六方面所描述的实现方式中相应的功能；所述通信接口用于支持所述存储芯片与其他网络之间的通信。
第十五方面，本申请实施例提供了一种终端设备，所述终端设备包括主芯片和存储芯片，所述主芯片包括第七方面、第十方面和第十一方面中的一项或多项所述的主芯片；所述存储芯片包括第八方面、第九方面和第十二方面中的一项或多项所述的存储芯片。
第十六方面，本申请实施例提供了一种芯片系统，所述芯片系统包括主芯片和存储芯片，所述主芯片包括第七方面、第十方面和第十一方面中的一项或多项所述的主芯片；所述存储芯片包括第八方面、第九方面和第十二方面中的一项或多项所述的存储芯片。
第十七方面，本申请实施例提供一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，当所述指令在计算机上运行时，使得所述计算机执行上述第一方面、第二方面、第三方面、第四方面、第五方面和第六方面中的任意一项或多项所述的方法的流程。
第十八方面，本申请实施例提供了一种计算机程序，所述计算机程序包括指令，当所述计算机程序被所述计算机执行时，使得所述计算机可以执行上述第一方面、第二方面、第三方面、第四方面、第五方面和第六方面中的任意一项或多项所述的方法的流程。
附图说明
图1a是本申请实施例提供的一种处理读请求的流程示意图；
图1b是本申请实施例提供的一种处理写请求的流程示意图
图2是本申请实施例提供的一种主芯片的结构示意图；
图3是本申请实施例提供的一种存储芯片的结构示意图；
图4是本申请实施例提供的一种终端设备的结构示意图；
图5是本申请实施例提供的一种芯片系统的架构示意图；
图6是本申请实施例提供的一种分配方法的流程示意图；
图7是本申请实施例提供的一种信息处理方法的流程示意图；
图8是本申请实施例提供的另一种信息处理方法的流程示意图；
图9a是本申请实施例提供的一种EHS扩展域的示意图；
图9b是本申请实施例提供的另一种EHS扩展域的示意图；
图10是本申请实施例提供的另一种主芯片的结构示意图；
图11是本申请实施例提供的又一种主芯片的结构示意图；
图12是本申请实施例提供的另一种存储芯片的结构示意图；
图13是本申请实施例提供的又一种存储芯片的结构示意图。
具体实施方式
下面结合本申请实施例中的附图对本申请实施例进行描述。
本申请的说明书、权利要求书及附图中的术语“第一”和“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
首先，介绍本申请涉及到的技术术语。
逻辑地址，用户程序中使用的相对地址。本申请实施例中，该逻辑地址可以包括LBA等等。
物理地址，实际存储单元的绝对地址。本申请实施例中，该物理地址可以包括PPN，也可以包括物理区块地址(physics block address，PBA)，也可以包括比页(page)更小的地址等等。如比页更小的地址可以包括访问粒度为4KB的地址等等，本申请实施例不作限定。可理解，该存储单元可以包括存储芯片中的存储单元等等。
逻辑地址与物理地址映射关系，在具体应用中，该逻辑地址与物理地址映射关系存储于存储芯片中，在主芯片需要读取存储芯片中的数据时，该主芯片向该存储芯片发送包括逻辑地址的读请求；存储芯片在接收到该读请求后，根据该逻辑地址与物理地址映射关系确定该逻辑地址的物理地址；然后存储芯片将该物理地址中存储的数据发送给主芯片，如图1a所示。在主芯片需要写入数据时，该主芯片向该存储芯片发送包括逻辑地址以及待写入的数据的写请求；存储芯片接收到该写请求之后，将该待写入的数据存储至该存储芯片中，并更新该存储芯片中存储的逻辑地址与物理地址映射关系，如图1b所示。
可选的，该逻辑地址与物理地址映射关系，也可称为逻辑地址与物理地址映射表；或者，也可称为LBA与PPN映射表；或者，也可称为LBA与PBA映射表等等，本申请实施例对于其具体名称不作限定。
本申请实施例中，该逻辑地址与物理地址映射关系既可存储于主芯片中，又可存储于存储芯片中。将该逻辑地址与物理地址映射关系存储于主芯片中，可有效避免存储芯片无法命中的情况，以及避免了存储芯片多级查找的过程等等，提高了查找效率，还提高了响应速度。可选的，存储于主芯片中的逻辑地址与物理地址映射关系也可称为逻辑地址与物理地址映射关系副本，或者也可称为逻辑地址与物理地址映射表副本等等，本申请不作限定。
以下将具体描述本申请实施例中的主芯片和存储芯片。
参见图2，图2是本申请实施例提供的一种主芯片的结构示意图，该主芯片可与通用闪存存储(universal flash storage，UFS)协议信息单元(UFS protocol informationunit，UPIU)连接。如图2所示，该主芯片可包括主中央处理器(central processing unit，CPU)，多媒体应用处理器(multimedia application processor，MAP)，UFS主控制器，双倍速率同步动态随机存储器(double data rate synchronous dynamic random accessmemory，DDR SDRAM)控制器，DDR SDRAM内存，外围设备控制器和外围设备(peripherals)。可理解，本申请实施例中，DDR SDRAM也可简称为DDR。
其中，主CPU和MAP可用于与存储器耦合，从而执行存储器中存储的程序指令等等。如主CPU和MAP可用于运行操作系统、应用、驱动等主芯片上运行的软件。本申请实施例中，该存储器还可用于存储逻辑地址与物理地址映射关系。可理解，本申请实施例中，存储器包括DDR。
UFS主控制器可用于发出符合UPIU协议帧的读请求和写请求中的一项或多项。本申请实施例中，UFS主控制器还可用于使读请求中包括的指示信息(如以下实施例中的第一指示信息等等)等承载于UFS驱动器(图中未示出)分配的EHS扩展域中，该EHS扩展域至少可包括2016B的空间。也就是说，本申请实施例中UFS主控制器发出的读请求可至少占用2KB的空间，如包括32B的UPIU帧头(UPIU frame header)和2016B的EHS扩展域。通过该EHS扩展域可使得主芯片在向存储芯片发送UPIU请求时，携带更多的物理地址信息如第一指示信息等等。
DDR控制器可用于控制DDR，如该DDR控制器可用于控制更新DDR中的逻辑地址与物理地址映射关系等等。
外围设备可包括输入和输出接口、外存储器、模数转换器、数模装换器和外围处理器等等。如该外围设备可包括触摸屏、摄像头、指纹采集、近场通信元件和各种传感器等等，本申请实施例对于该外围设备不作限定。其中，外围设备控制器可用于控制该外围设备。
可理解，该主芯片可以为各种形式的芯片，如该主芯片可以集成于SOC上。可选的，该主芯片可应用于各种终端设备中，如该主芯片可应用于手机或笔记本电脑中等等，本申请实施例不作限定。
可理解，图2所示的主芯片仅为本申请实施例提供的一个例子，且该主芯片可具有比示出的部件更多或更少的部件，可以组合两个或更多个部件，或者可具有不同部件的不同配置实现等等。
参见图3，图3是本申请实施例提供的一种存储芯片的结构示意图，该存储芯片可与UPIU连接。如图3所示，该存储芯片包括控制器和缓存阵列(即flash阵列)。该控制器和该flash阵列可通过线路相互连接。
具体的，该控制器为该存储芯片的核心器件，可用于合理调配数据在各个flash阵列上的负荷，以及该控制器还可用于数据中转，连接flash阵列和外部串行接口。
可选的，该控制器还可进一步包括硬件芯片，如该硬件芯片可以是专用集成电路(application-specific integrated circuit，ASIC)，或者，该硬件芯片还可以是现场可编程逻辑门阵列(field programmable gate array，FPGA)等等，本申请实施例不作限定。
进一步地，该控制器中可包括静态随机存取存储器(static random accessmemory，SRAM)。本申请实施例中，该SRAM可用于存储逻辑地址与物理地址映射关系。
可选的，该存储芯片可以为各种形式的芯片。可选的，该存储芯片可应用于各种存储装置中，如该存储芯片可应用于固态硬盘(solid state disk，SSD)中等等，本申请实施例不作限定。可选的，该存储芯片还可应用于各种终端设备中，如该存储芯片可应用于手机或笔记本电脑中等。
本申请实施例中，该存储芯片可接收主芯片发送的包括EHS扩展域的信息，从而利用该EHS扩展域向主芯片发送更多的包括更新的物理地址与逻辑地址映射关系的信息。
可理解，图3所示的存储芯片仅为本申请实施例提供的一个例子，且该存储芯片可具有比示出的部件更多或更少的部件，可以组合两个或更多个部件，或者可具有不同部件的不同配置实现等等。
参见图4，图4是本申请实施例提供的一种终端设备的结构示意图。如图4所示，该终端设备可包括屏幕、屏幕控制器、主芯片和UFS存储设备。其中，该主芯片可为图2所示的主芯片，如该主芯片可包括外围设备、外围设备控制器、DDR、DDR控制器、UFS主(host)控制器和主CPU。该UFS存储设备可为图3所示的存储芯片，其中，该UFS存储设备中包含的部件在图4中未示出。
具体的，该UFS主控制器与该UFS存储设备连接，该UFS主控制器可用于与UFS存储设备交互，从而使得该终端设备能够通过UFS主控制器读取该UFS存储设备中的数据，以及该UFS存储设备还可用于在该UFS存储设备中的数据存储发生变化的情况下，向该UFS主控制器发送用于指示更新映射关系的信息，从而使得主CPU控制DDR控制器及时更新DDR中存储的逻辑地址与物理地址映射关系。
具体的，该主CPU可以包括RISC微处理器(advanced RISC machines，ARM)等等，本申请实施例对于该主CPU的具体类型或型号不作限定。
可理解，图4所示的终端设备仅为一个示例，不应将其理解为对本申请实施例的限定。
参见图5，图5是本申请实施例提供的一种芯片系统的具体场景示意图，该芯片系统可包括主芯片和存储芯片。该主芯片可为图2所示的主芯片，该存储芯片可为图3所示的存储芯片。
在一种可能的实现方式中，该主芯片还可包括应用(application，APP)、UFS驱动、UFS主控制器，以及具有移动行业处理器接口(mobile industry processor interface，MIPI)传输层和MIPI物理层等等。该存储芯片还可包括存储单元、逻辑(logical units，LU)单元和设备级管理单元，以及具有MIPI物理层、MIPI传输层和缓存描述符。
如图5所示，在主芯片需要读取第一数据的情况下，主芯片从APP中获取逻辑地址，该逻辑地址经过UFS驱动发出携带该逻辑地址的读请求；该读请求通过UFS主控制器后发出符合UPIU协议帧的读请求；然后再经过传输层，如该读请求可经过MIPI统一协议(MIPIUnipro)；最后经过MIPI物理层(physical layer，PHY)后，主芯片将该读请求发送给存储芯片。
该存储芯片在接收到该读请求后，可依次通过MIPI物理层和MIPI传输层，然后经过缓冲描述符之后，该读请求经过LU单元，该读请求经过LU的计算之后，存储芯片便可读取存储在存储单元中的数据。
其中，从缓冲描述符中发出的数据流，可经过LU；而从该缓存描述符中发出的控制流，可经过设备级管理单元。具体的，设备级管理单元可用于接收来自缓冲描述符发出的控制流，如该控制流可用于控制LU单元的配置等等，本申请实施例不作限定。
可理解，图5所示的芯片系统仅为本申请实施例提供的一个例子，且该芯片系统可具有比示出的部件更多或更少的部件，可以组合两个或更多个部件，或者可具有不同部件的不同配置实现等等。举例来说，主芯片中包括的主CPU未示出，但是不应理解为对本申请实施例的限定。
以下将具体描述本申请实施例中的信息处理方法。
在实际应用中，主芯片向存储芯片发送包括逻辑地址的读请求时，该主芯片可通过该逻辑地址的首地址+长度来指示该逻辑地址。即该主芯片可通过UFS控制器发出符合UPIU协议帧的UPIU请求(commandUPIU，CMD@UPIU)。
在一个实施例中，在将逻辑地址与物理地址映射关系存储于主芯片以及存储芯片的情况下，主芯片向存储芯片发送读请求，如该读请求可以包括4KB读请求、8KB读请求、16KB读请求和32KB读请求等等。其中，对于4KB读请求，可使用READ_10，即主芯片可向存储芯片发送包括一对逻辑地址和物理地址映射关系的读请求；其中，该一对可以包括8个字节，即4个字节的逻辑地址，4个字节的物理地址。具体的，如可以通过逻辑地址的首地址+长度，以及物理地址的首地址+长度向存储芯片指示该一对逻辑地址和物理地址映射关系。即4个字节的逻辑地址和4个字节的物理地址(一一对应)可表达4KB大小的读请求。
然而，对于8KB读请求来说，逻辑上连续的8KB的读请求，由于存储芯片不断发生垃圾回收以及磨损均衡，因此该8KB的读请求在物理上极大概率是不连续的。由此受限CMD@UPIU原生可用空间，主芯片无法填写多对离散的物理地址。也就是说，无法支持8KB以上的读请求。
同时，在另一个实施例中，在将逻辑地址与物理地址映射关系存储于主芯片和存储芯片的情况下，在存储芯片更新该逻辑地址与物理地址映射关系之后，如存储芯片写完成之后，该存储芯片就需要将更新的逻辑地址与物理地址映射关系发送给主芯片，从而使得主芯片更新该主芯片中存储的逻辑地址与物理地址映射关系。
标准的UPIU用20个字节的Sense Data，只能最多放下两对(16字节)映射关系。由此就可能无法及时更新写请求千万的映射(mapping)关系的变更。也就是说，受限于UPIU响应(response UPIU，RESP@UPIU)原生可用空间，存储芯片向主芯片指示更新的映射关系时，无法填写多对映射关系。进一步地，在逻辑地址与物理地址映射关系大量更新时，采用上述方式可能会严重影响系统性能。
因此，本申请实施例提供了一种方法，不仅可使得主芯片能够填写多对离散的物理地址，而且还可使得存储芯片能够填写多对甚至大量的映射关系。
参见图6，图6是本申请实施例提供的一种分配方法的流程示意图，该方法可应用于上述图2中所示的主芯片，图2的UFS主控制器可用于支持并执行图6所示的方法流程602。可选的，该方法还可应用于图5中所示的主芯片，如图5中的UFS驱动可用于支持并执行图6所示的方法流程601，以及UFS主控制器可用于支持并执行图6所示的方法流程602。如图6所示，该分配方法包括：
601、UFS驱动器分配EHS扩展域。
本申请实施例中，该EHS扩展域也可称为EHS扩展空间。或者该EHS扩展域还可包括其他名称等等，本申请实施例不作限定。具体的，该EHS扩展域至少可包括2016B的扩展空间。更具体的，该EHS扩展域可以通过主芯片的UFS驱动软件来分配，如该驱动软件可包括华为麒麟平台的kirin UFS驱动等等。
602、UFS驱动器将EHS扩展域发送给UFS控制器。
其中，该EHS扩展域用于承载主芯片发出的读请求和写请求中的一项或多项。也就是说，该EHS扩展域可用于指示UFS控制器承载符合UPIU协议帧的UPIU请求如读请求中包括的第一指示信息等等。
可选的，对于UFS驱动器如何将EHS扩展域发送给UFS控制器，本申请实施例还提供了两种实现方式，分别如下所示：
实现方式一、
UFS驱动器将该EHS扩展域的首地址发送给该UFS控制器。
该实现方式中，主芯片可提前设置或规划好EHS扩展域的长度。进一步地，主芯片还可与存储芯片提前协议(或协商)该EHS扩展域的长度。举例来说，主芯片可与存储芯片提高协议该EHS扩展域的长度为2016B。
实现方式二、
UFS驱动器将该EHS扩展域的首地址以及长度发送给该UFS控制器。
该实现方式中，该EHS扩展域的长度可以发生变化，即主芯片可根据需要来设置该EHS扩展域的长度。
可理解，在主芯片向存储芯片发送读请求或写请求后，该存储芯片还可返回响应消息，如以下实施例中的第一响应消息和第二响应消息。其中，该第一响应消息中的第二指示信息和第二响应消息中的第三指示信息还可承载于该EHS扩展域中。
具体的，在主芯片发出读请求时，该读请求中的第一指示信息承载在的EHS扩展域，可与存储芯片返回第一响应消息中的第二指示信息(或第二响应消息中的第三指示信息)承载在的EHS扩展域相同，或者，也可不同等，本申请实施例不作限定。可理解，EHS扩展域相同可表示格式相同，并不表示该EHS扩展域中填写的内容相同。
进一步地，在主芯片向存储芯片发送读请求时，该读请求(如第一请求)中的第一控制信息可承载于UPIU协议帧的第一预留字段中，以及该存储芯片返回的第一响应消息中的第二控制信息可承载于该UPIU协议帧的第二预留字段中，以及该存储芯片返回的第二响应消息中的第三控制信息可承载于该UPIU协议帧的第三预留字段中。
可理解，其中，第二预留字段和第三预留字段可为同一个字段，也可为不同的字段等，本申请实施例不作限定。以及第一控制信息所承载在的UPIU协议帧可以与第二控制信息所承载在的UPIU协议帧为同一个UPIU协议帧，或者，也可为不同的UPIU协议帧等，本申请实施例不作限定。以及第一控制信息所承载在的UPIU协议帧可以与第三控制信息所承载在的UPIU协议帧为同一个UPIU协议帧，或者，也可为不同的UPIU协议帧等，本申请实施例不作限定。因此，第一预留字段与第二预留字段(或第三预留字段)也可为同一个字段，也可为不同的字段等，本申请实施例不作限定。
可理解，本申请实施例中的UFS控制器可以为图2、图4和图5所示的UFS主控制器，因此，不应将该UFS控制器理解为对本申请实施例的限定。
在图6所示的分配方法的基础上，参见图7，图7是本申请实施例提供的一种信息处理方法的流程示意图，该信息处理方法可应用于图2至图5所示的主芯片和存储芯片。如该方法可应用于上述图2中所示的主芯片，图2的主CPU可用于支持并执行图7所示的方法流程701、702和706。又如图3的控制器可用于支持并执行图7所示的方法流程704。如图7所示，该信息处理方法包括：
701、主芯片确定第一逻辑地址集合。
本申请实施例中，该主芯片确定的第一逻辑地址集合至少可对应8KB的读请求。可理解，该第一逻辑地址集合中包含的逻辑地址可以是连续的，或者，该第一逻辑地址集合中包含的逻辑地址还可是不连续的，本申请实施例不作限定。
702、主芯片生成第一指示信息；其中，该第一指示信息包括第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与该第一逻辑地址集合对应的第一物理地址集合，该第一物理地址集合包括N个物理地址，且该N个物理地址与该第一逻辑地址集合包括的N个逻辑地址一一对应。
本申请实施例中，该第一物理地址集合可包括N个离散的物理地址。具体的，该第一物理地址集合中包括多少个物理地址，该主芯片便可将该第一逻辑地址集合划分为多少个逻辑地址。举例来说，该第一物理地址集合中包括N个物理地址，则与该N个物理地址中每个物理地址都对应一个逻辑地址，则该第一逻辑地址集合(如该第一逻辑地址集合中包括的逻辑地址是连续的)可分为N个逻辑地址，且该N个逻辑地址分别与该N个物理地址对应。即一个物理地址对应一个逻辑地址。可理解，N为大于或等于2的整数。
703、主芯片向与该主芯片连接的存储芯片发送第一请求，该第一请求包括第一指示信息。
本申请实施例中，该第一请求可用于请求读与第一逻辑地址集合对应的数据。即该第一请求可用于请求第一数据，该第一数据包括第一物理地址集合中存储的数据。
进一步地，该第一请求中还可包括第一控制信息，该第一控制信息中包括第一字段，该第一字段用于指示N。其中，该N既可以表示第一物理地址集合中离散的物理地址的个数，还可以表示划分第一逻辑地址集合后该第一逻辑地址集合中的逻辑地址的个数。具体的，该N为大于或等于2的整数。
更进一步地，该第一控制信息还包括第二字段；其中，该第二字段用于指示该第一物理地址集合中每个物理地址的访问粒度；或，该第二字段用于指示该第一逻辑地址集合中每个逻辑地址的访问粒度；或，该第二字段用于指示该第一物理地址集合中每个物理地址的访问粒度与该第一逻辑地址集合中每个逻辑地址的访问粒度的和；该第一物理地址集合中每个物理地址的访问粒度与该第一逻辑地址集合中每个逻辑地址的访问粒度相同。
本申请实施例中，该访问粒度即可表示第一指示信息中存放每个地址的单位。更通俗的说，该访问粒度可表示存放每个逻辑地址或存放每个物理地址的字节数是多少。如前述实施，一对逻辑地址与物理地址的映射关系，可包括8个字节，即4个字节的逻辑地址和4个字节的物理地址。其中，访问粒度即可用4个字节来表示，或者，访问粒度也可用8个字节来表示。
本申请实施例中，第一物理地址集合中包括N个物理地址，第一逻辑地址集合中包括N个逻辑地址，即表示有N个映射关系，则可使用8个字节来分别表达N个映射关系中的每对映射关系。
可理解，以上访问粒度仅为一种示例，还可使用比4个字节(每个物理地址的访问粒度或每个逻辑地址的访问粒度)更多或更少的字节来表达该访问粒度，或者，还可使用比8个字节(即每个物理地址的访问粒度与每个逻辑地址的访问粒度的和)更多或更少的字节来表达该访问粒度，本申请实施例不作限定。
可理解，第一指示信息可承载于主芯片分配的EHS扩展域中，以及第一控制信息可承载于UPIU协议帧的第一预留字段中。
704、存储芯片接收来自主芯片的第一请求，根据第一物理地址集合获取第一数据，该第一数据包括该第一物理地址集合中存储的数据。
本申请实施例中，在存储芯片接收到该第一请求后，若该存储芯片中的逻辑地址与物理地址映射关系未发生变化，则该存储芯片可向主芯片返回第一数据，即该存储芯片向该主芯片发送该第一数据。具体的，在存储芯片向主芯片发送该第一数据的情况下，该存储芯片可以将该第一数据承载在UPIU协议帧以及EHS扩展域之外的其他空间中，如该存储芯片可将该N个物理地址中存储的数据(可能为N个数据，也可能为小于N个的数据)整合为一份数据，从而承载在数据空间中发送给主芯片。可理解，第一数据承载在的数据空间仅为一种示例，在具体实现中，可能还包括其他实现方式等等，本申请实施例不作限定。
本申请实施例中，一方面，通过将逻辑地址与物理地址映射关系存储于空间较大的主芯片中，可有效提高读请求的响应速度；另一方面，通过生成第一指示信息，该第一指示信息可用于指示第一物理地址集合，该第一物理地址集合中至少包括两个物理地址，从而可以实现8KB、16KB甚至32KB的读请求，进而有效实现了主芯片和存储芯片之间实时信息交互的效率。
然而，在实际应用中，由于磨损均衡(wear leveling，WL)，又或者，垃圾回收(garbage collection，GC)等操作，存储芯片中存储的数据的物理地址可能会发生变化。因此，存储芯片在确定发生变化后的逻辑地址与物理地址映射关系后，还需要将该变化告诉主芯片，以提高信息交互的效率。对于上述情况参考以下步骤。
705、存储芯片确定逻辑地址与物理地址映射关系发生变化的情况下，向主芯片发送第一响应消息。
其中，该该第一响应消息包括第二指示信息，该第二指示信息包括第一逻辑地址集合与第二物理地址集合；该第二物理地址集合为逻辑地址与物理地址映射关系更新后，与该第一逻辑地址集合对应的物理地址集合；该第二物理地址集合包括N个物理地址，且该N个物理地址与该N个逻辑地址一一对应。且该第二指示信息还可用于指示主芯片更新该主芯片中的逻辑地址与物理地址映射关系。
进一步的，该第一响应消息还包括第二控制信息；其中，该第二控制信息中包括第三字段，该第三字段用于指示该N。
更进一步的，该第二控制信息还包括第四字段；其中，该第四字段用于指示该第二物理地址集合中每个物理地址的访问粒度；或，该第四字段用于指示该第一逻辑地址集合中每个逻辑地址的访问粒度；或，该第四字段用于指示该第二物理地址集合中每个物理地址的访问粒度与该第一逻辑地址集合中每个逻辑地址的访问粒度的和；其中，该第二物理地址集合中每个物理地址的访问粒度与该第一逻辑地址集合中每个逻辑地址的访问粒度相同。
706、主芯片接收第一响应消息，根据该第二指示信息更新该主芯片中的逻辑地址与物理地址映射关系。
可理解，第二指示信息可承载于EHS扩展域中，第二控制信息可承载于UPIU协议帧的第二预留字段中。
本申请实施例中，通过向存储芯片指示N个逻辑地址与N个物理地址的映射关系，还可避免存储芯片中存储的逻辑地址与物理地址映射关系发生变化，而导致存储芯片无法仅仅根据物理地址而确定相应的数据(第一数据)；从而进一步提高了主芯片与存储芯片之间信息交互的效率。
以上重点介绍了读请求的具体实现方式，以下将重点介绍写请求的具体实现方式。
参见图8，图8是本申请实施例提供的另一种信息处理方法的流程示意图，该信息处理方法可应用于图2至图5所示的主芯片和存储芯片。如图8所示，该信息处理方法包括：
801、主芯片向与该主芯片连接的存储芯片发送第二请求；其中，该第二请求中包括第二逻辑地址集合和第二数据，该第二数据包括待写入该存储芯片的数据。
本申请实施例中，第二逻辑地址集合即为第二数据的逻辑地址。该第二数据包括待写入存储芯片中的数据。可理解，本申请实施例对于该第二数据的大小或类型不作限定。
802、存储芯片接收来自主芯片的第二请求，将第二数据写入该存储芯片。
803、存储芯片根据变化后的逻辑地址与物理地址映射关系生成第三指示信息。
本申请实施例中，在存储芯片将第二数据写入到该存储芯片后，该存储芯片便可以根据第二数据的物理地址以及该第二数据的逻辑地址生成第三指示信息。其中，该第三指示信息包括第二逻辑地址集合以及与该第二逻辑地址集合对应的第三物理地址集合，该第三物理地址集合包括M个物理地址，且该M个物理地址与该第二逻辑地址集合包括的M个逻辑地址一一对应，以及该第三物理地址集合用于存储第二数据，M为大于或等于3的整数。
其中，第三物理地址集合中至少可包括三个离散的物理地址。具体的，该第三物理地址集合中包括多少(如M)个物理地址，该存储芯片便可将该第二逻辑地址集合划分为多少(如M)个逻辑地址。可理解，一个物理地址对应一个逻辑地址，由此，第三指示信息中包括了具有映射关系的第三物理地址集合与第二逻辑地址集合。
804、存储芯片向主芯片发送第二请求的第二响应消息；其中，该第二响应消息中包括第三指示信息，该第二响应消息用于指示更新主芯片中的逻辑地址与物理地址映射关系。
进一步的，该第二响应消息还包括第三控制信息；
其中，该第三控制信息包括第五字段，该第五字段用于指示该M。
更进一步的，该第三控制信息还包括第六字段；其中，该第六字段用于指示该第三物理地址集合中每个物理地址的访问粒度；或，该第六字段用于指示该第二逻辑地址集合中每个逻辑地址的访问粒度；或，该第六字段用于指示该第三物理地址集合中每个物理地址的访问粒度与该第二逻辑地址集合中每个逻辑地址的访问粒度之和；该第三物理地址集合中每个物理地址的访问粒度与该第二逻辑地址集合中每个逻辑地址的访问粒度相同。
可理解，对于访问粒度的具体描述可参考图7所示的实现方式，这里不再一一详述。
805、主芯片接收来自存储芯片的第二响应消息，根据该第二响应消息中的第三指示信息更新逻辑地址与物理地址映射关系。
举例来说，逻辑地址与物理地址映射关系可存储在DDR空间中，主芯片接收到该第二响应消息之后，可以从UPIU中解析出更新后的映射关系，从而将该更新后的映射关系同步更新到主芯片的DDR空间中的逻辑地址与物理地址映射关系。
其中，第三指示信息可承载于EHS扩展域中，以及第三控制信息可承载于UPIU协议帧的第三预留字段中。
实施本申请实施例，在存储芯片中更新了大量映射关系的情况下，该存储芯片可及时向主芯片指示更新的映射关系，提高了信息实时交互的效率。
可理解，以上所示的实施例中的方法各有侧重，其中一个实施例中未详尽描述的实现方式，还可参考其他实施例，这里不再一一详述。
可理解，图7和图8所示的第一指示信息、第二指示信息和第三指示信息可承载于图6所示的EHS扩展域中。更具体的第一指示信息可承载于承载UPIU请求的EHS扩展域中。以及第二指示信息和第三指示信息可承载于承载UPIU响应的EHS扩展域中。
为更形象的理解本申请实施例所提供的方法，以下将结合具体场景来说明。
参见图9a，图9a是本申请实施例提供的一种EHS扩展域的结构示意图，该EHS扩展域可用于承载第一指示信息。
如图9a所示，标号32即为本申请实施例所提供的EHS扩展域，可用于承载第一指示信息。进一步地，标号5、标号6或标号7中的一项或多项即可为UPIU协议帧中的第一预留字段，如以标号5为例，该标号5可用于承载访问粒度，以及标号8可用于承载个数。也就是说，标号5即为本申请实施例所提供的第二字段，该标号5中中可用于承载第一物理地址集合中每个物理地址的访问粒度，或第一逻辑地址集合中每个逻辑地址的访问粒度，或第一物理地址集合中每个物理地址的访问粒度与第一逻辑地址集合中每个逻辑地址的访问粒度的和。该标号8即为本申请实施例所提供的第一字段，该标号8可用于承载个数N。标号32中可用于承载本申请实施例中的第一逻辑地址集合和第一物理地址集合，如图9a所示。
可理解，本申请实施例对于图9a所示的UPIU协议帧的其他字段或标号所指示或承载的内容不作限定。
参见图9b，图9b是本申请实施例提供的另一种EHS扩展域的结构示意图，该EHS扩展域可用于承载第二指示信息或第三指示信息。
如图9b所示，标号32即为本申请实施例所提供的EHS扩展域，可用于承载第二指示信息或第三指示信息。进一步地，标号5或标号6中的一项或多项即可为UPIU协议帧中的第二预留字段或第三预留字段，如以该EHS扩展域承载第二指示信息，标号5为UPIU协议帧中的第二预留字段为例，该标号5可用于承载访问粒度，标号8可用于承载个数。也就是说，标号5即为本申请实施例中的第四字段。标号5中可用于承载本申请实施例中的第二物理地址集合中每个物理地址的访问粒度，或第一逻辑地址集合中每个逻辑地址的访问粒度，或，每个第二物理地址集合中每个物理地址的访问粒度与每个第一逻辑地址集合中每个逻辑地址的访问粒度的和。又如以该EHS扩展域承载第三指示信息，以标号5为UPIU协议帧中的第三预留字段为例，该标号5即为本申请实施例中的第六字段，标号5中可用于承载本申请实施例中的第三物理地址集合中每个物理地址的访问粒度，或者，第二逻辑地址集合中每个逻辑地址的访问粒度，或者，第三物理地址集合中每个物理地址的访问粒度与第二逻辑地址集合中每个逻辑地址的访问粒度的和。
标号8即为本申请实施例中的第三字段或第五字段，该标号8可用于承载N或M。
标号32中可用于承载第二指示信息或第三指示信息。即该标号32中可用于承载具有映射关系的第一逻辑地址集合与第二物理地址集合，或者还可用于承载具有映射关系的第二逻辑地址集合与第三物理地址集合，如图9b所示。
可理解，本申请实施例对于该UPIU协议帧中的其他字段或标号所指示或承载的内容不作限定。
上述详细阐述了本申请实施例的方法，下面提供了本申请实施例的装置。
参见图10，图10是本申请实施例提供的一种主芯片的结构示意图，该主芯片可用于执行图6至图8所示的方法。如图10所示，该主芯片包括：
确定单元1001，用于确定第一逻辑地址集合；
生成单元1002，用于生成第一指示信息；其中，该第一指示信息包括第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与该第一逻辑地址集合对应的第一物理地址集合，该第一物理地址集合包括N个物理地址，且该N个物理地址与该第一逻辑地址集合包括的N个逻辑地址一一对应，该N为大于或等于2的整数；
发送单元1003，用于向与主芯片连接的存储芯片发送第一请求；其中，该第一请求包括第一指示信息。
可理解，图2所示的主CPU可用于执行该确定单元1001以及生成单元1002所示的实现方式。以及在一种可能的实现方式中，主CPU还可用于控制UFS主控制器，从而来执行发送单元1003所示的实现方式。
实施本申请实施例，一方面，通过将逻辑地址与物理地址映射关系存储于空间较大的主芯片中，可有效提高读请求的响应速度；另一方面，通过生成第一指示信息，该第一指示信息可用于指示第一物理地址集合，该第一物理地址集合中至少包括两个物理地址，从而可以实现8KB、16KB甚至32KB的读请求，进而有效实现了主芯片和存储芯片之间实时信息交互的效率。
具体的，该第一请求还包括第一控制信息；其中，该第一控制信息中包括第一字段，第一字段用于指示N。
具体的，第一控制信息还包括第二字段；
其中，第二字段用于指示第一物理地址集合中每个物理地址的访问粒度；
或，第二字段用于指示第一逻辑地址集合中每个逻辑地址的访问粒度；
或，第二字段用于指示第一物理地址集合中每个物理地址的访问粒度与第一逻辑地址集合中每个逻辑地址的访问粒度的和；第一物理地址集合中每个物理地址的访问粒度与第一逻辑地址集合中每个逻辑地址的访问粒度相同。
具体的，如图11所示，该主芯片还包括：
分配单元1104，用于分配扩展头字段EHS扩展域；其中，EHS扩展域用于承载第一指示信息。
具体的，第一控制信息可承载于UPIU协议帧的第一预留字段中。
可选的，如图11所示，该主芯片还包括：
接收单元1105，用于接收来自存储芯片的第一响应消息；
其中，该第一响应消息包括第二指示信息，该第二指示信息包括第一逻辑地址集合与第二物理地址集合；该第二物理地址集合为逻辑地址与物理地址映射关系更新后，与该第一逻辑地址集合对应的物理地址集合；该第二物理地址集合包括N个物理地址，且N个物理地址与N个逻辑地址一一对应。
具体的，该第一响应消息还包括第二控制信息；其中，该第二控制信息中包括第三字段，该第三字段用于指示该N。
具体的，该第二控制信息还包括第四字段；其中，该第四字段用于指示该第二物理地址集合中每个物理地址的访问粒度；或，该第四字段用于指示该第一逻辑地址中每个逻辑地址的访问粒度；或，该第四字段用于指示该第二物理地址集合中每个物理地址的访问粒度与该第一逻辑地址中每个逻辑地址的访问粒度的和；其中，该第二物理地址集合中每个物理地址的访问粒度与该第一逻辑地址中每个逻辑地址的访问粒度相同。
具体的，该第二指示信息可承载于EHS扩展域中，以及该第二控制信息可承载于UPIU协议帧的第二预留字段中。
可选的，发送单元1103，还用于向存储芯片发送第二请求；其中，该第二请求中包括第二逻辑地址集合以及第二数据，该第二数据包括待写入该存储芯片的数据。
具体的，该第二请求可用于请求将第二数据写入存储芯片。
可选的，接收单元1105，还可用于接收来自与主芯片连接的存储芯片的第二响应消息；其中，第二响应消息中包括第三指示信息，第三指示信息包括第二逻辑地址集合以及与该第二逻辑地址集合对应的第三物理地址集合，该第三物理地址集合包括M个物理地址，且该M个物理地址与该第二逻辑地址集合包括的M个逻辑地址一一对应，以及该第三物理地址集合用于存储该第二数据，M为大于或等于3的整数；
如图11所示，该主芯片还包括：
更新单元1106，用于根据第三指示信息更新主芯片中的逻辑地址与物理地址映射关系。
具体的，该第二响应消息中还包括第三控制信息，该第三控制信息包括第五字段，该第五字段用于指示该M。
具体的，该第三控制信息还包括第六字段；其中，该第六字段用于指示该第三物理地址集合中每个物理地址的访问粒度；或，该第六字段用于指示该第二逻辑地址集合中每个逻辑地址的访问粒度；或，该第六字段用于指示该第三物理地址集合中每个物理地址的访问粒度与该第二逻辑地址集合中每个逻辑地址的访问粒度之和；该第三物理地址集合中每个物理地址的访问粒度与该第二逻辑地址集合中每个逻辑地址的访问粒度相同。
具体的，第三指示信息还可承载于EHS扩展域中，以及第三控制信息还可承载于UPIU协议帧的第三预留字段中。
具体的，图2所示的主CPU还可用于执行该更新单元1106所示的实现方式等等，以及在一种可能的实现方式中，主CPU还可用于控制UFS主控制器执行接收单元1105所示的实现方式等等，本申请实施例不作限定。
可理解，图10和图11所示的主芯片的具体实现方式，还可对应参考前述实施例中的具体实现方式，这里不再一一详述。
参见图12，图12是本申请实施例提供的一种存储芯片的结构示意图，该存储芯片可用于执行图6至图8所示的方法。如图12所示，该存储芯片包括：
接收单元1201，用于接收来自与存储芯片连接的主芯片的第一请求；其中，该第一请求包括第一指示信息，该第一指示信息包括第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与该第一逻辑地址集合对应的第一物理地址集合，且该第一物理地址集合包括N个物理地址，该N个物理地址与该第一逻辑地址集合包括的N个逻辑地址一一对应，该N为大于或等于2的整数；
获取单元1202，用于根据第一物理地址集合获取第一数据；其中，该第一数据包括第一物理地址集合中存储的数据；
发送单元1203，用于向主芯片发送第一数据。
可理解，图3所示的存储芯片中的控制器可用于执行获取单元1202所执行的方法。以及该存储芯片中的外部串行接口等(图3中未示出)可用于执行接收单元1201和发送单元1203所执行的方法。
具体的，该第一请求中还包括第一控制信息；其中，该第一控制信息中包括第一字段，该第一字段用于指示该N。
具体的，该第一控制信息还包括第二字段；其中，该第二字段用于指示该第一物理地址集合中每个物理地址的访问粒度；或，该第二字段用于指示该第一逻辑地址集合中每个逻辑地址的访问粒度；或，该第二字段用于指示该第一物理地址集合中每个物理地址的访问粒度与该第一逻辑地址集合中每个逻辑地址的访问粒度的和；该第一物理地址集合中每个物理地址的访问粒度与该第一逻辑地址集合中每个逻辑地址的访问粒度相同。
具体的，该第一指示信息可承载于扩展头字段EHS扩展域中，该EHS扩展域由主芯片分配。以及该第一控制信息可承载于UPIU协议帧的第一预留字段中。
可选的，发送单元1203，还用于在确定逻辑地址与物理地址映射关系发生变化的情况下，向主芯片发送第一响应消息；
其中，该第一响应消息包括第二指示信息，该第二指示信息包括第一逻辑地址集合与第二物理地址集合；该第二物理地址集合为逻辑地址与物理地址映射关系发生变化后，与该第一逻辑地址集合对应的物理地址集合；该第二物理地址集合包括N个物理地址，且N个物理地址与N个逻辑地址一一对应。
具体的，第一响应消息还包括第二控制信息；其中，第二控制信息中包括第三字段，第三字段用于指示N。
具体的，第二控制信息还包括第四字段；其中，第四字段用于指示第二物理地址集合中每个物理地址的访问粒度；或，第四字段用于指示第一逻辑地址集合中每个逻辑地址的访问粒度；或，第四字段用于指示第二物理地址集合中每个物理地址的访问粒度与第一逻辑地址集合中每个逻辑地址的访问粒度的和；其中，第二物理地址集合中每个物理地址的访问粒度与第一逻辑地址集合中每个逻辑地址的访问粒度相同。
可选的，接收单元1201，还用于接收来自与存储芯片连接的主芯片的第二请求；其中，第二请求中包括第二逻辑地址集合以及第二数据，第二数据包括待写入存储芯片的数据；
如图13所示，该存储芯片还包括：
生成单元1204，用于将第二数据写入存储芯片之后，根据变化后的逻辑地址与物理地址映射关系生成第三指示信息；其中，第三指示信息包括第二逻辑地址集合以及与该第二逻辑地址集合对应的第三物理地址集合，该第三物理地址集合包括M个物理地址，且该M个物理地址与该第二逻辑地址集合包括的M个逻辑地址一一对应，以及该第三物理地址集合用于存储该第二数据，该M为大于或等于3的整数；
发送单元1203，用于向主芯片发送第二请求的第二响应消息；其中，第二响应消息包括第三指示信息，第二响应消息用于指示更新主芯片中的逻辑地址与物理地址映射关系。
具体的，第二响应消息还包括第三控制信息；其中，第三控制信息包括第五字段，第五字段用于指示M。
具体的，第三控制信息还包括第六字段；其中，第六字段用于指示第三物理地址集合中每个物理地址的访问粒度；或，第六字段用于指示第二逻辑地址集合中每个逻辑地址的访问粒度；或，第六字段用于指示第三物理地址集合中每个物理地址的访问粒度与第二逻辑地址集合中每个逻辑地址的访问粒度之和；第三物理地址集合中每个物理地址的访问粒度与第二逻辑地址集合中每个逻辑地址的访问粒度相同。
具体的，该第三指示信息也可承载于EHS扩展域中。以及该第三控制信息可承载于UPIU协议帧的第三预留字段中。
可理解，图12和图13所示的存储芯片的具体实现方式，还可对应参考前述实施例中的具体实现方式，这里不再一一详述。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，该流程可以由计算机程序来指令相关的硬件完成，该程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法实施例的流程。而前述的存储介质包括：ROM或随机存储记忆体RAM、磁碟或者光盘等各种可存储程序代码的介质。

Claims (54)

1.一种信息处理方法，其特征在于，所述方法应用于通用闪存存储UFS协议信息单元UPIU连接的主芯片，所述方法包括：
所述主芯片确定第一逻辑地址集合；
所述主芯片生成第一指示信息；其中，所述第一指示信息包括所述第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，所述第一物理地址集合包括N个物理地址，且所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；
所述主芯片向与所述主芯片连接的存储芯片发送第一请求；其中，所述第一请求包括所述第一指示信息，所述第一请求还包括第一控制信息，所述第一控制信息包括第二字段，其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
2.根据权利要求1所述的方法，其特征在于，所述第一控制信息还包括第一字段，所述第一字段用于指示所述N。
3.根据权利要求1至2任意一项所述的方法，其特征在于，所述主芯片向与所述主芯片连接的存储芯片发送第一请求之前，所述方法还包括：
所述主芯片分配扩展头字段EHS扩展域；其中，所述EHS扩展域用于承载所述第一指示信息。
4.根据权利要求1至2任意一项所述的方法，其特征在于，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
5.根据权利要求4所述的方法，其特征在于，所述主芯片向与所述主芯片连接的存储芯片发送第一请求之后，所述方法还包括：
所述主芯片接收来自所述存储芯片的第一响应消息，所述第一响应消息为所述第一请求的响应消息；
其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为所述逻辑地址与物理地址映射关系更新后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
6.根据权利要求5所述的方法，其特征在于，所述第一响应消息还包括第二控制信息；其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
7.根据权利要求6所述的方法，其特征在于，所述第二控制信息还包括第四字段；
其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；
或，所述第四字段用于指示所述第一逻辑地址中每个逻辑地址的访问粒度；
或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址中每个逻辑地址的访问粒度相同。
8.根据权利要求5至7任意一项所述的方法，其特征在于，所述第二指示信息承载于EHS扩展域中。
9.根据权利要求6至7任意一项所述的方法，其特征在于，所述第二控制信息承载于所述UPIU协议帧的第二预留字段中。
10.一种信息处理方法，其特征在于，所述方法应用于通用闪存存储UFS协议信息单元UPIU连接的存储芯片，所述方法包括：
所述存储芯片接收来自与所述存储芯片连接的主芯片的第一请求；其中，所述第一请求包括第一指示信息，所述第一指示信息包括第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，且所述第一物理地址集合包括N个物理地址，所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；所述第一请求还包括第一控制信息，所述第一控制信息包括第二字段，其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同；
所述存储芯片根据所述第一物理地址集合获取第一数据；其中，所述第一数据包括所述第一物理地址集合中存储的数据；
所述存储芯片向所述主芯片发送所述第一数据。
11.根据权利要求10所述的方法，其特征在于，所述第一控制信息还包括第一字段，所述第一字段用于指示所述N。
12.根据权利要求10至11任意一项所述的方法，其特征在于，所述第一指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
13.根据权利要求10至11任意一项所述的方法，其特征在于，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
14.根据权利要求13所述的方法，其特征在于，所述存储芯片接收来自与所述存储芯片连接的主芯片的第一请求之后，所述方法还包括：
在所述存储芯片确定所述逻辑地址与物理地址映射关系发生变化的情况下，向所述主芯片发送第一响应消息；
其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为逻辑地址与物理地址映射关系发生变化后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
15.根据权利要求14所述的方法，其特征在于，所述第一响应消息还包括第二控制信息；
其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
16.根据权利要求15所述的方法，其特征在于，所述第二控制信息还包括第四字段；
其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；
或，所述第四字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；
或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
17.根据权利要求14至16任意一项所述的方法，其特征在于，所述第二指示信息承载于EHS扩展域中。
18.根据权利要求15至16任意一项所述的方法，其特征在于，所述第二控制信息承载于所述UPIU协议帧的第二预留字段中。
19.一种信息处理方法，其特征在于，所述方法应用于通用闪存存储UFS协议信息单元UPIU连接的存储芯片，所述方法包括：
所述存储芯片接收来自与所述存储芯片连接的主芯片的第二请求；其中，所述第二请求中包括第二逻辑地址集合以及第二数据，所述第二数据包括待写入所述存储芯片的数据；
所述存储芯片将所述第二数据写入所述存储芯片之后，根据变化后的逻辑地址与物理地址映射关系生成第三指示信息；其中，所述第三指示信息包括所述第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储所述第二数据，所述M为大于或等于3的整数；
所述存储芯片向所述主芯片发送所述第二请求的第二响应消息；其中，所述第二响应消息包括所述第三指示信息，所述第二响应消息用于指示更新所述主芯片中的逻辑地址与物理地址映射关系；所述第二响应消息还包括第三控制信息，所述第三控制信息包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同。
20.根据权利要求19所述的方法，其特征在于，所述第三控制信息还包括第五字段，所述第五字段用于指示所述M。
21.根据权利要求19至20任意一项所述的方法，其特征在于，所述第三指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
22.根据权利要求19至20任意一项所述的方法，其特征在于，所述第三控制信息承载于UPIU协议帧的第三预留字段中。
23.一种信息处理方法，其特征在于，所述方法应用于通用闪存存储UFS协议信息单元UPIU连接的主芯片，所述方法包括：
所述主芯片接收来自与所述主芯片连接的存储芯片的第二响应消息；其中，所述第二响应消息中包括第三指示信息，所述第三指示信息包括第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储第二数据，所述M为大于或等于3的整数；所述第二响应消息中还包括第三控制信息，所述第三控制信息包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同；
所述主芯片根据所述第三指示信息更新所述主芯片中的逻辑地址与物理地址映射关系。
24.根据权利要求23所述的方法，其特征在于，所述第三控制信息还包括第五字段，所述第五字段用于指示所述M。
25.根据权利要求23至24任意一项所述的方法，其特征在于，所述第三指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
26.根据权利要求23至24任意一项所述的方法，其特征在于，所述第三控制信息承载于UPIU协议帧的第三预留字段中。
27.根据权利要求23至24任意一项所述的方法，其特征在于，所述主芯片接收来自与所述主芯片连接的存储芯片的第二响应消息之前，所述方法还包括：
所述主芯片向所述存储芯片发送第二请求；其中，所述第二请求中包括第二逻辑地址集合以及第二数据，所述第二数据包括待写入所述存储芯片的数据。
28.一种主芯片，其特征在于，所述主芯片与通用闪存存储UFS协议信息单元UPIU连接，所述主芯片包括：
确定单元，用于确定第一逻辑地址集合；
生成单元，用于生成第一指示信息；其中，所述第一指示信息包括所述第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，所述第一物理地址集合包括N个物理地址，且所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；
发送单元，用于向与所述主芯片连接的存储芯片发送第一请求；其中，所述第一请求包括所述第一指示信息，所述第一请求还包括第一控制信息，所述第一控制信息包括第二字段；其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
29.根据权利要求28所述的主芯片，其特征在于，所述第一控制信息还包括第一字段，所述第一字段用于指示所述N。
30.根据权利要求28至29任意一项所述的主芯片，其特征在于，所述主芯片还包括：
分配单元，用于分配扩展头字段EHS扩展域；其中，所述EHS扩展域用于承载所述第一指示信息。
31.根据权利要求28至29任意一项所述的主芯片，其特征在于，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
32.根据权利要求31所述的主芯片，其特征在于，所述主芯片还包括：
接收单元，用于接收来自所述存储芯片的第一响应消息，所述第一响应消息为所述第一请求的响应消息；
其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为所述逻辑地址与物理地址映射关系更新后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
33.根据权利要求32所述的主芯片，其特征在于，所述第一响应消息还包括第二控制信息；其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
34.根据权利要求33所述的主芯片，其特征在于，所述第二控制信息还包括第四字段；
其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；
或，所述第四字段用于指示所述第一逻辑地址中每个逻辑地址的访问粒度；
或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址中每个逻辑地址的访问粒度相同。
35.根据权利要求32至34任意一项所述的主芯片，其特征在于，所述第二指示信息承载于EHS扩展域中。
36.根据权利要求33至34任意一项所述的主芯片，其特征在于，所述第二控制信息承载于所述UPIU协议帧的第二预留字段中。
37.一种存储芯片，其特征在于，所述存储芯片与通用闪存存储UFS协议信息单元UPIU连接，所述存储芯片包括：
接收单元，用于接收来自与所述存储芯片连接的主芯片的第一请求；其中，所述第一请求包括第一指示信息，所述第一指示信息包括第一逻辑地址集合以及根据逻辑地址与物理地址映射关系确定的与所述第一逻辑地址集合对应的第一物理地址集合，且所述第一物理地址集合包括N个物理地址，所述N个物理地址与所述第一逻辑地址集合包括的N个逻辑地址一一对应，所述N为大于或等于2的整数；所述第一请求还包括第一控制信息，所述第一控制信息包括第二字段，其中，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度；或，所述第二字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；或，所述第二字段用于指示所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；所述第一物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同；
获取单元，用于根据所述第一物理地址集合获取第一数据；其中，所述第一数据包括所述第一物理地址集合中存储的数据；
发送单元，用于向所述主芯片发送所述第一数据。
38.根据权利要求37所述的存储芯片，其特征在于，所述第一控制信息还包括第一字段，所述第一字段用于指示所述N。
39.根据权利要求37至38任意一项所述的存储芯片，其特征在于，所述第一指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
40.根据权利要求37至38任意一项所述的存储芯片，其特征在于，所述第一控制信息承载于UPIU协议帧的第一预留字段中。
41.根据权利要求40所述的存储芯片，其特征在于，
所述发送单元，还用于在确定所述逻辑地址与物理地址映射关系发生变化的情况下，向所述主芯片发送第一响应消息；
其中，所述第一响应消息包括第二指示信息，所述第二指示信息包括所述第一逻辑地址集合与第二物理地址集合；所述第二物理地址集合为逻辑地址与物理地址映射关系发生变化后，与所述第一逻辑地址集合对应的物理地址集合；所述第二物理地址集合包括N个物理地址，且所述N个物理地址与所述N个逻辑地址一一对应。
42.根据权利要求41所述的存储芯片，其特征在于，所述第一响应消息还包括第二控制信息；
其中，所述第二控制信息中包括第三字段，所述第三字段用于指示所述N。
43.根据权利要求42所述的存储芯片，其特征在于，所述第二控制信息还包括第四字段；
其中，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度；
或，所述第四字段用于指示所述第一逻辑地址集合中每个逻辑地址的访问粒度；
或，所述第四字段用于指示所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度的和；其中，所述第二物理地址集合中每个物理地址的访问粒度与所述第一逻辑地址集合中每个逻辑地址的访问粒度相同。
44.根据权利要求41至43任意一项所述的存储芯片，其特征在于，所述第二指示信息承载于EHS扩展域中。
45.根据权利要求42至43任意一项所述的存储芯片，其特征在于，所述第二控制信息承载于所述UPIU协议帧的第二预留字段中。
46.一种存储芯片，其特征在于，所述存储芯片与通用闪存存储UFS协议信息单元UPIU连接，所述存储芯片包括：
接收单元，用于接收来自与所述存储芯片连接的主芯片的第二请求；其中，所述第二请求中包括第二逻辑地址集合以及第二数据，所述第二数据包括待写入所述存储芯片的数据；
生成单元，用于将所述第二数据写入所述存储芯片之后，根据变化后的逻辑地址与物理地址映射关系生成第三指示信息；其中，所述第三指示信息包括所述第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储所述第二数据，所述M为大于或等于3的整数；
发送单元，用于向所述主芯片发送所述第二请求的第二响应消息；其中，所述第二响应消息包括所述第三指示信息，所述第二响应消息用于指示更新所述主芯片中的逻辑地址与物理地址映射关系；所述第二响应消息还包括第三控制信息，所述第三控制信息包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同。
47.根据权利要求46所述的存储芯片，其特征在于，所述第三控制信息还包括第五字段，所述第五字段用于指示所述M。
48.根据权利要求46至47任意一项所述的存储芯片，其特征在于，所述第三指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
49.根据权利要求46至47任意一项所述的存储芯片，其特征在于，所述第三控制信息承载于UPIU协议帧的第三预留字段中。
50.一种主芯片，其特征在于，所述主芯片与通用闪存存储UFS协议信息单元UPIU连接，所述主芯片包括：
接收单元，用于接收来自与所述主芯片连接的存储芯片的第二响应消息；其中，所述第二响应消息中包括第三指示信息，所述第三指示信息包括第二逻辑地址集合以及与所述第二逻辑地址集合对应的第三物理地址集合，所述第三物理地址集合包括M个物理地址，且所述M个物理地址与所述第二逻辑地址集合包括的M个逻辑地址一一对应，以及所述第三物理地址集合用于存储第二数据，所述M为大于或等于3的整数；所述第二响应消息中还包括第三控制信息，所述第三控制信息包括第六字段；其中，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度；或，所述第六字段用于指示所述第二逻辑地址集合中每个逻辑地址的访问粒度；或，所述第六字段用于指示所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度之和；所述第三物理地址集合中每个物理地址的访问粒度与所述第二逻辑地址集合中每个逻辑地址的访问粒度相同；
更新单元，用于根据所述第三指示信息更新所述主芯片中的逻辑地址与物理地址映射关系。
51.根据权利要求50所述的主芯片，其特征在于，所述第三控制信息还包括第五字段，所述第五字段用于指示所述M。
52.根据权利要求50至51任意一项所述的主芯片，其特征在于，所述第三指示信息承载于扩展头字段EHS扩展域中，所述EHS扩展域由所述主芯片分配。
53.根据权利要求50至51任意一项所述的主芯片，其特征在于，所述第三控制信息承载于UPIU协议帧的第三预留字段中。
54.根据权利要求50至51任意一项所述的主芯片，其特征在于，所述主芯片还包括：
发送单元，用于向所述存储芯片发送第二请求；其中，所述第二请求中包括第二逻辑地址集合以及第二数据，所述第二数据包括待写入所述存储芯片的数据。
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