CN112436842A - 一种基于分数折叠的信号处理器件的实现方法 - Google Patents

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Abstract

本发明公开了一种基于分数折叠的信号处理器件的实现方法。该实现方法包括：对x个并行且相同的处理单元以折叠因子为x进行折叠形成一个处理单元，对比折叠后的第二处理模块的运算时间与第一处理模块的运算时间的大小，如大于则进行时钟缩减。本发明的伴随式计算模块、解关键方程模块和陈氏搜索错误估值模块的运算时间匹配，而且几乎没有额外的硬件消耗，能够将解关键方程模块中的并行处理单元折叠到最少，且折叠后的解关键方程模块的运算时间不会超出伴随式计算模块和陈氏搜索错误估值模块的运算时间，这种基于分数折叠的模块间运算时间匹配的方法，具有很好的节省功耗的特点。

Description

一种基于分数折叠的信号处理器件的实现方法
技术领域
本发明涉及信号处理器技术领域，具体涉及一种基于分数折叠的信号处理器件的实现方法。
背景技术
RS码是在各种通信和存储系统(如空间通信、光纤以太网和数字电视)中广泛使用的前向纠错码。如图1所示，硬判决RS译码器通常由三个主要模块组成：伴随式(syndromecalculation, SC)计算模块用以利用收到的数据计算伴随式并判断是否出错；解关键方程(Key Equation Solver, KES)模块和用于计算错误值的陈氏搜索错误估值模块(ChienSearch & Error Evaluation, CSEE)。
解关键方程的方法通常有两种，第一种是基于Berlekamp-Massey(BM)算法，第二种是基于改进型欧几里得(Modified Euclidean)算法。在ME算法的基础上，提出了“无需计算阶数的ME(DCME)”随后提出的Enhanced DCME(E-DCMA),Simplified DCME(S-DCME),recursive DCME(rDCME)等算法又进一步减小了ME译码器的硬件复杂度和译码延迟。BM算法也经历了多次改进，从inverse-free BM(iBM)算法的提出到reformulatedinversionless BM(RiBM)和enhanced parallel inversionless BM(ePIBM)算法的提出，BM算法已经得很大的简化且更适于VLSI实现。为了进一步简化硬件结构提高硬件的利用率和吞吐率，pipeline interleaving RiBM(PI-RiBM)和pipelined folded RiBM(PF-RiBM)算法相继被提出，近年来又有compensated simplified RiBM(CS-RiBM)算法及其改进版本recursive CS-RiBM(rCS-RiBM)，modified CS-RiBM(mCS-RiBM)算法提出，这进一步简化了RS译码器硬件复杂度。基于ePIBM算法，其改进算法recursive ePIBM(rePIBM)算法也被提出以简化硬件复杂度。
相比于ME算法，初始BM算法虽然硬件复杂度更低，但是其关键路径较长，且结构不规律不利于VLSI实现。直到RiBM算法的出现，BM算法才真正比较适合于VLSI实现，且其仍然继承了硬件复杂度低的特性。PI-RiBM和PF-RiBM算法引入了折叠和流水线技术，但是它们不能将处理单元降低到最少(1个)。CS-RiBM算法及其改进算法rCS-RiBM, mCS-RiBM虽然进一步提高了RiBM算法吞吐率和硬件效率，但是仍然没有彻底解决将处理单元减低到最小且吞吐率不会降低的问题。相较于RiBM算法，ePIBM算法提出另一种计算错误值的方法，该方法省去了计算错误估值多项式ω(x)的步骤，进一步减小了BM算法的硬件复杂度。rePIBM算法也引入了折叠和流水线技术并使用新的初始化条件，虽然其将处理单元减少到最小且吞吐率没有下降，但是其处理过程中KES模块会有十多个周期的空闲时间，这会降低硬件利用率，且其方法是得益于使用了新的初始化条件，但是新的初始化条件不一定适用于其他领域算法的折叠，因此其方法的适用性不广泛。
尽管一个SoC中各个模块工作在不同的时钟频率是常见的，但是传统的方法需要使用异步FIFO或者握手信号对不同时钟域的信号、数据进行同步。异步FIFO需要额外较多的存储单元，这会导致较大的面积，而握手信号的同步方式则会产生很大的延迟。
传统的折叠方法经常会因为折叠后的模块的工作时间过长导致不能将硬件复杂度降到最低，或者将硬件复杂度降低到最小后，带来与系统中和其同步的模块的工作时间不匹配导致额外的存储消耗以及控制逻辑消耗问题。
实现运算时间匹配的传统方法是：将运算时间较短的模块（SC和CSEE）一段时间工 作在高频另一段时间工作在低频进而拼凑出和运算时间较长的模块(折叠KES)的运算时间 相同的运算时间。如图2所示，折叠KES模块的工作时间是
Figure 269528DEST_PATH_IMAGE001
，为了使SC和CSEE模块的 运算时间也是
Figure 921089DEST_PATH_IMAGE001
进而和KES模块匹配，传统方法将SC和CSEE模块的工作方式设置为：前 238次迭代时钟周期为
Figure 812078DEST_PATH_IMAGE002
，而后17次迭代时钟周期为
Figure 941708DEST_PATH_IMAGE003
，最终使两者的工作时间为：
Figure 490501DEST_PATH_IMAGE004
从而实现运算时间的匹配。这会导致SC和CSEE工作在不必要的高频率
Figure 47384DEST_PATH_IMAGE005
，这会导致 额外的功耗损失。
由此看见，现有技术具有以下缺点：
1）传统的折叠方法经常会因为折叠后的模块的工作时间过长导致不能将硬件复杂度降到最低，或者将硬件复杂度降低到最小后带来系统中与其同步的模块的工作时间不匹配导致额外的存储消耗以及控制逻辑消耗；
2）通常一个SoC中经常有不同的部分工作在不同的频率，但是这需要处理跨时钟域同步问题，通常的做法是采用异步FIFO或者握手信号进行同步。异步FIFO需要额外较多的存储单元，这会导致较大的面积，而握手信号的同步方式则会产生很大的延迟；
3）传统修改时钟进行运算时间匹配的方法，会使本不必要工作在较高频率的模块工作在较高频率，从而导致更多的功率消耗。
发明内容
本发明的目的是针对现有技术存在的不足，提供一种基于分数折叠的信号处理器件的实现方法。
为实现上述目的，本发明提供了一种基于分数折叠的信号处理器件的实现方法，所述信号处理器件包括第一处理模块和第二处理模块，所述第一处理模块的运算时间均为n个时钟周期T1，所述第二处理模块包括x个并行且相同的处理单元，且其运算时间为m个时钟周期T1，该实现方法包括：
对所述x个并行且相同的处理单元以折叠因子为x进行折叠形成一个处理单元，折叠后的第二处理模块的运算时间为x * m个时钟周期T1；
对比折叠后的第二处理模块的运算时间与所述第一处理模块的运算时间的大小，如x* m > n，则以时钟周期T1为原始时钟，并以缩减量为k对原始时钟进行缩减，以获得驱动第二处理模块的目标时钟T2，其中，
目标时钟T2=（1-k）* T1，并且，目标时钟T2满足以下条件：
x * m * T2 ≤ n * T1
从而使折叠后的第二处理模块的运算时间小于或者等于第一处理模块的运算时间。
进一步的，所述目标时钟T2通过以下方式产生：
利用延时锁相环产生一个1/k相的原始时钟，所述原始时钟的周期为T1，其中，1/k为大于零的整数；
利用所述1/k相的原始时钟驱动一个周期为（1/k-1）* T1的计数器，以通过计数器选择产生目标时钟T2。
进一步的，所述信号处理器件为译码器或数字信号处理器。
进一步的，所述译码器的第二处理模块为解关键方程模块，且其基于ePIBM算法解关键方程。
有益效果：1、本发明提出分数折叠的方法使解关键方程模块工作在与伴随式计算模块和陈氏搜索错误估值模块不同的时钟频率上，进而使得这三者之间的运算时间匹配，而且几乎没有额外的硬件消耗；
2、本发明提出的分数折叠方法能够将解关键方程模块中的并行处理单元(PE)折叠到最少（1个），且折叠后的解关键方程模块的运算时间不会超出伴随式计算模块和陈氏搜索错误估值模块的运算时间；
3、本发明避免了使某些可以工作在较低频率的模块，由于级间处理时间匹配的要求，不必要地工作在较高频率的情形发生，因此具有节省功耗的特点。
附图说明
图1是RS译码器的结构示意图；
图2是现有技术中的实现运算时间匹配的方法的示意图；
图3是本发明实施例的基于ePIBM算法的RS译码器折叠前的结构框图；
图4是对图3进行折叠因子为2t+1的折叠所得到的结构框图；
图5是本发明实施例的基于分数折叠的信号处理器件的实现方法的流程示意图；
图6是本发明实施例的目标时钟的产生示意图。
具体实施方式
下面结合附图和具体实施例，进一步阐明本发明，本实施例在以本发明技术方案为前提下进行实施，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围。
本发明实施例提供了基于分数折叠的信号处理器件的实现方法，该信号处理器件包括第一处理模块和第二处理模块，其中，第一处理模块的运算时间均为n个时钟周期T1，第二处理模块包括x个并行且相同的处理单元，且其运算时间为m个时钟周期T1，该实现方法包括：
对x个并行且相同的处理单元以折叠因子为x进行折叠形成一个处理单元，折叠后的第二处理模块的运算时间为x * m个时钟周期T1。
对比折叠后的第二处理模块的运算时间与所述第一处理模块的运算时间的大小，如x * m > n，则以时钟周期T1为原始时钟，并以缩减量为k对原始时钟进行缩减，以获得驱动第二处理模块的目标时钟T2，其中，
目标时钟T2=（1-k）* T1，并且，目标时钟T2满足以下条件：
x * m * T2 ≤ n * T1
从而使折叠后的第二处理模块的运算时间小于或者等于第一处理模块的运算时间。
信号处理器件为译码器或数字信号处理器等，以下以译码器为例具体说明，结合图3至6，该译码器包括伴随式(syndrome calculation, SC)计算模块、解关键方程(KeyEquation Solver, KES)模块和陈氏搜索错误估值 (Chien Search & Error Evaluation,CSEE) 模块。通常情况下，RS译码器的伴随式计算模块、解关键方程模块和陈氏搜索错误估值模块是采用流水线结构连接起来的，伴随式计算模和陈氏搜索错误估值模块均可视为上述第一处理模块。伴随式计算模块和陈氏搜索错误估值模块的运算时间均为n个时钟周期T1，解关键方程模块可视为上述第二处理模块，解关键方程模块的运算时间为m = 2t个时钟周期T1，其中，2t << n。解关键方程模块的硬件复杂度最高，为了提供硬件利用效率需要对KES模块进行折叠，即复用其中的单元。基于ePIBM算法的解关键方程模块一共有x=2t+1个并行且相同的处理单元。该实现方法包括：
对2t+1个并行且相同的处理单元以折叠因子为2t+1折叠形成一个处理单元，折叠后的解关键方程模块的运算时间为（2t+1）* 2t个时钟周期T1。具体参见图3和图4，图3示意出了基于ePIBM算法的解关键方程模块的结构框图，图4示意出了对图3的结构进行折叠因子为2t+1的折叠所得到的结构框图，从中可以看出，通过折叠以后，处理单元由PE0、PE1……PE2t-1、PE2t折叠为一个处理单元PE，从而使解关键方程模块的硬件复杂度降到了最低，但是整个RS译码器的吞吐率会下降。
如图5所示，为了解决折叠后造成RS译码器吞吐率下降这个问题，本发明提出了通过缩减解关键方程模块的时钟周期的方法，来减少其运算时间，使其能够在折叠之后的运算时间小于或者等于伴随式计算模块和陈氏搜索错误估值模块的运算时间。具体如下：
对比折叠后的解关键方程模块的运算时间与伴随式计算模块和陈氏搜索错误估值模块的运算时间的大小，如（2t+1）* 2t > n，则以时钟周期T1为原始时钟，并以缩减量为k对原始时钟进行缩减，以获得驱动解关键方程模块的目标时钟T2，其中，T2=（1-k）* T1，并且，目标时钟T2满足以下条件：
[（2t+1）*2t] * T2 ≤ n * T1
从而使折叠后的解关键方程模块的运算时间小于或者等于伴随式计算模块和陈氏搜索错误估值模块的运算时间。
如图6所示，本发明实施例的目标时钟T2通过以下方式产生：
利用延时锁相环产生一个1/k相的原始时钟，原始时钟的周期为T1，与伴随式计算模块和陈氏搜索错误估值模块的时钟相同，其中，1/k为大于零的整数，由此可以看出，k为一个满足特定条件的分数。对这1/k相时钟进行简单的逻辑运算就可以产生驱动折叠ePIBM结构的时钟。具体的，可利用1/k相的原始时钟驱动一个周期为（1/k-1）* T1的计数器，以通过计数器选择产生目标时钟T2 。
结合图3至5，以常用的RS(255，239)译码器为例说明，对于RS(255，239)译码器而言，上述n=255，t=8。也就是说，伴随式计算模块和陈氏搜索错误估值模块的运算时间均为255个时钟周期T1，解关键方程模块的运算时间为16个时钟周期T1，倘若对其进行折叠因子为f=2t+1=17的折叠，折叠后的解关键方程模块的运算时间就是17×16=272个时钟周期T1，显然，折叠后的解关键方程模块的运算时间大于伴随式计算模块和陈氏搜索错误估值模块的运算时间，这样造成整个RS译码器的吞吐率约下降6.3%。
为了避免折叠后造成RS译码器吞吐率下降，需要将272个时钟周期T1的运算时间减小，本发明可通过在每个时钟周期缩减k=1/16的时间，那么缩减之后解关键方程模块的运算时间为272*T2 =272* (1-1/16)* T1 =255*T1，恰好与伴随式计算模块和陈氏搜索错误估值模块的运算时间相等，这样既不会有吞吐率损失，且能够将硬件复杂度降到最低。从时间的等效的角度本发明实现了折叠因子为255/16的分数折叠。
目标时钟的具体方式为：利用延时锁相环(Delay locked loop, DLL)产生的1/k=16相的原始时钟，利用图6中的clk0驱动一个周期为（1/k-1）* T1=15* T1的计数器，来对16个原始时钟进行选择。当计数器为0时，选择clk0与clk15相或输出，当计数器为1时，选择clk15和clk14相或输出，以此类推，直到计数器为14时，选择clk2和clk1相或输出。然后以这个规律持续进行下去，即可产生目标时钟。
以上所述仅是本发明的优选实施方式和特定案例，应当指出，对于本技术领域的普通技术人员来说，其它未具体描述的部分，属于现有技术或公知常识。此外，在其他芯片设计与电路设计领域（RS解码器之外）运用本发明的基本原理和思想开展设计，但具体应用参数和设计案例不同的情况，属于对本发明思想原理的应用，仍然属于本发明的保护范围。在不脱离本发明原理的前提下，本发明还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (4)

1.一种基于分数折叠的信号处理器件的实现方法，所述信号处理器件包括第一处理模块和第二处理模块，所述第一处理模块的运算时间均为n个时钟周期T1，所述第二处理模块包括x个并行且相同的处理单元，且其运算时间为m个时钟周期T1，其特征在于，该实现方法包括：
对所述x个并行且相同的处理单元以折叠因子为x进行折叠形成一个处理单元，折叠后的第二处理模块的运算时间为x * m个时钟周期T1；
对比折叠后的第二处理模块的运算时间与所述第一处理模块的运算时间的大小，如x* m > n，则以时钟周期T1为原始时钟，并以缩减量为k对原始时钟进行缩减，以获得驱动第二处理模块的目标时钟T2，其中，
目标时钟T2=（1-k）* T1，并且，目标时钟T2满足以下条件：
x * m * T2 ≤ n * T1
从而使折叠后的第二处理模块的运算时间小于或者等于第一处理模块的运算时间。
2.根据权利要求1所述的基于分数折叠的信号处理器件的实现方法，其特征在于，所述目标时钟T2通过以下方式产生：
利用延时锁相环产生一个1/k相的原始时钟，所述原始时钟的周期为T1，其中，1/k为大于零的整数；
利用所述1/k相的原始时钟驱动一个周期为（1/k-1）* T1的计数器，以通过计数器选择产生目标时钟T2。
3.根据权利要求1所述的基于分数折叠的信号处理器件的实现方法，其特征在于，所述信号处理器件为译码器或数字信号处理器。
4.根据权利要求3所述的基于分数折叠的信号处理器件的实现方法，其特征在于，所述译码器的第二处理模块为解关键方程模块，且其基于ePIBM算法解关键方程。
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