CN112436054B - 阵列基板及显示面板 - Google Patents
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Abstract
本申请提供了一种阵列基板及显示面板。该阵列基板包括：基板；阵列层，设置于所述基板上，所述阵列层包括第一MOS管和第二MOS管；所述第一MOS管的沟道层为低温多晶硅层，所述第二MOS管的沟道层为氧化物半导体层。其中，所述第一MOS管和所述第二MOS管在所述基板上的正投影至少部分重叠。本申请可以减小像素之间的尺寸，从而提高面板的像素数量，进而提高分辨率。
Description
技术领域
本申请涉及显示技术领域，特别涉及一种阵列基板及显示面板。
背景技术
现行LTPO像素电路，评估的主要方案是沿用经典设计。7T1C(也即是7个薄膜晶体管以及1个电容)布局相比LTPS电路不做改变，像素间隙达到78.1μm，对应像素数量仅为325。当考量铟镓锌氧化物新材料时，可以根据膜层堆叠的优势和新材料的特性，对电路布局做出改变，增大分辨率。在LTPO像素电路中，现有的电路排布方案相比LTPS方案，虽然有所改进，但并没有完全发挥出新工艺在膜层结构上的优势，使得像素尺寸较大，不利于提高面板的像素数量，从而分辨率无法满足需求。
因此，现有技术存在缺陷，急需改进。
发明内容
本申请实施例的目的在于提供一种阵列基板及显示面板，可以减小像素之间的尺寸，从而提高面板的像素数量，进而提高分辨率。
第一方面，本申请实施例提供了一种阵列基板，包括：
基板；
阵列层，设置于所述基板上，包括第一MOS管和第二MOS管；
其中，所述第一MOS管和所述第二MOS管在所述基板上的正投影至少部分重叠。
可选地，在本申请实施例所述的阵列基板中，所述阵列层包括：
第一沟道层，其设置于所述基板上；
第一栅极金属层，其设置于所述第一沟道层上方并与所述第一沟道层正对；
第二栅极金属层，其设置于所述第一沟道层上方，所述第二栅极金属层包括第一区域以及第二区域，所述第一区域与所述第一栅极金属层正对，所述第二区域与所述第一栅极金属层错开；
第二沟道层，其设置于第二栅极金属层上方并与第二区域正对；
第三栅极金属层，其设置于所述第二沟道层上方并与所述第二沟道层正对。
可选地，在本申请实施例所述的阵列基板中，所述第一沟道层为低温多晶硅层，所述第二沟道层为氧化物半导体层。
可选地，在本申请实施例所述的阵列基板中，所述阵列层还包括：
第一栅极绝缘层，其设置于所述基板以及所述第一沟道层上，所述第一栅极金属层设置于所述第一栅极绝缘层上；
第二栅极绝缘层，其设置于所述第一栅极绝缘层以及所述第一栅极金属层上，所述第二栅极金属层设置于所述第二栅极绝缘层上；
第一层间介质层，其设置于所述第二栅极金属层以及所述第二栅极绝缘层上，所述第二沟道层设置于所述第一层间介质层上；
第三栅极绝缘层，其设置于所述第一层间介质层以及所述第二沟道层上，所述第三栅极金属层设置于所述第三栅极绝缘层上；
第二层间介质层，其设置于所述第三栅极绝缘层以及所述第三栅极金属层上。
可选地，在本申请实施例所述的阵列基板中，所述阵列层还包括：
第一源漏金属层，其设置于所述第二层间介质层上，所述第一源漏金属层包括第一源极金属、第一漏极金属、第二源极金属以及第二漏极金属；
所述第一源极金属通过第一金属化孔与所述第一沟道层电连接，所述第一漏极金属通过第二金属化孔与所述第一沟道层电连接，所述第二源极金属通过第三金属化孔与所述第二沟道层电连接，所述第二漏极金属通过第四金属化孔与所述第二沟道层电连接，所述第二漏极金属还通过第五金属化孔与所述第一沟道层电连接。
可选地，在本申请实施例所述的阵列基板中，所述第一MOS管包括所述第一沟道层、所述第一栅极金属层、所述第二栅极金属层、所述第一源极金属以及所述第一漏极金属；
所述第二MOS管包括所述第二栅极金属层、所述第二沟道层、所述第三栅极金属层、所述第二源极金属以及所述第二漏极金属。
可选地，在本申请实施例所述的阵列基板中，所述阵列层还包括第一电容，所述第一电容与所述第一MOS管重叠设置，其中，所述第一栅极金属层与所述第二栅极金属层形成所述第一电容。
可选地，在本申请实施例所述的阵列基板中，所述第二源极金属以及所述第二漏极金属位于所述第一源极金属与所述第一漏极金属之间。
可选地，在本申请实施例所述的阵列基板中，在垂直于所述基板的方向上，所述第二沟道层与所述第二栅极金属层的第二区域重叠设置。
第二方面，本申请实施例还提供了一种显示面板，包括上述任一项所述的阵列基板。
本申请的有益效果为：本申请通过将两个MOS管的栅极金属层进行共享，采用该第二栅极金属层的第一区域作为一个MOS管的顶栅极，采用该第二栅极金属层的第二区域作为另一个MOS管的底栅极，从而大大节约了空间，降低了像素电路的尺寸，进而可以提高单位面积内的像素的分布数量，进而可以提高显示面板的分辨率。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本申请一些实施例中的阵列基板的一种结构示意图。
图2是第二栅极金属层的结构示意图。
图3是现有技术与本申请中的阵列基板的像素电路的布局对比示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在本申请的描述中，需要说明的是，术语“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
请同时参照图1，图1是本申请一些实施例中的阵列基板的结构示意图。该阵列基板主要用于显示面板中，例如，OLED显示面板。
在本申请中，所述阵列基板包括：基板10；阵列层11，设置于所述基板10上，所述阵列层11包括第一MOS管和第二MOS管。其中，所述第一MOS管和所述第二MOS管在所述基板10上的正投影至少部分重叠。
具体地，该阵列基板，包括：基板10、缓冲层20、间隔层30、第一沟道层40、第一栅极绝缘层50、第一栅极金属层60、第二栅极绝缘层70、第二栅极金属层80、第一层间介质层90、第二沟道层100、第三栅极绝缘层110、第三栅极金属层120、第二层间介质层130、第一源漏金属层(141、142、143、144)、钝化层150、第一平坦层160、第二源漏金属层170、第二平坦层180以及阳极金属层190。
其中，该基板10可以为常规的柔性基板或者刚性基板，采用透明材料制成。在本实施例中，该基板10可以包括第一聚酰亚胺薄层10a、隔离层10b以及第二聚酰亚胺薄层10c，所述第一聚酰亚胺薄层10a以及所述第二聚酰亚胺薄层10c分别设置于所述隔离层10b的上下两面。
其中，该缓冲层20可以为二氧化硅层，当然，该缓冲层20也可以为氮化硅层。
其中，该间隔层30可以采用绝缘材料。当然，其可以由多个间隔子层叠加而成。
其中，该第一沟道层40设置于该间隔层30上，该第一沟道层40可以为低温多晶硅层，也可以为氧化物半导体层。其中，该第一沟道层40包括通过掺杂形成的第一导电区域以及第二导电区域，以及位于第一导电区域和第二导电区域之间的沟道区域。
其中，第一栅极绝缘层50设置于该第一沟道层40以及该间隔层30上，该第一栅极绝缘层50可以采用氮化硅材料或者二氧化硅材料沉积形成。
其中，第一栅极金属层60设置于该第一栅极绝缘层50上，并与该第一沟道层正对。该第一栅极金属层60采用透明金属材料制成。
其中，该第二栅极绝缘层70设置于该第一栅极金属层60以及该第一栅极绝缘层50上，第二栅极绝缘层70可以采用氮化硅材料或者二氧化硅材料沉积形成。
其中，第二栅极金属层80设置于该第一栅极绝缘层50上。第二栅极金属层80采用透明金属材料制成。结合图2所示，第二栅极金属层80包括第一区域81以及第二区域82，所述第一区域81与所述第一栅极金属层60正对，所述第二区域82与所述第一栅极金属层60错开。在垂直于所述基板10的方向上，所述第二沟道层100与所述第二栅极金属层80的第二区域82重叠或部分重叠设置。
其中，该第一层间介质层90设置于该第二栅极金属层80以及该第二栅极绝缘层70上。第一层间介质层90可以采用氮化硅、二氧化硅或者其他绝缘材料沉积形成。
其中，该第二沟道层100设置于第一层间介质层90上，并与第二区域82正对。该第二沟道层100可以为半导体层，其中，该第二沟道层100包括通过掺杂形成的第三导电区域以及第四导电区域，以及位于第三导电区域和第四电区域之间的沟道区域。该半导体可以采用氧化物半导体。
其中，该第三栅极绝缘层110设置于该第二沟道层100以及该第一层间介质层90上，该第三栅极绝缘层110可以采用氮化硅材料或者二氧化硅材料沉积形成。
其中，该第三栅极金属层120设置于该第三栅极绝缘层110上，并与该第二沟道层以及该第二区域正对。第三栅极金属层120采用透明金属材料制成。
其中，该第二层间介质层130设置于该第三栅极金属层120以及该第三栅极绝缘层110上。第二层间介质层130采用氮化硅等绝缘材料沉积形成。
其中，该第一源漏金属层(141、142、143、144)设置于该钝化层130上，该第一源漏金属层包括第一源极金属141、第一漏极金属144、第二源极金属142以及第二漏极金属143。
其中，该第一源极金属141通过第一金属化孔101与该第一沟道层40电连接，也即是通过第一金属化孔101与该第一沟道层的第一导电区域电连接。该第一漏极金属144通过第二金属化孔102与该第一沟道层电连接，也即是与该第一沟道层的第二导电区域电连接。该第二源极金属142通过第三金属化孔103与该第二沟道层100电连接，也即是与该第二沟道层的第三导电区域电连接。该第二漏极金属143通过第四金属化孔104与该第二沟道层电连接，也即是与该第二沟道层的第四导电区域电连接。该第二漏极金属143还通过第五金属化孔105与该第一沟道层电连接，也即是与该第一沟道层的第二导电区域电连接。
所述第一MOS管为低温多晶硅MOS管，包括所述第一沟道层40、所述第一栅极金属层60、所述第二栅极金属层80、所述第一源极金属141以及所述第一漏极金属144。所述第二MOS管为氧化物半导体MOS管，包括所述第二栅极金属层80、所述第二沟道层100、所述第三栅极金属层120、所述第二源极金属142以及所述第二漏极金属143。
在本实施例中，所述第二源极金属142以及所述第二漏极金属143位于所述第一源极金属141与所述第一漏极金属144之间。
在本实施例中，所述阵列层11还包括第一电容，所述第一电容与所述第一MOS管重叠设置，其中，所述第一栅极金属层60与所述第二栅极金属层80形成所述第一电容。
在本实施例中，所述阵列基板还包括钝化层150、第一平坦层160、第二源漏金属层170、第二平坦层180以及阳极金属层190。其中，所述钝化层150设置于该第一源漏金属层以及该第二层间介质层130上。该钝化层150采用钝化材料沉积形成。
其中，该第一平坦层160设置于该钝化层150上，该第一平坦层160采用氮化硅等绝缘材料沉积形成。
其中，该第二源漏金属层170设置于该第一平坦层160上。该第二源漏金属层170。该第二源漏金属层170与该第一源极金属144电连接，例如，可以通过第六金属化孔106与该第一源极金属144电连接。
其中，该第二平坦层180设置于该第二源漏金属层170以及该第一平坦层160上。该第二平坦层180可以采用绝缘材料沉积形成，例如氮化硅。
其中，该阳极金属层190设置于该第二平坦层180上，该阳极金属层190采用透明金属材料沉积形成。在一些实施例中，该阳极金属层190上还沉积有保护层200，该保护层200采用绝缘材料形成。其中，该阳极金属层190通过第七金属化孔107与该第二源漏金属层电连接。
本申请实施例通过采用将两个MOS管的栅极金属层进行共享，采用该第二栅极金属层的第一区域作为一个MOS管的顶栅极，采用该第二栅极金属层的第二区域作为另一个MOS管的底栅极，使得两个MOS管至少一部分重叠设置，从而大大节约了空间，降低了相邻像素之间的尺寸，进而可以提高单位面积内的像素的分布数量，进而可以提高显示面板的分辨率。
请同时参照图3所示，图中，左边是现有技术中的像素电路的示意图，右边是本申请实施例中的像素电路的示意图。该像素电路为7T1C类型，即包括MOS管T1、T2、T3、T4、T5、T6、T7以及第一电容。其中，所述像素电路中包括低温多晶硅MOS管和氧化物半导体MOS管。可以理解的是，低温多晶硅MOS管的沟道层为低温多晶硅层，氧化物半导体MOS管的沟道层为氧化物半导体层。
本申请不对像素电路中的低温多晶硅MOS管和氧化物半导体MOS管的个数做出限定。为了方便说明，此处以MOS管T1为低温多晶硅MOS管以及MOS管T3为氧化物半导体MOS管为例进行说明。
在现有技术中，由于不同MOS管间隔设置，每个MOS管都需要一定的布设空间，因此导致像素电路的空间占比较大，使得相邻两个像素之间的间距较大，不利于面板高分辨率的发展。
在本申请中，由于MOS管T1和MOS管T3在纵向(垂直于基板方向)上的膜层结构的差异，具体请参照图1中的描述，此处不再赘述，因此可以将MOS管T1和MOS管T3在空间上重叠设置，MOS管T1和MOS管T3通过共用膜层的方式有效减小了像素电路在横向(平行于基板方向)上的尺寸，进而减小了相邻两像素之间的距离。
进一步的，由于所述第一电容与MOS管T1重叠设置，也就是说，MOS管T1、MOS管T3以及第一电容可以重叠摆放，因此本实施例的像素电路相较于现有技术的像素电路可以大大减小横向上的尺寸。
在另一种实施例中，MOS管T3、T4作为开关MOS管，两者均为氧化物半导体MOS管。MOS管T3、T4中的至少一者与MOS管T1重叠摆放。例如，MOS管T1、MOS管T3以及第一电容重叠摆放，MOS管T4与像素电路中其他的低温多晶硅MOS管重叠摆放，或者MOS管T4也可以不重叠摆放；或者，MOS管T3、T4均与MOS管T1重叠摆放，即MOS管T1、T3、T4以及第一电容重叠摆放。如此，可以进一步减小像素电路在横向上的尺寸。
如图3所示，可以看到在采用上述实施例中的阵列基板后，在A1区域因屏蔽设计制作的异形数据信号线，在A2区域可以不做异形设计，从而实现MOS管T3与MOS管T4的直接连接，进而减小了空间，且便于布线。并且，由于氧化物半导体MOS管与低温多晶硅MOS管共享栅极金属层，因此原本作为氧化物半导体MOS管底部屏蔽层的栅极金属层可以省去，节省出大量空间。并且，MOS管T3和/或MOS管T4可以与该像素电路中的电容重叠摆放，以第二栅极金属层作为屏蔽层，给MOS管提供VDD的底栅电压，从而提高准确性，避免MOS管的Vth电压负偏。
在一些实施例中，本申请实施例还提供了一种显示面板，包括上述任一实施例所述的阵列基板。该显示面板可以为OLED显示面板，也可以为液晶显示面板。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (8)
1.一种阵列基板，其特征在于，包括：
基板；
阵列层，设置于所述基板上，包括第一MOS管和第二MOS管；所述阵列层包括：
第一沟道层，其设置于所述基板上，所述第一沟道层为低温多晶硅层；
第一栅极金属层，其设置于所述第一沟道层上方并与所述第一沟道层正对；
第二栅极金属层，其设置于所述第一沟道层上方，所述第二栅极金属层包括第一区域以及第二区域，所述第一区域与所述第一栅极金属层正对，所述第二区域与所述第一栅极金属层错开；
第二沟道层，其设置于第二栅极金属层上方并与第二区域正对，所述第二沟道层为氧化物半导体层；
第三栅极金属层，其设置于所述第二沟道层上方并与所述第二沟道层正对；
其中，所述第一MOS管和所述第二MOS管在所述基板上的正投影至少部分重叠。
2.根据权利要求1所述的阵列基板，其特征在于，所述阵列层还包括：
第一栅极绝缘层，其设置于所述基板以及所述第一沟道层上，所述第一栅极金属层设置于所述第一栅极绝缘层上；
第二栅极绝缘层，其设置于所述第一栅极绝缘层以及所述第一栅极金属层上，所述第二栅极金属层设置于所述第二栅极绝缘层上；
第一层间介质层，其设置于所述第二栅极金属层以及所述第二栅极绝缘层上，所述第二沟道层设置于所述第一层间介质层上；
第三栅极绝缘层，其设置于所述第一层间介质层以及所述第二沟道层上，所述第三栅极金属层设置于所述第三栅极绝缘层上；
第二层间介质层，其设置于所述第三栅极绝缘层以及所述第三栅极金属层上。
3.根据权利要求2所述的阵列基板，其特征在于，所述阵列层还包括：
第一源漏金属层，其设置于所述第二层间介质层上，所述第一源漏金属层包括第一源极金属、第一漏极金属、第二源极金属以及第二漏极金属；
所述第一源极金属通过第一金属化孔与所述第一沟道层电连接，所述第一漏极金属通过第二金属化孔与所述第一沟道层电连接，所述第二源极金属通过第三金属化孔与所述第二沟道层电连接，所述第二漏极金属通过第四金属化孔与所述第二沟道层电连接，所述第二漏极金属还通过第五金属化孔与所述第一沟道层电连接。
4.根据权利要求3所述的阵列基板，其特征在于，所述第一MOS管包括所述第一沟道层、所述第一栅极金属层、所述第二栅极金属层、所述第一源极金属以及所述第一漏极金属；
所述第二MOS管包括所述第二栅极金属层、所述第二沟道层、所述第三栅极金属层、所述第二源极金属以及所述第二漏极金属。
5.根据权利要求4所述的阵列基板，其特征在于，所述阵列层还包括第一电容，所述第一电容与所述第一MOS管重叠设置，其中，所述第一栅极金属层与所述第二栅极金属层形成所述第一电容。
6.根据权利要求4所述的阵列基板，其特征在于，所述第二源极金属以及所述第二漏极金属位于所述第一源极金属与所述第一漏极金属之间。
7.根据权利要求1所述的阵列基板，其特征在于，在垂直于所述基板的方向上，所述第二沟道层与所述第二栅极金属层的第二区域重叠设置。
8.一种显示面板，其特征在于，包括权利要求1-7任一项所述的阵列基板。
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