CN112397117B - 断电时的脏写入 - Google Patents

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Abstract

本申请案涉及断电时的脏写入。描述用于断电时的脏写入的方法、系统及装置。在实例中,描述的技术可包含根据一或多个参数(例如,复位电流振幅)写入装置的存储器单元,其中每一存储器单元与存储元件相关联,所述存储元件存储基于与所述存储元件相关联的材料性质的值。另外,描述的技术可包含:在写入所述存储器单元之后识别所述装置的掉电的指示;及在所述装置的所述掉电之前基于识别所述装置的所述掉电的所述指示刷新所述存储器单元的部分。在一些情况中,刷新包含修改用于所述存储器单元的所述部分的写入操作的所述一或多个参数中的至少一者。

Description

断电时的脏写入
交叉参考
本专利申请案主萨尔帕特瓦里(Sarpatwari)等人在2019年8月19日申请的标题为“断电的脏写入(DIRTY WRITE ON POWER OFF)”的第16/544,669号美国专利申请案的优先权,所述美国专利申请案被转让给其受让人且以其全文引用方式明确并入本文中。
技术领域
技术领域涉及断电时的脏写入。
背景技术
下文大体上涉及包含至少一个存储器装置的系统,且更明确来说,涉及增强经受电力循环的环境中的存储器装置性能。
存储器装置广泛用于在各种电子装置中存储信息,所述电子装置例如计算机、无线通信装置、相机、数字显示器及类似物。信息通过编程存储器装置的不同状态被存储。举例来说,二进制装置很多时候存储通常由逻辑1或逻辑0标示的两种状态中的一者。在其它装置中,可存储两种以上状态。为了存取经存储信息,装置的组件可读取或感测存储器装置中的至少一个经存储状态。为了存取信息,装置的组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置,包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它。存储器装置可为易失性或非易失性的。非易失性存储器(例如,FeRAM)可甚至在不存在外部电源的情况下维持其经存储逻辑状态达延长时段。易失性存储器装置(例如,DRAM)可在与外部电源断开时丢失其经存储状态。
改进存储器装置可包含增加存储器单元密度、提高读取/写入速度、提高可靠性、增加数据保留、降低电力消耗或降低制造成本等等。在一些应用中,存储器单元的材料特性或响应行为可随时间或在存在电力循环时改变,这会影响存储器装置的性能。
发明内容
描述一种方法。在一些实例中,所述方法可包含:根据一或多个参数写入装置的多个存储器单元,其中所述多个存储器单元中的每一者与存储元件相关联,所述存储元件存储至少部分基于与所述存储元件相关联的材料性质相关联的值;在写入所述多个存储器单元之后识别所述装置的掉电的指示;及在所述装置的所述掉电之前至少部分基于识别所述装置的所述掉电的所述指示刷新所述多个存储器单元的至少一子集,其中所述刷新包括修改用于所述多个存储器单元的所述至少所述子集的写入操作的所述一或多个参数中的至少一者。
描述一种设备。在一些实例中,所述设备可包含:存储器阵列,其包括多个存储器单元,所述多个存储器单元各自包括存储元件,所述存储元件存储至少部分基于与存储元件相关联的材料性质的值;电路,其与所述存储器阵列耦合且经配置以接收用于所述存储器阵列的存取命令及根据至少部分基于所述存取命令的第一参数对所述多个存储器单元执行写入操作;及控制器,其与所述存储器阵列耦合且经配置以识别用于所述存储器阵列的供应电压将被移除的指示及在至少部分基于识别所述指示的所述供应电压的所述移除之前刷新所述多个存储器单元的至少一子集,其中所述刷新包括根据第二参数对所述多个存储器单元的所述至少所述子集执行写入操作。
描述一种设备。在一些实例中,所述设备可包含:存储器阵列,其包括多个存储器单元,所述多个存储器单元各自与存储元件相关联,所述存储元件存储至少部分基于与存储元件相关联的材料性质的变化的值;及控制部件,其与所述存储器阵列电子通信。所述控制部件可操作以将状态写入到所述多个存储器单元,其中所述写入包括施加第一信号以将所述多个存储器单元的第一存储器单元子集写入到第一状态及施加第二信号以将所述多个存储器单元的第二存储器单元子集写入到第二状态。
附图说明
图1说明根据本文中所揭示的实例的支持增强经受电力循环的环境中的存储器装置性能的存储器装置的实例。
图2说明根据本文中所揭示的实例的存储器装置中的阈值电压范围的曲线图。
图3A、3B及3C说明根据本文中所揭示的实例的支持增强经受电力循环的环境中的存储器装置性能的阈值电压漂移曲线图的实例。
图4说明根据本文中所揭示的实例的用于增强经受电力循环的环境中的存储器装置性能的过程流的实例。
图5A、5B及5C说明根据本文中所揭示的实例的用于增强经受电力循环的环境中的存储器装置性能的写入脉冲操作的实例。
图6展示根据本文中所揭示的实例的存储器装置的框图。
图7到9展示说明根据本文中所揭示的实例的一或多个方法的流程图。
具体实施方式
在一些存储器装置中,存储器单元架构可以可配置材料(例如,以材料的物理特性或性质)存储逻辑状态,所述材料例如硫属化物。举例来说,材料的不同材料特性或性质可基于写入或刷新操作的部分进行配置,且材料特性或性质方面的差异可在读取操作期间进行检测以区分存储器单元是被写入一种逻辑状态还是另一逻辑状态(例如,逻辑0或逻辑1)。在一些情况中,材料可为可配置的以在非晶状态(例如,复位状态)及结晶状态(例如,设置状态)之间改变相。
在一些实例中,由可配置材料存储的逻辑状态可基于一或多个参数,例如写入或刷新操作期间跨可配置材料的电压的极性或振幅或跨可配置材料的电流的方向或振幅。举例来说,经存储逻辑状态可基于给定存储器单元中的组分迁移或离析,其中材料中的一些成分(例如,离子、元素、化合物)朝向存储器单元的正偏置节点或电极迁移,或材料中的一些成分朝向存储器单元的负偏置节点或电极迁移,或两者。因此,在一些实例中,在写入或刷新操作期间至少部分基于存储器单元的节点之间的电压极性,可能遇到对应于逻辑状态的可配置材料的特定组分分布(例如,节点之间的各向异性)。在一些实例中,由可配置材料存储的逻辑状态可至少部分基于在写入或刷新操作期间通过可配置材料施加的电流的方向,或跨可配置材料的电压的极性与在写入或刷新操作期间通过可配置材料施加的电流的方向的组合。
在一些实例中,用于编程的极性可伴随可配置材料的特定行为或特性,例如材料的阈值电压,其可用于检测由存储器单元存储的逻辑状态(例如,在读取操作中)。举例来说,写入或刷新操作的一个极性可与可配置材料的相对较高阈值电压相关联(例如,针对特定读取操作、针对特定读取电压),而写入或刷新操作的另一极性可与可配置材料的相对较低阈值电压相关联(例如,针对特定读取操作、针对特定读取电压)。在此类实例中,响应于跨材料施加的读取电压的通过材料的电流的存在或缺乏可用于确定(例如,区分)存储器单元是被写入有一个极性还是另一极性,借此提供被写入到存储器单元的逻辑状态的指示。
在一些存储器应用中,处于复位状态中的存储器单元的阈值电压可随着时间迁移或漂移到更高电压。如果阈值电压迁移超过保留阈值,那么存储器单元可能不再能够在与编程设置状态相关联的编程电压或电流经施加于存储器单元时将大量能量用于改变到设置状态,在与编程设置状态相关联的编程电压或电流经施加于存储器单元时在将大量能量用于改变到设置状态方面具有显著延迟,或涉及在与编程设置状态相关联的编程电压或电流经施加于存储器单元时将大量能量用于改变到设置状态。
为了减轻阈值电压漂移,存储器装置一旦识别存储器装置的掉电的内部或外部指示就可用经修改参数对处于复位状态中的存储器单元执行刷新操作。例如,通过可配置材料施加的电流的振幅可相较于用于在识别掉电的指示之前执行的写入操作或刷新操作的电流的振幅减小。在用经修改参数执行刷新操作之后,存储器装置可掉电。一旦恢复加电,存储器装置就可对处于复位状态中的存储器单元执行另一刷新操作,但可能用原始参数这样做。例如,施加于存储器单元的电流的振幅可与在识别掉电的指示之前执行的写入操作或刷新操作中施加的电流的振幅近似相同。通过在掉电之前用经修改参数执行刷新操作及/或在加电之后用原始参数执行刷新操作,处于复位状态中的存储器单元的阈值电压相较于在掉电之前不用经修改参数执行刷新操作可在更小的程度上减小或增大。
在参考图1的存储器系统及电路系统的上下文中初始地描述本发明的特征。在参考图2到5所描述的阈值电压漂移曲线图及脏写入过程的上下文中描述本发明的特征。本发明的这些及其它特征通过与参考图6到9所描述的断电时的脏写入相关的设备图及流程图进一步说明及参考所述设备图及流程图描述。
图1说明根据本文中所揭示的实例的支持增强经受电力循环的环境中的存储器装置性能的存储器装置100的实例。存储器装置100也可称为电子存储器设备。存储器装置100可包含可编程以存储不同逻辑状态的存储器单元105。在一些情况中,存储器单元105可编程以存储可标示为逻辑0及逻辑1的两种逻辑状态。在一些情况中,存储器单元105可编程以存储两种以上逻辑状态。在存储器装置100的实例中,不同逻辑状态可通过写入具有对应于不同逻辑状态的可配置材料特性或材料性质的存储器单元105编程,其中此类材料特性或材料性质(例如,材料状态)可在后续读取操作期间检测以识别经存储逻辑状态。一般来说,每一存储器单元105可包括相变材料或硫属化物材料。
存储器单元集105可为存储器装置100(例如,包含存储器单元阵列105)的存储器区段110的部分,其中在一些实例中,存储器区段110可指代连续存储器单元分块105(例如,半导体芯片的连续元件集)或一个以上连续存储器单元分块集或库。在一些实例中,存储器区段110或存储器分块可指代可在存取操作中偏置的最小存储器单元集105或共享共同节点(例如,共同源极节点、共同源极板、经加偏置到共同电压的源极线集)的最小存储器单元集105。尽管展示了存储器装置100的单个存储器区段110,但根据本发明的存储器装置的各种实例可具有多个存储器区段110。在一个说明性实例中,存储器装置100或其子区段(例如,多核心存储器装置100的核心、多芯片存储器装置的芯片)可包含32个“库”,且每一库可包含32个区段。因此,根据说明性实例的存储器装置100或其子区段可包含1,024个存储器区段110。
在存储器装置100的实例中,存储器单元105可包含可配置材料或以其它方式与所述可配置材料相关联,其可称为存储器元件、存储器存储元件、材料元件、材料存储器元件、材料部分、极性写入材料部分及其它。可配置材料可具有代表(例如,对应于)不同逻辑状态的一或多个可变且可配置特性或性质(例如,材料状态)。举例来说,可配置材料可采取不同形式、不同原子配置、不同结晶度、不同原子分布,或以其它方式维持不同特性。在一些实例中,此类特性可与不同电阻、不同阈值电压或在读取操作期间可检测或可区分以识别由可配置材料存储的逻辑状态的其它性质相关联。
在一些实例中,此材料的特性或性质可至少部分基于写入操作期间跨材料的电压的极性(例如,电场的定向)配置。举例来说,可配置材料可与取决于写入操作期间电压的极性的不同电阻或阈值特性相关联。在一个实例中,写入操作之后具有正电压极性的可配置材料的状态可具有相对较低电阻或阈值电压(例如,对应于“设置”材料状态,其可对应于逻辑0),而写入操作之后具有负电压极性的材料的状态可具有相对较高电阻或阈值电压(例如,对应于“复位”材料状态,其可对应于逻辑1)。在一些情况中,写入存储器单元105的相对较高或较低电阻或阈值电压可与在读取操作期间施加的电压的极性相关联或以其它方式至少部分基于所述极性。举例来说,具有相对较高或较低电阻或阈值电压的存储器单元105的可配置材料可取决于对存储器单元105执行的读取操作是具有与前一写入操作相同的极性还是具有与其不同的极性(例如,相反极性)。
在一些情况中,存储器单元105的可配置材料可与阈值电压相关联,所述阈值电压可取决于写入操作的极性。举例来说,电流可在大于阈值电压的电压跨存储器单元105施加时流过可配置材料,且当小于阈值电压的电压跨存储器单元105施加时,电流可能不会流过可配置材料,或可以低于某一水平(例如,根据泄漏速率)的速率流过可配置材料。因此,施加于存储器单元105的电压可取决于存储器单元105的可配置材料部分是被写入有正极性还是负极性而导致不同电流流动或不同的所感知电阻。因此,由将读取电压施加于存储器单元105造成的电流量值或与电流相关联的的其它特性(例如,电阻击穿行为、骤回行为)可用于确定由存储器单元105存储的逻辑状态。
在存储器装置100的实例中,存储器区段110的每一行存储器单元105可与一组第一存取线120中的一者(例如,字线(WL),例如WL1到WLM中的一者)耦合,且每一列存储器单元105可与一组第二存取线130中的一者(例如,位线(BL),例如BL1到BLN中的一者)耦合。多个第一存取线120可与可控制各种操作(例如激活或偏置多个第一存取线120中的一或多者,或选择性地耦合多个第一存取线120中的一或多者与电压源、电流源或其它电路元件)的行组件125耦合。多个第二存取线130可与可支持检测由存储器单元105存储的逻辑状态的感测组件150耦合。在一些实例中,感测组件150可与列组件135通信,或可包含列组件135或以其它方式与列组件135共同定位,其中列组件135可控制各种操作,例如激活或偏置多个第二存取线130中的一或多者或选择性地耦合多个第二存取线130中的一或多者与电压源、电流源或其它电路元件。在一些情况中,第一存取线120及第二存取线130可在存储器装置100中基本上彼此垂直(例如,当观察存储器装置100的层(deck/layer/level)的平面时,如图1中展示)。在不失理解或操作的情况下,对字线及位线或其类似物的参考是可互换的。
一般来说,一个存储器单元105可定位在第一存取线120与第二存取线130的相交点处(例如,与第一存取线120及第二存取线130耦合、耦合于第一存取线120与第二存取线130之间)。此相交点或此相交点的指示可称为存储器单元105的地址。目标或所选择的存储器单元105可为定位于经偏置或以其它方式选择的第一存取线120与经偏置或以其它方式选择的第二存取线130的相交点处的存储器单元105。换句话来说,第一存取线120及第二存取线130可经偏置或以其它方式经选择以存取(例如,读取、写入、重写、刷新)其相交点处的存储器单元105。不在目标存储器单元105的相交点处的其它存储器单元105可称为非目标或非选择存储器单元105。
在一些实例中,存储器区段110的存储器单元105也可与多个第三存取线140中的一者(例如,选择线(SL),例如SL1到SLN中的一者)耦合。多个第三存取线140可与可控制各种操作(例如激活或偏置多个第三存取线140中的一或多者,或选择性地耦合多个第三存取线140中的一或多者与电压源、电流源或其它电路元件)的选择组件145耦合。在一些实例中,第三存取线140可与相关联于相应存储器单元105的单元选择组件(例如,晶体管、切换组件)耦合,其中此单元选择组件可经配置以选择性地耦合存储器单元105与相关联第一存取线120或相关联第二存取线130,或选择性地准许或抑制电流流过相应存储器单元105(例如,在第一存取线120与第二存取线130之间)。
尽管存储器装置100的多个第三存取线140被展示为与多个第二存取线130平行,但在其它实例中,多个第三存取线140可与多个第一存取线120平行,或呈任何其它配置。举例来说,在存储器装置100的实例中,第三存取线140中的每一者可对应于第二存取线130中的相应者。在另一实例中,第三存取线140中的每一者可对应于第一存取线120中的相应者。在另一实例中,单元选择操作(例如,偏置单元选择线、激活一或多个存储器单元105的单元选择组件)在实施的情况下可由行组件125执行或由行组件125以其它方式支持(例如,用于选择或激活一行或一页存储器单元105的单元选择组件),且选择组件145可由用于偏置第三存取线140的源驱动器(其可对应于个别可控源线、共同源极板或共同源极节点)取代或以其它方式执行与所述源驱动器相关的操作。
在其它实例中,第三存取线140及选择组件145可从存储器装置100省略,且存取存储器单元105可依赖于存储器单元105的自选择性质。举例来说,行组件125及列组件135可支持完全解码的操作,其中第一存取线120中的每一者及第二存取线130中的每一者可个别地经偏置(例如,呈交叉点配置)。在此类实例中,存取存储器单元105可依赖于可基于与目标存储器单元105相关联的经激活第一存取线120与经激活第二存取线130之间的电压超过阈值电压而激活的目标存储器单元105的自选择特性。在各种实例中,此自选择特性可由存储器单元105的逻辑存储可配置材料元件支持,或可由存储器单元105的不同于逻辑存储部分的材料部分支持。
在一些实例中,第一存取线120可提供对存储器单元105的可配置材料部分的一个区域(例如,一个侧、一个端)的存取,且第二存取线130可提供存储器单元105的可配置材料部分的另一区域(例如,不同侧、相对侧、相对端)的存取。举例来说,第一存取线120可定位在存储器单元105上方(例如,相对于衬底),且第二存取线130可定位在存储器单元105下方(例如,相对于衬底),或反之亦然。因此,第一存取线120及第二存取线130可支持跨具有不同极性(例如,当第一存取线120的电压高于第二存取线130的电压时是第一极性,当第一存取线120的电压低于第二存取线130的电压时是第二极性)的存储器单元105的可配置材料部分施加电压或电流。尽管参考图1描述的存取线被展示为存储器单元105与经耦合组件之间的直线,但存取线可包含可用于支持包含本文中描述的存取操作的存取操作的其它电路元件,例如电容器、电阻器、晶体管、放大器、电压源、切换组件、选择组件及其它元件。
可通过激活或选择与存储器单元105耦合的第一存取线120、第二存取线130或第三存取线140(例如,在存在的情况下)对存储器单元105执行存取操作,例如读取、写入、重写及刷新,其可包含将电压、电荷或电流施加于相应存取线。存取线120、130及140可由导电材料制成,例如金属(例如,铜(Cu)、银(Ag)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳、硅(例如,多晶或非晶)或其它导电或半导电材料、合金或化合物。一旦选择存储器单元105,所得信号(例如,单元存取信号、单元读取信号)可用于确定由存储器单元105存储的逻辑状态。举例来说,具有存储逻辑状态的可配置材料部分的存储器单元105可通过跨存储器单元105施加读取电压或偏置来读取,且经由存取线(例如,经由第二存取线130)的所得的电流流动或缺少所述电流流动或电流流动的其它特性可经检测、转换或放大以确定由存储器单元105存储的经编程逻辑状态。
存取存储器单元105可通过行组件125(例如,行解码器)、列组件135(例如,列解码器)或选择组件145(例如,单元选择驱动器或源极驱动器,当包含于存储器装置100中时)或其组合控制。举例来说,行组件125可从存储器控制器170接收行地址且基于接收到的行地址选择、激活或偏置适当第一存取线120。类似地,列组件135可从存储器控制器170接收列地址且选择、激活或偏置适当第二存取线130。因此,在一些实例中,存储器单元105可通过选择或激活第一存取线120及第二存取线130来存取。在各种实例中,行组件125、列组件135或选择组件145中的任一或多者可称为存取线驱动器、存取线解码器、存取线多路复用器或其它电路系统或以其它方式包含存取线驱动器、存取线解码器、存取线多路复用器或其它电路系统。
在一些实例中,存储器控制器170可通过各种组件(例如,行组件125、列组件135、选择组件145、感测组件150)控制存储器单元105的操作(例如,读取操作、写入操作、重写操作、刷新操作)。在一些情况中,行组件125、列组件135、选择组件145或感测组件150中的一或多者可与存储器控制器170共同定位或以其它方式被认为是与存储器控制器170包含在一起。在一些实例中,行组件125、列组件135或感测组件150中的一或多者可以其它方式共同定位(例如,在共同电路系统中、在存储器装置100的共同部分中)。在一些实例中,行组件125、列组件135或选择组件145中的任一或多者可称为用于执行存储器装置100的存取操作的存储器控制器或电路系统。在一些实例中,行组件125、列组件135或选择组件145中的任一或多者可被描述为控制或执行用于存取存储器装置100的操作,或控制或执行用于存取存储器装置100的存储器区段110的操作。
存储器控制器170可产生行及列地址信号以激活目标第一存取线120及目标第二存取线130。存储器控制器170还可产生或控制在存储器装置100的操作期间使用的各种电压或电流。尽管展示了单个存储器控制器170,但存储器装置100可具有一个以上存储器控制器170(例如,用于存储器装置100的一组存储器区段110中的每一者的存储器控制器170、用于存储器装置100的存储器区段110的大量子集中的每一者的存储器控制器170、用于多芯片存储器装置100的一组芯片中的每一者的存储器控制器170、用于多库存储器装置100的一组库中的每一者的存储器控制器170、用于多核心存储器装置100的每一核心的存储器控制器170,或其任何组合),其中不同存储器控制器170可执行相同功能或不同功能。
尽管存储器装置100被说明为包含单个行组件125、单个列组件135及单个选择组件145,但存储器装置100的其它实例可包含容纳存储器区段110或一组存储器区段110的不同配置。举例来说,在各种存储器装置100中,行组件125可在一组存储器区段110(例如,具有一组存储器区段110的全部者共用的子组件、具有专用于一组存储器区段110的相应者的子组件)之中共享,或行组件125可专用于一组存储器区段110中的一个存储器区段110。同样地,在各种存储器装置100中,列组件135可在一组存储器区段110(例如,具有一组存储器区段110的全部者共用的子组件、具有专用于一组存储器区段110的相应者的子组件)之中共享,或列组件135可专用于一组存储器区段110中的一个存储器区段110。
存储器单元105的可配置材料可通过偏置相关联第一存取线120、第二存取线130或第三存取线140的各种组合(例如,经由存储器控制器170)设置或写入或刷新。换句话来说,逻辑状态可经存储于存储器单元105的可配置材料中(例如,经由单元存取信号、经由单元写入信号)。行组件125、列组件135或选择组件145可例如经由输入/输出组件160接受将写入到存储器单元105的数据。在一些实例中,写入操作可至少部分由感测组件150执行,且写入操作可经配置以绕过感测组件150(例如,由列组件135执行)。存储器单元105的可配置材料可经写入有至少部分基于跨存储器单元105的写入电压的极性的逻辑状态,在一些实例中,所述写入电压可伴随写入电流(例如,至少部分基于写入电压、由电流源驱动)。
存储器单元105的可配置材料可在存储器单元105被存取(例如,与存储器控制器170合作)时由感测组件150读取(例如,感测)以确定由存储器单元105存储的逻辑状态。举例来说,感测组件150可经配置以响应于读取操作感测通过存储器单元105的电流或电荷或由存储器单元105与感测组件150或其它中介组件(例如,存储器单元105与感测组件150之间的信号产生组件)造成的电压。感测组件150可将指示(例如,至少部分基于)由存储器单元105存储的逻辑状态的输出信号提供到一或多个组件(例如,提供到列组件135、输入/输出组件160、存储器控制器170)。在一些实例中,检测到的逻辑状态可经提供到主机装置(例如,使用存储器装置100用于数据存储的装置、在嵌入式应用中与存储器装置100耦合的处理器),其中此信令可直接从输入/输出组件(例如,经由I/O线165)或经由存储器控制器170提供。在各种存储器装置100中,感测组件150可在存储器区段110的集或库之中共享(例如,具有存储器区段110的集或库的全部者共用的子组件、具有专用于一组存储器区段110的集或库的相应者的子组件),或感测组件150可专用于存储器区段110的集或库中的一个存储器区段110。
在存取存储器单元105期间或在存取存储器单元105之后,存储器单元105的可配置材料部分可准许或可不准许电荷或电流经由其对应存取线120或130流动(例如,响应于读取电压)。此电荷或电流可由从存储器装置100的一或多个电压源或供应器(未展示)偏置存储器单元105或将电压施加于存储器单元105造成,其中电压源或供应器可为行组件125、列组件135、感测组件150、存储器控制器170或某个其它组件(例如,偏置组件)的部分。在一些实例中(例如,在包含单元选择组件的存储器架构中),描述的偏置可由目标存储器单元105的单元选择组件的激活、非目标存储器单元105的单元选择组件的取消激活或两者支持。
在一些实例中,当读取偏压(例如,读取脉冲、读取电流、读取电压)是跨具有存储第一逻辑状态(例如,“设置”材料状态,与第一写入极性相关联)的可配置材料的存储器单元105施加时,存储器单元105可由于读取偏压超过存储器单元105的阈值电压而传导电流。响应于此或至少部分基于此,感测组件150可因此检测通过存储器单元105的电流(例如,经由第二存取线130)作为确定由存储器单元105存储的逻辑状态的部分。当读取偏压经施加于具有存储第二逻辑状态(例如,“复位”材料状态,与不同于第一写入极性的第二写入极性相关联)的可配置材料的存储器单元105时,存储器单元105可由于读取偏压未超过存储器单元105的阈值电压而不传导电流。感测组件150可因此检测到通过存储器单元105的很少电流或未检测到所述电流作为确定经存储逻辑状态的部分。
在一些实例中,参考电流可经定义用于感测由存储器单元105存储的逻辑状态。参考电流可经设置高于当存储器单元105未响应于读取偏压定限时穿过存储器单元105的电流但等于或低于当存储器单元105确实响应于读取偏压定限时穿过存储器单元105的预期电流。举例来说,参考电流可高于相关联存取线120或130的泄漏电流(例如,高于相关联于与存取线120或130(其由目标存储器单元105共用)耦合的一或多个存储器单元105的泄漏电流)。在一些实例中,由存储器单元105存储的逻辑状态可至少部分基于由通过读取脉冲驱动的电流造成的电压(例如,跨分流电阻)确定。举例来说,所得电压可相对于参考电压(例如,如在感测组件150内产生或经由参考线(RL)155提供)进行比较,其中小于参考电压的所得电压对应于第一逻辑状态,且大于参考电压的所得电压对应于第二逻辑状态。
在一些实例中,一个以上电压或电流可在读取存储器单元105时施加(例如,多个电压可在读取操作的部分期间施加)。举例来说,如果外加读取电压不会导致电流流动,那么可施加一或多个其它读取电压或电压极性(例如,直到电流被感测组件150检测到)。至少部分基于存取导致电流流动的读取电压,可确定存储器单元105的经存储逻辑状态。在一些情况中,读取电源或电流可经斜升(例如,在量值方面平缓地增加到更高)直到电流流动或其它条件被感测组件150检测到。在其它情况中,可施加经预先确定读取电压(例如,在量值方面以阶梯式方式增加到更高的经预先确定的读取电压序列、包含不同读取电压极性的经预先确定的读取电压序列)直到电流被检测到。同样地,读取电流可经施加于存储器单元105,且产生读取电流的电压的量值或极性可取决于存储器单元105的电阻或总阈值电压。
感测组件150可包含各种切换组件、选择组件、多路复用器、晶体管、放大器、电容器、电阻器、电压源、电流源或用以检测、转换或放大感测信号中的差异(例如,读取电压与参考电压之间的差异、读取电流与参考电流之间的差异)(这在一些实例中可称为锁存或产生锁存器信号)的其它组件。在一些实例中,感测组件150可包含重复用于连接到感测组件150的一组第二存取线130中的每一者的组件集合(例如,电路元件、电路系统)。举例来说,感测组件150可包含用于与感测组件150耦合的一组第二存取线130中的每一者的单独感测电路或电路系统(例如,单独感测放大器、单独信号产生组件),使得可单独地检测与一组第二存取线130中的相应者耦合的相应存储器单元105的逻辑状态。在一些实例中,参考信号源(例如,参考组件)或经产生参考信号可在存储器装置100的组件之间共享(例如,在一或多个感测组件150之中共享、在感测组件150的单独感测电路之中共享、在存储器区段110的存取线120或130之中共享)。
在一些存储器架构中,存取存储器单元105可劣化或损坏由存储器区段110的一或多个存储器单元105存储的逻辑状态,且重写或刷新操作可经执行以将原始逻辑状态传回到存储器单元105。在包含用于逻辑存储的可配置材料部分的架构中,例如,感测操作可引起存储器单元105的原子配置或分布方面改变,借此改变存储器单元105的电阻或阈值特性。因此,在一些实例中,存储于存储器单元105中的逻辑状态可在存取操作之后重写。
在一些实例中,读取存储器单元105可为非破坏性的。即,存储器单元105的逻辑状态在存储器单元105被读取之后可无需被重写。举例来说,在包含用于逻辑存储的可配置材料部分的架构中,感测存储器单元105不会破坏逻辑状态,且因此,存储器单元105在存取之后可无需重写。然而,在一些实例中,在缺少或存在其它存取操作时可能需要或可能不需要刷新存储器单元105的逻辑状态。举例来说,由存储器单元105存储的逻辑状态可通过施加适当写入或刷新脉冲或偏压以周期性间隔刷新以维持或重写经存储逻辑状态。刷新存储器单元105可减少或消除由于可配置逻辑存储材料的组成分布随着时间改变的读取干扰错误或逻辑状态破坏。
在一些情况中,与存储器单元105相关联的可配置材料的材料特性、材料性质或响应行为可随着时间改变或迁移(例如,由于老化、磨损、降级、组成改变或迁移或其它变化)。例如,处于复位状态中的存储器单元105的电压阈值可增加直到电压阈值高于保持阈值。一旦达到保持阈值,接收用于将存储器单元105编程到设置状态的写入脉冲的存储器单元105可能不会从复位状态转变到设置状态。
为了减轻阈值电压漂移,存储器装置100一旦识别掉电的内部或外部指示就可用经修改参数对处于复位状态中的存储器单元105执行刷新操作。例如,通过可配置材料施加的电流的振幅可相较于用于在识别掉电的指示之前执行的写入操作或刷新操作的电流的振幅减小。在用经修改参数执行刷新操作之后,存储器装置100的电力可掉电。一旦恢复加电,存储器装置100就可对处于复位状态中的存储器单元执行另一刷新操作,但可能用原始参数这样做。例如,施加于存储器单元105的电流的振幅可与在识别掉电的指示之前执行的写入操作或刷新操作中施加的电流的振幅近似相同。通过在掉电之前用经修改参数执行刷新操作及/或在加电之后用原始参数执行刷新操作,处于复位状态中的存储器单元105的阈值电压相较于在掉电之前不用经修改参数执行刷新操作可在更小的程度上减小或增大。
在一些情况中,存储器装置100(例如,存储器阵列)的一或多个组件可与可供应电压Vsupply的供应电压源175选择性地耦合(例如,经由开关180-a)。另外或替代地,存储器装置100的一或多个组件可与辅助或备用电压源185(例如,经由开关180-b)及/或电容器190(例如,经由开关180-c)选择性地耦合,其中任一者可供应Vbackup。电容器190可为(例如)能够供应足够电力以在系统的主电力供应器(例如,线性电源或电池电源)被移除之后完成刷新操作的超级电容器。在一些情况中,存储器装置100可经由电压转换器与电容器190耦合(例如,电容器190可将高于供应电压的电压存储到存储器装置100)。通常,存储器单元105、存储器区段110、行组件125、列组件135、输入/输出组件160、存储器控制器170、感测组件150或选择组件145中的一或多者可与供应电压源175、备用电压源185、电容器190或其组合选择性地耦合。在一些实例中,供应电压源175可在存储器装置100加电时与存储器装置100的一或多个组件耦合且可在存储器装置100掉电时与所述一或多个组件隔离。在一些实例中,备用电压源185及/或电容器190可在检测到存储器装置100的掉电时与存储器装置100的一或多个组件耦合且可在存储器装置100通电时与所述一或多个组件隔离。
图2说明根据本文中所揭示的实例的存储器装置100中的阈值电压范围的曲线图200。曲线图200可说明存储器装置100的代表性群体的存储器单元105(例如,代表性群体的可配置材料存储器元件)关于标准偏差西格玛(sigma)的阈值电压范围。
范围210可说明当存储第一逻辑状态或材料状态(例如,“设置”状态)时用于代表性群体的存储器单元105的阈值电压范围。范围210可与较低边界或边缘(例如,边缘240)(其可称为“E1”)及上边界或边缘(例如,边缘245)(其可称为“E2”)相关联。通常,范围210可在存储设置状态时跨越6个标准偏差(例如,6个西格玛)、12个标准偏差(例如,12个西格玛)或跨越在代表性群体的存储器单元105的最小与最大阈值电压之间的跨度,但在不背离本发明的范围的情况下其它范围跨度也是可能的。通常,范围210可与分布260相关联,其可表示沿范围210具有特定阈值电压的存储器单元105的数目。
范围220可说明当存储第二逻辑状态或材料状态(例如,“复位”状态)时用于代表性群体的存储器单元105的阈值电压范围。范围220可与较低边界或边缘(例如,边缘250)(其可称为“E3”)及上边界或边缘(例如,边缘255)(其可称为“E4”)相关联。范围220可在存储复位状态时跨越6个标准偏差(例如,6个西格玛)、12个标准偏差(例如,12个西格玛)或跨越在代表性群体的存储器单元105的最小与最大阈值电压之间的跨度,但在不背离本发明的范围的情况下其它长度的范围跨度也是可能的。通常,范围220可与分布270相关联,其可表示沿范围220具有特定阈值电压的存储器单元105的数目。通常,分布260或270可为或可近似为高斯(gaussian)分布、泊松(Poisson)分布、二项分布、均匀分布、伯努利(Bernoulli)分布、超几何分布、对数正态分布、卡方分布、伽马(gamma)分布、贝塔(beta)分布、指数分布、几何分布、负二项分布、威布尔(Weibull)分布、二项式分布、线性分布或任何其它类型的分布。
曲线图200还说明可用于检测由代表性群体的存储器单元105存储的逻辑状态的读取电压230。举例来说,参考范围210及220,存储设置状态的代表性群体的存储器单元105可在施加读取电压230时准许一定电流流动(例如,高于阈值电流量的电流流动),因为读取电压230高于用于那些存储器单元105中的每一者的阈值电压(例如,因为范围210低于读取电压230)。换句话来说,处于设置状态中的存储器单元105将响应于读取电压230被施加而“定限”。另一方面,存储复位状态的代表性群体的存储器单元105可能在施加读取电压230时不准许电流流动或可因为读取电压230低于用于那些存储器单元105中的每一者的阈值电压(例如,因为范围220高于读取电压230)而准许某一电流流动。换句话来说,处于复位状态中的存储器单元105可能不会响应于读取电压230被施加而“定限”。在一些实例中,读取电压230可称为电压分界(VDM)或以其它方式与电压分界(VDM)相关联,所述电压分界(VDM)可指代代表性群体的存储器单元105的设置与复位状态之间的分界。
图3A、3B及3C说明根据本文中所揭示的实例的支持增强经受电力循环的环境中的存储器装置性能的阈值电压漂移曲线图300-a、300-b及300-c的实例。在一些实例中,阈值电压漂移曲线图300-a、300-b及300-c可说明曲线图200的方面。例如,阈值电压漂移曲线图300可包含边缘250-a及255-a,其可为参考图2所描述的边缘250及255的实例。另外,阈值电压漂移曲线图300-a、300-b及300-c可包含范围220-a、读取电压230-a及分布270-a,其可为参考图2所描述的范围220、读取电压230及分布270的实例。一般来说,曲线图300-a可表示范围200-a在第一时间的位置,曲线图300-b可表示范围220-a在稍后时间相对于曲线图300-a的位置,且曲线图300-c可表示范围220-a在稍后时间相对于曲线图300-b的位置。
阈值电压漂移曲线图300-a、300-b、300-c说明存储复位状态的代表性群体的存储器单元105的存储器装置100的随着时间的阈值电压漂移的实例,包含在存储器装置100掉电时。如果范围增加过多(例如,超过Eretention_threshold 305),那么其阈值电压高于Eretention_threshold 305的每一存储器单元105可能不会由通常用于将存储器单元105编程到设置状态的写入脉冲编程到设置状态。此存储器单元105可通过经历一或多个操作(例如,用经修改振幅或宽度脉冲进行编程)再次获得被编程到设置状态的能力。然而,如果有足够的存储器单元105具有高于Eretention_threshold 305的阈值电压,那么在再次获得所述能力时涉及的一或多个操作可涉及使用额外电力或时间量(例如,可涉及延迟存储器装置可执行的其它操作的时间量)。
举例来说,如图3A中说明,范围220-a的两个边缘255-a及250-a最初可低于Eretention_threshold 305。因而,对应分布270-a也可低于Eretention_thres…old 305且代表性群体的存储器单元105中的每一者都可被编程到设置状态。然而,如图3B中展示,随着时间继续,范围220-a、边缘255-a及250-a及分布270-a可漂移到右侧使得边缘255-a高于Eretention_threshold 305且边缘250-a低于Eretention_threshold 305。在此类情况中,分布270-a中的存储器单元105的一部分可具有高于Eretention_threshold 305的阈值电压,且分布270-a中的存储器单元105的一部分可具有低于Eretention_threshold 305的阈值电压。如果阈值百分比的分布270-a或阈值数量的存储器单元105具有高于Eretention_threshold305的阈值电压,那么与将那些存储器单元编程到设置状态或将其阈值电压降低到低于Eretention_threshold 305相关联的能量或时间可大于含有存储器单元105的存储器装置的能力或可使存储器装置延迟执行其它操作。最终,如图3C中说明,范围210-a可足够地移位使得那个边缘255-a及250-a以及分布270-a高于Eretention_threshold 305。在此类情况中,在将存储器单元105编程到设置状态时或在使得存储器单元105能够再次获得被编程到设置状态的能力时(例如,在降低阈值电压时)可能涉及甚至更多的能量或时间。
图4说明根据本文中所揭示的实例的用于增强经受电力循环的环境中的存储器装置性能的过程流的实例。图5A、5B及5C说明根据本发明的实例的用于增强经受电力循环的环境中的存储器装置性能的写入脉冲操作500-a、500-b及500-c的实例。通常,过程流400可使存储器装置(例如,存储器装置100)能够降低或迁移被编程成复位状态的存储器区段110的一或多个存储器单元105的阈值电压的增大。在一些情况中,过程流400可在与使存储器装置断电相关联的频率低于阈值(例如,处于低值)时执行。
在405,可使存储器装置通电,且存储器装置可根据一组参数写入存储器单元105(例如,在正常读取/写入操作期间)。例如,如图5A中示范,存储器装置可将具有振幅Iset的第一写入脉冲505施加于第一组存储器单元105,这可将所述存储器单元编程到设置状态515。另外,存储器装置可将具有振幅Ireset1的第二写入脉冲510-a施加于第二组存储器单元105,这可将所述存储器单元编程到Ireset1脉冲复位状态520。通常,第一写入脉冲505及第二写入脉冲510-a两者可与相应参数集相关联,所述参数集可包含脉冲的经预定义上升时间、脉冲的经预定义下降时间、脉冲的经预定义宽度、脉冲的经预定义振幅、脉冲的经预定义形状或其组合。写入到存储器单元105可作为单个写入操作发生或可在多个写入操作内发生。
在410,存储器装置可识别或检测存储器装置的掉电指示。在一个实例中,存储器装置可经由接收到的信令(例如,从主机装置接收的信令)识别所述指示。替代地,存储器装置可基于存储器装置的电力电平满足阈值(例如,供应电压变为低于阈值或在特定时间段内变为低于阈值)识别所述指示。在其中电力由主机装置移除而无即将发生掉电的指示的情况中,存储器装置可切换到替代电源(例如,备用电源或超级电容器)以暂时提供电力。即,辅助或备用电源(例如,图1中的备用电压源185)或电容器(例如,图1中的电容器190)可与存储器装置及/或存储器装置的存储器区段110耦合。
在415,存储器装置可刷新在405被编程到Ireset1脉冲复位状态520的存储器单元105。为了确定哪些存储器单元105被编程到Ireset1脉冲复位状态520,存储器装置可对存储器单元105执行读取。在确定哪些存储器单元105被编程到Ireset1脉冲复位状态520之后,存储器装置可通过将具有振幅Ireset2的写入脉冲510-b施加于那些存储器单元105执行刷新,如关于图5B示范。一旦施加写入脉冲510-b,那些存储器单元105就可被编程到Ireset2脉冲复位状态525。在一些情况中,Ireset2的值可取决于一或多个物理特性,例如存储器装置或其组件中的任一者的温度。
在420,可使存储器装置掉电。掉电可涉及从供应电压源(例如,图1中的供应电压源175)移除存储器装置及/或存储器装置的存储器区段110或隔离存储器装置及/或存储器装置的存储器区段110与所述供应电压源。替代地,掉电可涉及取消激活供应电压源。在一些情况中,在420可执行存储器装置的掉电而无需对存储器装置的部分的特定动作(例如,使供应电压的电力掉电)。415与420之间的时间间隙可使存储器装置能够在420处掉电之前具有充足的时间来在415处刷新存储器单元。
在一些情况中,可在刷新存储器单元105之前使存储器装置掉电。在此类情况中,存储器装置可在掉电之前、之时或之后与辅助供应器(例如,备用电压源185或电容器190)(其也可称为临时电源)耦合。替代地,辅助供应器可在掉电之前、之时或之后激活。在任一情况中,辅助供应器可将足够电力提供到存储器装置以使存储器装置能够刷新用写入脉冲510-b编程到Ireset1脉冲复位状态520的存储器单元105,例如415处描述。
在425,可给存储器装置加电。加电可涉及恢复存储器装置及/或存储器装置的存储器区段110或耦合存储器装置及/或存储器装置的存储器区段110与供应电压源。替代地,加电可涉及再激活供应电压源。在加电之前或在加电时,存储器装置可使备用电源或电容器从存储器装置及/或存储器装置的存储器区段110解耦。
在430,存储器装置可确定哪些存储器单元105被编程到Ireset2脉冲复位状态525(例如,通过执行一或多个读取操作)且可刷新那些存储器单元105。存储器装置可通过将具有振幅Ireset1的写入脉冲510-a施加于那些存储器单元105执行刷新,如参考图5C示范,这可将那些存储器单元编程到Ireset1脉冲复位状态520。
通常,在420处掉电之前用写入脉冲510-b编程及在加电之后用写入脉冲510-a编程可将那些存储器单元105的电压阈值向下移位或可减轻电压阈值向上移位的量。将电压阈值向下移位或减轻向上移位可完全防止存储器单元105的电压阈值超过Eretention_threshold305或可至少增加存储器单元105的电压阈值超过Eretention_threshold305之前的时间(例如,E4保持时间)。
图6展示根据本文中所揭示的实例的支持增强经受电力循环的环境中的存储器装置性能的存储器装置605的框图600。存储器装置605可为参考图1所描述的存储器装置100或其组件中的一或多者的实例。存储器装置605可包含写入组件610、掉电指示组件615、刷新组件620及加电标识符625。这些模块中的每一者可直接或间接地彼此通信(例如,经由一或多个总线)。
写入组件610可根据一或多个参数写入装置的一组存储器单元,其中所述组存储器单元中的每一者与存储元件相关联,所述存储元件存储基于与所述存储元件相关联的材料性质的值。
在一些情况中,所述一或多个参数包含第一复位电流,且所述一或多个参数中的所述经修改至少一者包含低于所述第一复位电流的第二复位电流。
在一些情况中,所述组存储器单元中的每一存储元件包含可配置材料。
掉电指示组件615可在写入所述组存储器单元之后识别装置的掉电指示。
在一些实例中,掉电指示组件615可接收所述装置的所述掉电的所述指示,其中识别所述装置的所述掉电的所述指示是基于接收所述装置的所述掉电的所述指示。
在一些实例中,识别所述装置的所述掉电的所述指示包含识别所述装置的电力电平满足阈值。
刷新组件620可在所述装置的所述掉电之前基于识别所述装置的所述掉电的所述指示刷新所述组存储器单元的至少一子集,其中所述刷新包含修改用于所述组存储器单元的所述至少所述子集的写入操作的所述一或多个参数中的至少一者。
在一些实例中,基于识别所述装置的所述加电刷新所述组存储器单元的所述至少所述子集,其中所述刷新包含根据所述一或多个参数写入所述组存储器单元的所述至少所述子集。
在一些实例中,刷新所述组存储器单元的所述至少所述子集包含抑制写入所述组存储器单元的具有与第二状态相关联的对应值的存储器单元。
在一些实例中,刷新组件620可基于所述装置的温度修改用于所述写入操作的所述一或多个参数中的所述至少一者。
在一些情况中,所述组存储器单元的所述至少所述子集包含所述组存储器单元的具有与第一状态相关联的对应值的存储器单元。
在一些情况中,所述第一状态对应于复位状态。
加电标识符625可在所述装置的所述掉电之后识别所述装置的加电。
图7展示说明根据本文中所揭示的实例的支持增强经受电力循环的环境中的存储器装置性能的方法700的流程图。方法700的操作可由本文中所描述的存储器装置或其组件实施。举例来说,方法700的操作可由参考图6所描述的存储器装置执行。在一些实例中,存储器装置可执行一组指令来控制存储器装置的功能元件执行所描述的功能。另外或替代地,存储器装置可使用专用硬件执行所描述的功能的至少一部分。
在705,存储器装置可根据一或多个参数写入装置的一组存储器单元,其中所述组存储器单元中的每一者与存储元件相关联,所述存储元件存储基于与所述存储元件相关联的材料性质的值。操作705可根据本文中描述的方法执行。在一些实例中,操作705的至少一部分可由参考图6所描述的写入组件执行。
在710,存储器装置可在写入所述组存储器单元之后识别装置的掉电指示。操作710可根据本文中描述的方法执行。在一些实例中,操作710的至少一部分可由参考图6所描述的掉电指示组件执行。
在715,存储器装置可在装置的掉电之前基于识别装置的掉电的指示刷新所述组存储器单元的至少一子集,其中刷新包含修改用于所述组存储器单元的至少所述子集的写入操作的一或多个参数中的至少一者。操作715可根据本文中描述的方法执行。在一些实例中,操作715的至少一部分可由参考图6所描述的刷新组件执行。
在一些实例中,本文中所描述的设备可执行一或多种方法,例如方法700。所述设备可包含用于以下各者的特征、构件或指令(例如,存储可由处理器执行的指令的非暂时性计算机可读媒体):根据一或多个参数写入装置的一组存储器单元,其中所述组存储器单元中的每一者与存储元件相关联,所述存储元件存储至少部分基于与存储元件相关联的材料性质的值;在写入所述组存储器单元之后识别所述装置的掉电指示;及在所述装置的所述掉电之前基于识别所述装置的所述掉电的所述指示刷新所述多个存储器单元的至少一子集,其中所述刷新包含修改用于所述组存储器单元的所述至少所述子集的写入操作的所述一或多个参数中的至少一者。
方法700及本文中描述的设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令:在所述装置的所述掉电之后识别所述装置的加电;及基于识别所述装置的所述加电刷新所述组存储器单元的所述至少所述子集,其中所述刷新包含根据所述一或多个参数写入所述组存储器单元的所述至少所述子集。
在方法700及本文中描述的设备的一些实例中,所述一或多个参数包含第一复位电流,且所述一或多个参数中的所述经修改至少一者包含可低于所述第一复位电流的第二复位电流。
方法700及本文中描述的设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令:接收所述装置的所述掉电的所述指示,其中识别所述装置的所述掉电的所述指示可基于接收所述装置的所述掉电的所述指示。
在方法700及本文中描述的设备的一些实例中,识别所述装置的所述掉电的所述指示可包含用于识别所述装置的电力电平满足阈值的操作、特征、构件或指令。
在方法700及本文中描述的设备的一些实例中,所述组存储器单元的所述至少所述子集包含所述组存储器单元的具有与第一状态相关联的对应值的存储器单元。
在方法700及本文中描述的设备的一些实例中,所述第一状态对应于复位状态。
在方法700及本文中描述的设备的一些实例中,刷新所述组存储器单元的所述至少所述子集可包含用于抑制写入所述组存储器单元的具有与第二状态相关联的对应值的存储器单元的操作、特征、构件或指令。
在方法700及本文中描述的设备的一些实例中,所述组存储器单元中的每一存储元件包含可配置材料。
本文中描述的方法700及设备的一些实例可进一步包含用于修改用于所述写入操作的所述一或多个参数中的所述至少一者的操作、特征、构件或指令可基于所述装置的温度。
图8展示说明根据本文中所揭示的实例的支持增强经受电力循环的环境中的存储器装置性能的方法800的流程图。方法800的操作可由本文中所描述的存储器装置或其组件实施。举例来说,方法800的操作可由参考图6所描述的存储器装置执行。在一些实例中,存储器装置可执行一组指令来控制存储器装置的功能元件执行描述的功能。另外或替代地,存储器装置可使用专用硬件执行描述的功能的至少一部分。
在805,存储器装置可根据一或多个参数写入装置的一组存储器单元,其中所述组存储器单元中的每一者与存储元件相关联,所述存储元件存储基于与所述存储元件相关联的材料性质的值。操作805可根据本文中描述的方法执行。在一些实例中,操作805的至少一部分可由参考图6所描述的写入组件执行。
在810,存储器装置可在写入所述组存储器单元之后识别装置的掉电指示。操作810可根据本文中描述的方法执行。在一些实例中,操作810的至少一部分可由参考图6所描述的掉电指示组件执行。
在815,存储器装置可在装置的掉电之前基于识别装置的掉电的指示刷新所述组存储器单元的至少一子集,其中刷新包含修改用于所述组存储器单元的至少所述子集的写入操作的一或多个参数中的至少一者。操作815可根据本文中描述的方法执行。在一些实例中,操作815的至少一部分可由参考图6所描述的刷新组件执行。
在820,存储器装置可在装置的掉电之后识别装置的加电。操作820可根据本文中描述的方法执行。在一些实例中,操作820的至少一部分可由参考图6所描述的加电标识符执行。
在825,存储器装置可基于识别装置的加电刷新所述组存储器单元的至少所述子集,其中刷新包含根据一或多个参数写入所述组存储器单元的至少所述子集。操作825可根据本文中描述的方法执行。在一些实例中,操作825的至少一部分可由参考图6所描述的刷新组件执行。
图9展示说明根据本文中所揭示的实例的支持增强经受电力循环的环境中的存储器装置性能的方法900的流程图。方法900的操作可由本文中所描述的存储器装置或其组件实施。举例来说,方法900的操作可由参考图6所描述的存储器装置执行。在一些实例中,存储器装置可执行一组指令来控制存储器装置的功能元件执行描述的功能。另外或替代地,存储器装置可使用专用硬件执行描述的功能的至少一部分。
在905,存储器装置可根据一或多个参数写入装置的一组存储器单元,其中所述组存储器单元中的每一者与存储元件相关联,所述存储元件存储基于与所述存储元件相关联的材料性质的值。操作905可根据本文中描述的方法执行。在一些实例中,操作905的至少一部分可由参考图6所描述的写入组件执行。
在910,存储器装置可接收装置的掉电的指示。操作910可根据本文中描述的方法执行。在一些实例中,操作910的至少一部分可由参考图6所描述的掉电指示组件执行。
在915,存储器装置可在写入所述组存储器单元之后基于接收装置的掉电的指示识别装置的掉电指示。操作915可根据本文中描述的方法执行。在一些实例中,操作915的至少一部分可由参考图6所描述的掉电指示组件执行。
在920,存储器装置可在装置的掉电之前基于识别装置的掉电的指示刷新所述组存储器单元的至少一子集,其中刷新包含修改用于所述组存储器单元的至少所述子集的写入操作的一或多个参数中的至少一者。操作920可根据本文中描述的方法执行。在一些实例中,操作920的至少一部分可由参考图6所描述的刷新组件执行。
应注意,上文描述的方法描述可能实施方案,且操作及步骤可经重新布置或以其它方式修改且其它实施方案是可能的。此外,可组合来自方法中的两者或两者以上的部分。
描述一种设备。所述设备可包含:存储器阵列,其包含一组存储器单元,其各自包含存储元件,所述存储元件存储基于与所述存储元件相关联的材料性质的值;电路,其与所述存储器阵列耦合且经配置以接收用于所述存储器阵列的存取命令及根据基于所述存取命令的第一参数对所述组存储器单元执行写入操作;及控制器,其与所述存储器阵列耦合且经配置以识别用于所述存储器阵列的供应电压将被移除的指示及在基于识别所述指示的所述供应电压的所述移除之前刷新所述组存储器单元的至少一子集,其中所述刷新包含根据第二参数对所述组存储器单元的所述至少所述子集执行写入操作。
在一些实例中,所述控制器可进一步经配置以识别所述供应电压可在所述供应电压的所述移除之后恢复及基于识别所述供应电压可被恢复刷新所述组存储器单元的所述至少所述子集,其中所述刷新包含根据所述第一参数对所述组存储器单元的所述至少所述子集执行写入操作。
在一些实例中,所述第一参数包含用于存储第一逻辑状态的第一电流,且所述第二参数包含用于存储可不同于所述第一电流的所述第一逻辑状态的第二电流。
在一些实例中,所述控制器可经配置以基于接收指示用于所述存储器阵列的所述供应电压的所述移除的信令识别用于所述存储器阵列的所述供应电压的移除的所述指示。
在一些实例中,所述控制器可经配置以基于检测所述供应电压满足阈值识别用于所述存储器阵列的所述供应电压的移除的所述指示。
在一些实例中,所述组存储器单元的所述至少所述子集包含所述组存储器单元的具有与第一状态相关联的对应值的存储器单元。在一些实例中,所述第一状态对应于第一材料状态。
在一些实例中,所述刷新包含抑制写入所述组存储器单元的具有与第二状态相关联的对应值的存储器单元。
在一些实例中,所述组存储器单元中的每一存储器单元可为相变存储器(PCM)存储器单元或硫属化物存储器单元。
设备的一些实例可包含电容器,其与所述存储器阵列耦合且经配置以在所述供应电压的所述移除之后维持用于所述存储器阵列的电力。
设备的一些实例可包含备用电源,其经配置以在所述供应电压的所述移除之后与所述存储器阵列选择性地耦合。
描述一种设备。所述设备可包含:存储器阵列,其包含一组存储器单元,其各自与存储元件相关联,所述存储元件存储基于与存储元件相关联的材料性质的变化的值;控制部件,其与所述存储器阵列电子通信且可操作以:识别所述存储器阵列的掉电指示,在所述存储器阵列的所述掉电之前读取所述组存储器单元以识别具有所述第一状态的所述组存储求单元的第一存储器单元子集,及在读取存储器阵列之后且在存储器阵列的掉电之前,通过将第三信号施加于所述第一存储器单元子集写入所述第一存储器单元子集。
一些实例可进一步包含:在所述存储器阵列的所述掉电之后识别所述存储器阵列的加电;在所述存储器阵列的所述加电之后,读取所述组存储器单元以识别具有所述第一状态的所述第一存储器单元子集;及在所述加电及所述读取之后,通过将所述第一信号施加于所述第一存储器单元子集写入所述第一存储器单元子集。
在一些实例中,所述第一信号包含第一电流,且所述第三信号包含可低于所述第一电流的第二电流。
在一些情况中,所述组存储器单元中的每一存储元件包含相变材料或硫属化物材料。
本文描述的信息及信号可使用多种不同工艺及技术中的任何者表示。举例来说,在整个以上描述中可参考的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示。一些图式可将信号说明为单个信号;然而,所属领域的一般技术人员应理解,信号可表示信号总线,其中总线可具有多种位宽度。
如本文中使用,术语“虚拟接地”是指保持在约零伏特(0V)的电压下但不与接地直接耦合的电路的节点。因此,虚拟接地的电压可暂时波动且在稳态下返回到约0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)实施。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到约0V。
术语“电子通信”、“导电接点”、“连接”及“耦合”可指代组件之间支持组件之间的信号流动的关系。如果在组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径,那么认为组件彼此电子通信(或彼此导电接触或彼此连接或彼此耦合)。在任何给定时间,彼此电子通信(或彼此导电接触或彼此连接或彼此耦合)的组件之间的导电路径可基于包含经连接组件的装置的操作为断开电路或闭合电路。经连接组件之间的导电路径可为组件之间的直接导电路径,或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情况中,在一时间内可例如使用一或多个中间组件(例如开关或晶体管)中断经连接组件之间的信号流动。
术语“耦合”是指从组件之间的开路关系(其中信号目前不能通过导电路径在组件之间传送)移动到组件之间的闭路关系(其中信号可能能够通过导电路径在组件之间传送)的状态。当组件,例如控制器,将其它组件耦合在一起时,组件起始允许信号通过先前不准许信号流动的导电路径在其它组件之间流动的变化。
术语“隔离”是指组件之间的一种关系,其中信号目前不能在组件之间流动。如果在其之间存在开路,那么组件彼此隔离。举例来说,当开关断开时,通过定位在组件之间的开关分离的两个组件彼此隔离。当控制器隔离两个组件时,控制器影响防止信号使用先前准许信号流动的导电路径在组件之间流动的变化。
本文中使用的术语“层”是指几何结构的层面或薄片。每一层可具有三个维度(例如,高度、宽度及深度),且可覆盖表面的至少一部分。举例来说,层可为三维结构,其中两个维度大于第三维度,例如薄膜。层可包含不同元件、组件及/或材料。在一些情况中,一个层可由两个或两个以上子层组成。在附图中的一些中,出于说明目的描绘三维层的两个维度。
如本文中使用,术语“基本上”意味着经修饰特性(例如由术语基本上修饰的动词或形容词)无需是绝对的但足够接近以便实现特性的优点。
如本文中使用,术语“电极”可指代电导体,且在一些情况中,可用作到存储器阵列的存储器单元或其它组件的电接点。电极可包含迹线、线、导电线、导电层或在存储器阵列的元件或组件之间提供导电路径的类似物。
如本文中使用,术语“短接”指代其中导电路径经由讨论中的两个组件之间的单个中间组件的激活建立于组件之间的组件之间的关系。举例来说,短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换信号。因此,短接可为使电荷能够在电子通信的组件(或线)之间流动的动态操作。
本文论述的装置,包含存储器阵列,可经形成在半导体衬底上,例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况中,衬底是半导体晶片。在其它情况中,衬底可为绝缘体上硅(SOI)衬底,例如玻璃上硅(SOG)或蓝宝石上硅(SOP)或另一衬底上的半导体材料外延层。衬底或衬底的子区域的导电性可通过使用各种化学物种(包含(但不限于)磷、硼或砷)进行掺杂控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法执行。
本文中论述的切换组件或晶体管可表示场效晶体管(FET),且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如退化)半导体区域。源极及漏极可通过轻掺杂半导体区域或沟道分离。如果沟道是n型(即,多数载体是信号),那么FET可称为n型FET。如果沟道是p型(即,多数载体是空穴),那么FET可称为p型FET。沟道可由绝缘栅极氧化物覆盖。沟道导电性可通过将电压施加于栅极来控制。举例来说,分别将正电压或负电压施加于n型FET或p型FET可导致沟道变成导电的。当大于或等于晶体管的阈值电压的电压被施加于晶体管栅极时,晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加于晶体管栅极时,晶体管可“断开”或“取消激活”。
本文陈述的描述连同附图描述实例配置且并不代表可实施或在权利要求书的范围内的所有实例。本文使用的术语“示范性”意味着“用作实例、例子或说明”,而非“优选的”或“优于其它实例”。详细描述包含用于提供对所描述技术的理解的具体细节。然而,可在没有这些具体细节的情况下实践这些技术。在一些例子中,以框图形式展示众所周知的结构及装置,以避免模糊所描述实例的概念。
在附图中,类似组件或特征可具有相同的参考标记。此外,相同类型的各种组件可通过用短划线及区分类似组件的第二标记跟随参考标记来区分。如果在说明书中仅使用第一参考标记,那么所述描述适用于具有相同第一参考标记的类似组件中的任何一者,而与第二参考标记无关。
结合本文的揭示内容描述的各种说明性框及模块可用通用处理器、DSP、ASIC、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文描述的功能的其任何组合来实施或执行。通用处理器可为微处理器,但替代地,处理器可为任何处理器、控制器、微控制器或状态机。处理器也可被实施为计算装置的组合(例如,数字信号处理器(DSP)与微处理器、多个微处理器、连同DSP核心的一或多个微处理器或任何其它此配置的组合)。
本文描述的功能可经实施于由处理器、固件或其任何组合执行的硬件、软件中。如果被实施于由处理器执行的软件中,那么功能可作为一或多个指令或代码被存储在计算机可读媒体上或作为一或多个指令或代码经由计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说,由于软件的性质,上文描述的功能可使用由处理器、硬件、固件、硬写或这些内容中的任何者的组合执行的软件实施。实施功能的特征也可物理地定位在各个位置处,包含经分布使得功能的部分在不同物理位置处实施。而且,如本文使用,包含权利要求书中的内容,项目列表(例如,由例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中所使用的“或”指示包含性列表,使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即,A及B及C)。而且,如本文使用,短语“基于”不应被解释为对条件闭集的引用。举例来说,被描述为“基于条件A”的示范性步骤可为基于条件A及条件B两者而不脱离本发明的范围。换句话来说,如本文使用,短语“基于”应以与短语“至少部分基于”相同的方式来解释。
提供本文的描述以使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将明白对本发明的各种修改,且在不脱离本发明的范围的情况下,本文定义的一般原理可应用到其它变体。因此,本发明不限于本文描述的实例及设计,而是应符合与本文揭示的原理及新型特征一致的最广范围。

Claims (25)

1.一种断电时的写入方法,其包括:
根据一或多个参数写入装置的多个存储器单元,其中所述多个存储器单元中的每一者与存储元件相关联,所述存储元件存储至少部分基于与所述存储元件相关联的材料性质的值;
在写入所述多个存储器单元之后识别所述装置的掉电的指示;
至少部分基于识别掉电的所述指示修改用于所述多个存储器单元的至少一子集的写入操作的所述一或多个参数中的至少一者;及
在所述装置的所述掉电之前至少部分基于识别所述装置的所述掉电的所述指示和修改所述一或多个参数中的所述至少一者刷新所述多个存储器单元的所述至少所述子集。
2.根据权利要求1所述的方法,其进一步包括:
在所述装置的所述掉电之后识别所述装置的加电;及
至少部分基于识别所述装置的所述加电刷新所述多个存储器单元的所述至少所述子集,其中所述刷新包括根据所述一或多个参数写入所述多个存储器单元的所述至少所述子集。
3.根据权利要求1所述的方法,其中所述一或多个参数包括第一复位电流,且所述一或多个参数中的所述经修改至少一者包括低于所述第一复位电流的第二复位电流。
4.根据权利要求1所述的方法,其进一步包括:
接收所述装置的所述掉电的所述指示,其中识别所述装置的所述掉电的所述指示是至少部分基于接收所述装置的所述掉电的所述指示。
5.根据权利要求1所述的方法,其中:
识别所述装置的所述掉电的所述指示包括识别所述装置的电力电平满足阈值。
6.根据权利要求1所述的方法,其中所述多个存储器单元的所述至少所述子集包括所述多个存储器单元的具有与第一状态相关联的对应值的存储器单元。
7.根据权利要求6所述的方法,其中所述第一状态对应于复位状态。
8.根据权利要求6所述的方法,其中:
刷新所述多个存储器单元的所述至少所述子集包括抑制写入所述多个存储器单元的具有与第二状态相关联的对应值的存储器单元。
9.根据权利要求8所述的方法,其中所述第二状态对应于设置状态。
10.根据权利要求1所述的方法,其中所述多个存储器单元中的每一存储元件包括可配置材料。
11.根据权利要求1所述的方法,其中:
修改用于所述写入操作的所述一或多个参数中的所述至少一者是至少部分基于所述装置的温度。
12.一种经配置以在断电时写入的设备,其包括:
存储器阵列,其包括多个存储器单元,所述多个存储器单元各自包括存储元件,所述存储元件存储至少部分基于与所述存储元件相关联的材料性质的值;
电路,其与所述存储器阵列耦合且经配置以接收用于所述存储器阵列的存取命令及根据至少部分基于所述存取命令的第一参数对所述多个存储器单元执行写入操作;及
控制器,其与所述存储器阵列耦合且经配置以识别用于所述存储器阵列的供应电压将被移除的指示及在至少部分基于识别所述指示对所述供应电压的所述移除之前刷新所述多个存储器单元的至少一子集,其中所述刷新包括根据第二参数对所述多个存储器单元的所述至少所述子集执行写入操作。
13.根据权利要求12所述的设备,其中所述控制器进一步经配置以识别所述供应电压是在所述供应电压的所述移除之后恢复及至少部分基于识别所述供应电压被恢复刷新所述多个存储器单元的所述至少所述子集,其中所述刷新包括根据所述第一参数对所述多个存储器单元的所述至少所述子集执行写入操作。
14.根据权利要求13所述的设备,其中所述第一参数包括用于存储第一逻辑状态的第一电流,且所述第二参数包括不同于所述第一电流的用于存储所述第一逻辑状态的第二电流。
15.根据权利要求12所述的设备,其中所述控制器经配置以至少部分基于接收指示用于所述存储器阵列的所述供应电压的移除的信令识别用于所述存储器阵列的所述供应电压的所述移除的所述指示。
16.根据权利要求12所述的设备,其中所述控制器经配置以至少部分基于检测所述供应电压满足阈值识别用于所述存储器阵列的所述供应电压的移除的所述指示。
17.根据权利要求12所述的设备,其中所述多个存储器单元的所述至少所述子集包括所述多个存储器单元的具有与第一状态相关联的对应值的存储器单元,所述第一状态对应于包含于所述多个存储器单元的所述至少所述子集中的可配置材料的第一材料状态。
18.根据权利要求12所述的设备,其中所述多个存储器单元中的每一存储器单元是相变存储器PCM存储器单元或硫属化物存储器单元。
19.根据权利要求12所述的设备,其进一步包括:
电容器,其与所述存储器阵列耦合且经配置以在所述供应电压的所述移除之后维持用于所述存储器阵列的电力。
20.根据权利要求12所述的设备,其进一步包括:
备用电源,其经配置以在所述供应电压的所述移除之后与所述存储器阵列选择性地耦合。
21.一种经配置以在断电时写入的设备,其包括:
存储器阵列,其包括多个存储器单元,所述多个存储器单元各自包括存储元件,所述存储元件存储至少部分基于与所述存储元件相关联的材料性质的值;
电路,其与所述存储器阵列耦合且经配置以接收用于所述存储器阵列的存取命令及根据至少部分基于所述存取命令的第一参数对所述多个存储器单元执行写入操作;及控制器,其与所述存储器阵列耦合且经配置以识别用于所述存储器阵列的供应电压将被移除的指示及在至少部分基于识别所述指示对所述供应电压的所述移除之前刷新所述多个存储器单元的至少一子集,其中所述多个存储器单元的所述至少所述子集包括所述多个存储器单元的具有与第一状态相关联的对应值的存储器单元,进一步其中所述刷新包括根据第二参数对所述多个存储器单元的所述至少所述子集执行写入操作且抑制写入所述多个存储器单元的具有与第二状态相关联的对应值的存储器单元。
22.一种经配置以在断电时写入的设备,其包括:
存储器阵列,其包括多个存储器单元,所述多个存储器单元各自与存储元件相关联,所述存储元件存储至少部分基于与所述存储元件相关联的材料性质的变化的值;及
控制部件,其与所述存储器阵列电子通信且可操作以:
将状态写入到所述多个存储器单元,其中所述写入包括施加第一信号以将所述多个存储器单元的第一存储器单元子集写入到第一状态及施加第二信号以将所述多个存储器单元的第二存储器单元子集写入到第二状态;且
识别所述存储器阵列的掉电的指示;
在所述存储器阵列的所述掉电之前,读取所述多个存储器单元以识别所述多个存储器单元的具有所述第一状态的所述第一存储器单元子集;
在所述存储器阵列的所述掉电之前及所述读取之后,通过将第三信号施加于所述第一存储器单元子集来写入所述第一存储器单元子集。
23.根据权利要求22所述的设备,其中所述控制部件进一步可操作以:
在所述存储器阵列的掉电之后识别所述存储器阵列的加电;
在所述存储器阵列的所述加电之后,读取所述多个存储器单元以识别具有所述第一状态的所述第一存储器单元子集;及
在所述加电及所述读取之后,通过将所述第一信号施加于所述第一存储器单元子集写入所述第一存储器单元子集。
24.根据权利要求23所述的设备,其中所述第一信号包括第一电流,且所述第三信号包括低于所述第一电流的第二电流。
25.根据权利要求22所述的设备,其中所述多个存储器单元中的每一存储元件包括相变材料或硫属化物材料。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114730835A (zh) * 2019-11-15 2022-07-08 金俊成 含有硫属化合物的存储器单元的组分、其结构、其制造方法及其操作方法
US11670357B2 (en) * 2021-06-17 2023-06-06 Micron Technology, Inc. Memory system configured to perform a reset on one or more non-volatile memory cells upon transitioning power states

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282612B2 (ja) * 2005-01-19 2009-06-24 エルピーダメモリ株式会社 メモリ装置及びそのリフレッシュ方法
EP1717817B8 (en) * 2005-04-29 2016-05-18 Micron Technology, Inc. A semiconductor memory device with information loss self-detect capability
US7916524B2 (en) * 2007-06-26 2011-03-29 Qimonda Ag Program method with locally optimized write parameters
US7961534B2 (en) * 2007-09-10 2011-06-14 Hynix Semiconductor Inc. Semiconductor memory device for writing data to multiple cells simultaneously and refresh method thereof
US9123422B2 (en) * 2012-07-02 2015-09-01 Super Talent Technology, Corp. Endurance and retention flash controller with programmable binary-levels-per-cell bits identifying pages or blocks as having triple, multi, or single-level flash-memory cells
US7719876B2 (en) * 2008-07-31 2010-05-18 Unity Semiconductor Corporation Preservation circuit and methods to maintain values representing data in one or more layers of memory
US8169825B1 (en) * 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US9558823B1 (en) * 2015-09-04 2017-01-31 Macronix International Co., Ltd. Resistance drift recovery method for MLC PCM
US10643700B2 (en) * 2015-10-29 2020-05-05 Micron Technology, Inc. Apparatuses and methods for adjusting write parameters based on a write count
KR102525229B1 (ko) * 2016-05-13 2023-04-25 에스케이하이닉스 주식회사 메모리 모듈 및 이를 포함하는 시스템
US10373679B1 (en) * 2016-05-24 2019-08-06 SK Hynix Inc. Electronic device and method for reading data of resistive memory cell including drift recovery
US10181346B2 (en) * 2016-08-02 2019-01-15 SK Hynix Inc. Semiconductor devices and operations thereof
US10446226B2 (en) * 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10354714B2 (en) * 2016-08-23 2019-07-16 Micron Technology, Inc. Temperature-dependent refresh circuit configured to increase or decrease a count value of a refresh timer according to a self-refresh signal
US10360977B2 (en) * 2018-03-30 2019-07-23 Intel Corporation Tailoring current magnitude and duration during a programming pulse for a memory device
KR20200000904A (ko) * 2018-06-26 2020-01-06 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 이를 포함하는 반도체 시스템 및 이의 동작 방법

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