CN112364590B - 一种实用的逻辑验证架构级fpga布线器的构建方法 - Google Patents

Abstract

本发明涉及一种实用的逻辑验证架构级FPGA布线器的构建方法，步骤S1：生成每个线网的布线拓扑：首先对线网进行布线拓扑，在TDM比例未分配前，对于每个线网，其所包含的FPGA在该阶段被连接在一起，用以线网的连通性；步骤S2：进行TDM比例分配：根据每个线网组的时延情况的不同，为每个线网的每条边分配TDM比例；步骤S3：进行系统时延优化：通过迭代的方式，不断地将具有较大TDM比例的线网组进行，当满足迭代终止的条件时，整个布线器的处理过程结束。本发明能够通过降低相应的系统延迟来提高芯片性能。

Description

一种实用的逻辑验证架构级FPGA布线器的构建方法

技术领域

本发明涉及集成电路计算机辅助设计相关技术领域，特别是一种实用的逻辑验证架构级FPGA布线器的构建方法。

背景技术

随着技术节点的发展，逻辑验证成为一个非常耗时的阶段。在SoC设计过程中，据估计，一个专用集成电路(ASIC)设计的60％到 80％的时间用于执行验证。软件逻辑仿真、硬件仿真和FPGA原型方法是逻辑验证的三种方法。软件逻辑仿真花费大量的运行时间来仿真每个逻辑门。硬件仿真需要大量的成本来实现。由于FPGA原型设计方法可以在运行时间和成本之间实现良好的平衡，使得这种方法在工业上得到了广泛的应用，使得逻辑验证成本更低、速度更快。对于一个原型系统，很难在一个FPGA中进行设计。因此，将多个FPGA连接在一起，构成一个完整的系统。

为了设计一个多FPGA原型系统，首先将一个完整的电路划分为多个子电路，使每个子电路都能容纳一个FPGA。其次，每个子电路放置在一个不同的FPGA在板上。最后，在考虑系统性能和布线资源的基础上进行FPGA间布线。由于FPGA间信号的数量通常超过I/O引脚的数量，因此提出了一种TDM(timing division multiplexing，TDM)技术，以不同的时间在同一线路传输不同的信号。然而，信号多路复用延长了FPGA间的信号延迟。

信号复用比(TDM比)可以用来测量系统时延。在整个设计流程中，TDM比率通常是经过FPGA间布线之后确定的。常用的信号复用比优化方法是基于整数线性规划(ILP)的方法，然而，已有的信号复用比优化方法的TDM比通常是任意整数，这与实际问题存在着差距。也有很多方法对时分复用技术进行优化，但是很难在适当的运行时间内得到好的解决方案。

随着VLSI电路规模的快速增长，多FPGA原型系统广泛应用于逻辑验证中。然而，由于FPGA之间的连接数量有限，原型系统的可布线性受到了极大的限制。因此，时分多路复用(TDM)技术被提出来提高原型系统的可用性，但它导致了系统延迟的急剧增加。所以如何降低相应的系统延迟来提高芯片性能变成了急需解决的问题。

发明内容

有鉴于此，本发明的目的是提供一种实用的逻辑验证架构级FPGA 布线器的构建方法，能够通过降低相应的系统延迟来提高芯片性能。

本发明采用以下方案实现：一种实用的逻辑验证架构级FPGA布线器的构建方法，包括以下步骤：

步骤S1：生成每个线网的布线拓扑：首先对线网进行布线拓扑，在TDM比例未分配前，对于每个线网，其所包含的FPGA在该阶段被连接在一起或并行各线网的布线，用以线网的连通性；

步骤S2：进行TDM比例分配：根据每个线网组的时延情况的不同，为每个线网的每条边分配TDM比例或并行分配TDM比例；

步骤S3：对进行布线的多FPGA原型系统时延进行优化：通过迭代的方式，不断地将具有较大TDM比例的线网组进行并行化优化当满足迭代终止的条件时，整个布线器的处理过程结束。

进一步地，所述步骤S1具体包括以下步骤：

步骤S11：所有线网按照一定的优先级进行排序；

步骤S12：根据由FPGA集合、FPGA连接对和线网组构成的数据集，基于其中的输入数据中的FPGA连接对集合和FPGA集合建立当前线网的布线图，标记出需要连接的FPGA，并标记出每个FPGA连接对的代价；

步骤S13：将已经建立的布线图，使用基于Djjkstra的斯坦纳树算法对当前线网进行布线，构造一棵斯坦纳树，将需要连接的FPGA 连接；

步骤S14：将当前线网的布线拓扑保存记录；

步骤S15：更新布线图中边的代价；每个FPGA连接对的代价在第一次循环之前被初始化为1，被当前线网选中的用来连接FPGA的 FPGA连接对的代价加1；

步骤S16：通过for循环遍历每一个线网判断是否所有线网都完成了连接，若是则结束布线，否则返回步骤S12。

进一步地，步骤S15中所述更新方式的具体内容为：更新每个 FPGA对的代价，如果被当前线网选中，使用该FPGA对连接FPGA，其代价加1。

进一步地，所述步骤S11的具体内容为：

对每个线网进行布线之前，将所有线网根据两种指标进行排序；首先，根据线网的数量，将所有线网组按照从大到小的顺序排序；其次，将每个线网组中的所有线网根据FPGA的数量按照从大到小的顺序进行排序；最后，将所有线网根据已经排好的顺序提取。

进一步地，所述步骤S2具体包括以下步骤：

步骤S21：预处理每个线网组，即通过计数计算包括边e_j，k的线网组ng_j，m的最大边数ngec_j，m；

步骤S22：求当前FPGA连接对的每条边e_j，k的权重比pct_j，k，进而得到每个线网的每条边分配的TDM比例；

步骤S23：通过for循环遍历每一个线网判断是否处理完所有边，若是，则执行步骤S24，否则返回步骤S22；

步骤S24：计算当前边的TDM比例，并记录当前边的TDM比例；

步骤S25通过for循环遍历每一个线网判断是否处理完所有边，若是，则执行步骤S26，否则步骤S24；

步骤S26：通过for循环遍历每一个线网判断是否处理完所有连接对，若是，则结束，否则返回步骤S22。

进一步地，所述步骤S22的具体内容为：

对于每条边e_j，k，权重比计算方法如下：

其中，ng_j，m是ngl_j中第m个线网组，ngec_j，m是线网组ng_j，m的边的数量，ngmec_j，k是边e_j，k的最大的线网组边数，β是ngl_j中线网组的数量，pct_j，k即为权重比；基于该权重比，该边的TDM比例etr_j，k计算方法如下：

进一步地，所述步骤S3具体包括以下步骤：

步骤S31：对线网组排序：所有线网按其线网组的最大TDM比率从大到小进行排序；

步骤S32：更新线网组n_i中边e_j，k的etr_j，k；

步骤S33：判断是否线网组中所有边都进行了步骤S32中的更新操作；若是则更新ngl_j，否则返回步骤S32；

步骤S34：判断是否所有线网组都进行了遍历操作；若是则执行步骤S35；否则返回步骤S32；

步骤S35：继续判断FPGA连接对p_k是否满足TDM比例约束，若是则更新etr_j，k，否则更新增加的etr_j，k，合法化减少的etr_j，k；

步骤S36：判断是否所有FPGA连接对都进行了更新etr_j，k操作，若是则结束，否则返回步骤步骤S35。

进一步地，所述步骤S32的具体内容为：

减少每条边的TDM比例，每条边的TDM比例更新公式如下所示：

其中，etr’_j，k是etr_j.k新的TDM比例；staratio是ngmtr的优化目标，由用户定义；mng_j是具有最大TDM比例的ngl_j的线网组。

进一步地，所述步骤S35的具体内容为：

计算当前FPGA连接对所有边的TDM比例倒数之和totalpct并判断totalpct是否小于等于1；若totalpct小于等于1，则该FPGA连接对满足TDM比例约束，然后跳过对当前FPGA连接对的处理；反之，则该FPGA连接对不满足TDM比例约束，需要进行后续的合法化处理，继续执行下面的步骤即TDM比率增加的边e_j，k直接使用新的TDM比率etr’_j，k；但TDM比率减少的边e_j，k，应通过以下等式合法化；

与现有技术相比，本发明具有以下有益效果：

本发明能够通过降低相应的系统延迟来提高芯片性能，同时优化多FPGA原型系统的布线能力和系统延迟。通过对线网组最大时分复用比的有效优化，有效稳定地优化了系统时延，提高了原型系统的性能。

附图说明

图1为本发明实施例的时分复用技术示意图。

图2为本发明实施例的布线器总体流程图

图3为本发明实施例的布线拓扑生成流程图。

图4为本发明实施例的TDM比例分配流程图。

图5为本发明实施例的关键系统时延优化总体流程图。

具体实施方式

下面结合附图及实施例对本发明做进一步说明。

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

本实施例提供一种实用的逻辑验证架构级FPGA布线器的构建方法，包括以下步骤：

步骤S1：生成每个线网的布线拓扑：首先对线网进行布线拓扑，在TDM比例未分配前，对于每个线网，其所包含的FPGA在该阶段被连接在一起，用以线网的连通性；

步骤S2：进行TDM比例分配：根据每个线网组的时延情况的不同，为每个线网的每条边分配TDM比例或并行分配TDM比例；

步骤S3：对进行布线的多FPGA原型系统时延进行优化：通过迭代的方式，不断地将具有较大TDM比例的线网组进行并行化优化，当满足迭代终止的条件时，整个布线器的处理过程结束。

在本实施例中，所述步骤S1具体包括以下步骤：

步骤S11：所有线网按照一定的优先级进行排序；

步骤S12：根据由FPGA集合、FPGA连接对和线网组构成的数据集，其中线网组是根据设计目的而定义的，基于其中的输入数据中的 FPGA连接对集合和FPGA集合建立当前线网的布线图，标记出需要连接的FPGA，并标记出每个FPGA连接对的代价；

步骤S13：将已经建立的布线图，使用基于Dijkstra的斯坦纳树算法(K.Mehlhorn，“A faster approximation algorithm for the Steiner problem in graphs，”Information Processing Letters，vol.27，no.3，pp. 125-128，1988.)对当前线网进行布线，构造一棵斯坦纳树，将需要连接的FPGA连接；需要注意的是，任何斯坦纳树算法都可以应用于该发明设计的布线器中，增加了布线器的灵活性；

步骤S14：将当前线网的布线拓扑保存记录；

步骤S15：更新布线图中边的代价；每个FPGA连接对的代价在第一次循环之前被初始化为1，被当前线网选中的用来连接FPGA的 FPGA连接对的代价加1；

步骤S16：判断是否所有线网都完成了连接，若是则结束布线，否则返回步骤S12。

在本实施例中，步骤S15中所述更新方式的具体内容为：更新每个FPGA对的代价，如果被当前线网选中，使用该FPGA对连接FPGA，其代价加1。

在本实施例中，所述步骤S11的具体内容为：

对每个线网进行布线之前，将所有线网根据两种指标进行排序；首先，根据线网的数量，将所有线网组按照从大到小的顺序排序；由于延迟问题与线网的数量有关，线网数量越多的线网组越容易产生延迟问题其次，将每个线网组中的所有线网根据FPGA的数量按照从大到小的顺序进行排序；因为线网中的FPGA数量越多，布线难度较大。最后，将所有线网根据已经排好的顺序提取。

在本实施例中，所述步骤S2具体包括以下步骤：

步骤S21：预处理每个线网组，即通过计数计算包括边e_j，k的线网组ng_j，m的最大边数ngec_j，m.

步骤S22：求当前FPGA连接对的每条边e_j，k的权重比pct_j，k，进而得到每个线网的每条边分配的TDM比例；

步骤S23：通过for循环遍历每一个线网判断是否处理完所有边，若是，则执行步骤S24，否则返回步骤S22；

步骤S24：计算当前边的TDM比例，并记录当前边的TDM比例；

步骤S25：通过for循环遍历每一个线网判断是否处理完所有边，若是，则执行步骤S26，否则步骤S24；

步骤S26：通过for循环遍历每一个线网判断是否处理完所有连接对，若是，则结束，否则返回步骤S22。

在本实施例中，所述步骤S22的具体内容为：

对于每条边e_j，k，权重比计算方法如下：

ngmec_j，k＝{x|x＝max(ngec_j，1，…，ngec_j，β)}

其中，ng_j，m是ngl_j中第m个线网组，ngec_j，m是线网组ng_j，m的边的数量，ngmec_j，k是边e_j，k的最大的线网组边数，β是ngl_j中线网组的数量，pct_j，k即为权重比；基于该权重比，该边的TDM比例etr_j，k计算方法如下：

在本实施例中，所述步骤S3具体包括以下步骤：

步骤S31：对线网组排序：所有线网按其线网组的最大TDM比率从大到小进行排序；

步骤S32：更新线网组n_i中边e_j，k的etr_j，k；

步骤S33：判断是否线网组中所有边都进行了步骤S32中的更新操作；若是则更新ngl_j，否则返回步骤S32；

步骤S34：判断是否所有线网组都进行了遍历操作；若是则执行步骤S35；否则返回步骤S32；

步骤S35：继续判断FPGA连接对p_k是否满足TDM比例约束，若是则更新etr_j，k，否则更新增加的etr_j，k，合法化减少的etr_j，k；

步骤S36：判断是否所有FPGA连接对都进行了更新etr_j，k操作，若是则结束，否则返回步骤步骤S35。

在本实施例中，所述步骤S32的具体内容为：

减少每条边的TDM比例，每条边的TDM比例更新公式如下所示：

其中，etr’_j，k是etr_j.k新的TDM比例；staratio是ngmtr的优化目标，由用户定义；mng_j是具有最大TDM比例的ngl_j的线网组。

在本实施例中，所述步骤S35的具体内容为：

计算当前FPGA连接对所有边的TDM比例倒数之和totalpct并判断totalpct是否小于等于1；若totalpct小于等于1，则该FPGA连接对满足TDM比例约束，然后跳过对当前FPGA连接对的处理；反之，则该FPGA连接对不满足TDM比例约束，需要进行后续的合法化处理，继续执行下面的步骤即TDM比率增加的边e_j，k直接使用新的TDM比率etr’_j，k；但TDM比率减少的边e_j，k，应通过以下等式合法化；

在本实施例中，时分复用技术是用来解决布线缺乏的特性，是一种多个信号可以在同一个信道的不同时间传输的技术。图1给出了在两个FPGA之间使用时分复用技术的一个简单示意图。其中，两个大矩形表示两个FPGA，其中的两个梯形表示两个FPGA中需要连接在一起的组件。六个小矩形表示实例。三条虚线箭头代表三种不同的信号。实线箭头是两个FPGA之间唯一的金属线。因此，如图1所示，在一个系统时钟周期内只能有一个信号在金属线上传输。然而，通过使用时分复用技术，三个信号可以在一个系统时钟周期内在同一根金属线上分时传输。时分复用技术可以随着系统时延的增加而提高系统的可布线性。

在本实施例中，用F表示所有的FPGA线网。用P表示所有的 FPGA连接对，每个FPGA连接对p_k连接两个FPGA。并定义了N表示由双FPGA线网或多FPGA线网组成的线网集合。一个线网组集合 NG，每个线网组ng_i∈NG。每个线网n_j可能属于不同的线网组，该线网组子集有

线网组是根据设计目的定义的。例如，具有相同的属性或相同功耗的线网组可以放在相同的线网组中。目标是布线所有线网并为每个线网分配TDM比例，使每个线网组的最大 TDM比例最小化。

根据现实问题的要求，TDM比例需要满足下述要求：

etr_j，k∈{x|x＝2×y，y∈N^*，2≤x≤4294967296}

其中，etr_j，k是边e_j，k的TDM比例，el_k是使用了FPGA连接对p_k的边的集合。TDM比例必须是偶数，这主要是因为复用硬连线的实施要求。

系统时钟周期是指从源点出发，汇点作为终点的抵达时间。当一个FPGA连接对被一个线网使用了，该连接对的系统时钟周期即为赋予的TDM比例。首先，最大系统时钟周期对系统延迟具有重要影响。其次，由于线网组的存在，具有最大系统时钟周期的线网组对整个系统的延迟起到决定性的作用。同时，由于TDM比例反映了系统时钟周期的大小，因此该发明的优化目标是最小化线网组最大TDM比例。

每个线网n_j和每个线网组ng_i的TDM比例定义如下：

其中，el_j是属于线网n_j的边的集合，nl_i是属于线网组ng_i的线网的集合，ntr_j是线网n_j的TDM比例，ngtr_i是线网组ng_i的TDM比例。

本实施例的优化目标定义如下：

Minimize：ngmtr＝{x|x＝max(ngtr₁，…，ngtr_α)}

其中，α是所有线网组的数量，ngmtr是线网组最大TDM比例。

较佳的，如图2所示，本实施例的布线器的构建共有三个步骤。

第一个步骤是布线拓扑生成，该步骤首先对线网进行布线拓扑。在TDM比例未分配前，对于每个线网，其所包含的FPGA在该阶段被连接在一起，保证了线网的连通性。

第二个步骤是TDM比例分配，根据每个线网组的时延情况的不同，为每个线网的每条边分配合适的TDM比例。

第三个步骤是系统时延优化，通过迭代的方式，不断地将具有较大TDM比例的线网组进行。当满足迭代终止的条件时，整个布线器的处理过程结束。

(1)布线器的第一个步骤(布线拓扑生成)：

布线器的第一个步骤生成每个线网的布线拓扑，确保线网之间是连通的。该步骤的流程图如图3所示，该流程主要包括五个步骤。第一个步骤对所有线网按照一定的优先级进行排序，第二个步骤到五个步骤循环处理整个线网集合，每次循环都将一个线网的FPGA连接，直到所有线网都确定布线拓扑。

第一个步骤：对每个线网进行布线之前，将所有线网根据两种指标进行排序。首先，根据线网的数量，将所有线网组按照从大到小的顺序排序，由于延迟问题与线网的数量有关，线网数量越多的线网组越容易产生延迟问题。其次，将每个线网组中的所有线网根据FPGA 的数量按照从大到小的顺序进行排序，因为线网中的FPGA数量越多，布线难度较大。最后，将所有线网根据已经排好的顺序提取。

第二个步骤：基于输入数据中的FPGA连接对集合和FPGA集合建立当前线网的布线图，标记出需要连接的FPGA，并标记出每个 FPGA连接对的代价。每个FPGA连接对的代价在第一次循环之前被初始化为1，每完成一个线网的布线后更新一次，更新方式如第五个步骤所示。

第三个步骤：将已经建立的布线图，使用一种基于Dijkstra的斯坦纳树算法(K.Mehlhorn，“A faster approximation algorithm for the Steiner problem ingraphs，”Information Processing Letters，vol.27，no. 3，pp.125-128，1988.)对当前线网进行布线，构造一棵斯坦纳树，将需要连接的FPGA连接。

第四个步骤：将当前线网的布线拓扑保存记录。

第五个步骤：更新每个FPGA对的代价，如果被当前线网选中，使用该FPGA对连接FPGA，其代价加1。

(2)布线器的第二个步骤(TDM比例分配)：

虽然布线拓扑对整个解决方案有着重要的影响，但是很难在布线拓扑生成阶段同时分分配TDM比例，所以需要在生成布线拓扑结构后设计一种适当的TDM比例分配方法。该发明设计的第二个步骤是 TDM比例分配步骤。该步骤的流程图如图4所示，共包括7个步骤。第二个步骤到第七个步骤对整个FPGA连接对集合进行循环处理，在每一次循环中，都要为正在被使用的当前FPGA连接对所在边分配 TDM比例，当处理完所有FPGA连接对时结束循环。第四个步骤到第六个步骤循环处理正在被使用的当前FPGA连接对的边集合，每次循环为当前的边分配TDM比例，当处理完所有边时结束循环。

为线网分配适当的TDM比率，每个FPGA连接对都应该考虑 TDM比率约束。一个FPGA连接对的边不能同等地按照时分复用比率得到解决方案。由于目标是优化线网组的最大时分比，因此可以根据线网组的位置和时分复用比率约束条件来确定各边的时分复用比率。此外，线网组的时分复用比与边数密切相关。因此，根据网络组的边数，逐个处理FPGA连接对，可以有效地处理TDM比率的分配，

综上所述，本实施例给出了一种权重比计算方法。对于每条边e_j，k，权重比计算方法如下：

ngmec_j，k＝{x|x＝max(ngec_j，1，…，ngec_j，β)}

其中，ng_j，m是ngl_j中第m个线网组，ngec_j，m是线网组ng_j，m的边的数量，ngmec_j，k是边e_j，k的最大的线网组边数，β是ngl_j中线网组的数量，pct_j，k即为权重比。基于该权重比，该边的TDM比例计算方法如下：

第一个步骤：预处理每个线网组，计算出为每条边分配TDM比例需要的每个线网组ng_j，m的边的数量ngec_j，m。

第二个步骤：按照公式

计算出使用了当前FPGA连接对的每条边e_j，k的权重比pct_j，k。

(3)布线器的第三个步骤(系统时延优化)：

在TDM比例分配阶段，每条边被分配了初始TDM比例。由于时延通过线网组的边数进行估计的，同时这种估计方法与实际情况不能达到完全一致，所以需要对TDM比例进一步优化。为了对所有网络组的最大时分复用比进行优化，布线器的第三个步骤引入了系统时延优化方法。该步骤的流程图如图5所示，该流程主要包含两个步骤，依次是TDM比例缩减步骤和边合法化步骤。该流程的两个步骤循环执行直到满足结束条件，布线器的第三个步骤就结束了，同时，整个布线器的流程也就结束了。

系统时延优化第一个步骤的流程，即TMD比例缩减步骤的流程；该流程包含三个步骤，第二个步骤到第三个步骤循环处理整个线网组集合，每次循环缩减当前线网组的TDM比例直到所有线网组处理完毕。

TDM比例缩减第一个步骤：所有线网按其线网组的最大TDM比率从大到小进行排序。

TDM比例缩减第二个步骤：减少每条边的TR。每条边的TR更新公式如下所示：

TDM比例缩减第三个步骤：更新线网组的TR

系统时延优化第二个步骤的流程，即边合法化步骤的流程，如图5所示。该流程用以保证TDM比例缩减流程的结果能满足TDM比例约束条件。不同于TDM比例缩减流程，该流程的处理过程主要是对每个FPGA连接对进行处理，而不是每个线网组。边合法化循环处理整个FPGA连接对集合，每次循环将当前FPGA连接对合法化直到所有FPGA连接对处理完毕。

判断如果FPGA连接对p_k满足TDM比率约束，则由新的TDM 比率etr_j，k替换p_k中边e_j，k之前的TDM比率。反之，如果p_k不能满足 TDM比率约束，则TDM比率增加的边e_j，k可以直接使用新的TDM 比率etr’_j，k。但TDM比率减少的边e_j，k，应通过以下等式合法化。

(4)并行方案：

为了进一步提高ALIFRouter的运行效率，将多线程并行化方法集成到ALIFRouter的各个阶段。在布线拓扑生成阶段，可以并行各线网的布线。但是，该流程的步骤S15应该被锁定，以避免不同网之间的资源冲突。在TDM比分配阶段，每个FPGA连接对的处理是完全独立的。因此，在这个阶段，并行可以大大提高程序的速度。在系统时延优化阶段，每个线网的TDM比例衰减步骤可以并行进行。但是，第三个步骤应该被锁定，以避免不同线网的资源冲突。合法化步骤可以像步骤S2分时复用比例分配阶段一样是完全并行的。

较佳的，本实施例设计了一种布线总体流程。该流程的输入数据为FPGA集合、FPGA连接对集合、线网集合和线网组集合，以布线方案作为输出数据。该流程主要包括三个子流程，依次是布线拓扑生成流程、TDM比率分配流程和系统延迟优化流程。

较佳的，本实施例在未分配TDM比率的情况下，首先通过布线拓扑生成流程，生成每个线网的布线拓扑结构，对多FPGA系统的可布线性问题进行优化。在获得布线拓扑后，TDM比率分配流程为每个线网的每条边分配TDM比率。

较佳的，本实施例系统时延优化流程包含两个子流程，依次是 TDM比例缩减流程和边合法化流程。该流程对TDM比例分配流程生成的初始TDM比例分配方案进行优化，尽可能地减少最大系统时延。

较佳的，本实施例设计了一种并行方案，通过并行方式，加快布线器的运行效率，减小布线器所需要的运行时间。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (6)

1.一种实用的逻辑验证架构级FPGA布线器的构建方法，其特征在于：包括以下步骤：

步骤S1：生成每个线网的布线拓扑：首先对线网进行布线拓扑，在TDM比例未分配前，对于每个线网，其所包含的FPGA在TDM比例未分配前被连接在一起或并行各线网的布线，用以线网的连通性；

步骤S2：进行TDM比例分配：根据每个线网组的时延情况的不同，为每个线网的每条边分配TDM比例或并行分配TDM比例；

步骤S3：对进行布线的多FPGA原型系统时延进行优化：通过迭代的方式，不断地将具有较大TDM比例的线网组进行并行化优化，当满足迭代终止的条件时，整个布线器的处理过程结束；

所述步骤S2具体包括以下步骤：

步骤S21：预处理每个线网组，即通过计数计算包括边e_j，k的线网组ng_j，m的边的数量ngec_j，m；

步骤S22：求当前FPGA连接对的每条边e_j，k的权重比pct_j，k，进而得到每个线网的每条边分配的TDM比例；

步骤S23：通过for循环遍历每一个线网判断是否处理完所有边，若是，则执行步骤S24，否则返回步骤S22；

步骤S24：计算当前边的TDM比例，并记录当前边的TDM比例；

步骤S25：通过for循环遍历每一个线网判断是否处理完所有边，若是则执行步骤S26，否则返回步骤S24；

步骤S26：通过for循环遍历每一个线网判断是否处理完所有连接对，若是则结束，否则返回步骤S22；

所述步骤S22的具体内容为：

对于每条边e_j，k，权重比计算方法如下：

ngmec_j，k＝max(ngec_j，1，…，ngec_j，β)；

其中，ng_j，m是ngl_j中第m个线网组，ngmec_j，k是边e_j，k的最大的线网组边数，β是ngl_j中线网组的数量，pct_j，k即为权重比；基于该权重比，该边的TDM比例etr_j，k计算方法如下：

所述步骤S3具体包括以下步骤：

步骤S31：对线网组排序：所有线网按其线网组的最大TDM比例从大到小进行排序；

步骤S32：更新线网组中边e_j，k的etr_j，k；

步骤S33：判断是否线网组中所有边都进行了步骤S32中的更新操作；若是则更新ngl_j，否则返回步骤S32；

步骤S34：判断是否所有线网组都进行了遍历操作；若是则执行步骤S35；否则返回步骤S32；

步骤S35：继续判断FPGA连接对p_k是否满足TDM比例约束，若是则更新etr_j，k，否则更新增加的etr_j，k，合法化减少的etr_j，k；

步骤S36：判断是否所有FPGA连接对都进行了更新etr_j，k操作，若是则结束，否则返回步骤S35。

2.根据权利要求1所述的一种实用的逻辑验证架构级FPGA布线器的构建方法，其特征在于：所述步骤S1具体包括以下步骤：

步骤S11：所有线网按照优先级进行排序；

步骤S12：根据由FPGA集合、FPGA连接对和线网组构成的数据集，基于其中的输入数据中的FPGA连接对集合和FPGA集合建立当前线网的布线图，标记出需要连接的FPGA，并标记出每个FPGA连接对的代价；

步骤S13：将已经建立的布线图，使用基于Dijkstra的斯坦纳树算法对当前线网进行布线，构造一棵斯坦纳树，将需要连接的FPGA连接；

步骤S14：将当前线网的布线拓扑保存记录；

步骤S15：更新布线图中边的代价；每个FPGA连接对的代价在第一次循环之前被初始化为1，被当前线网选中的用来连接FPGA的FPGA连接对的代价加1；

步骤S16：通过for循环遍历每一个线网判断是否所有线网都完成了连接，若是则结束布线，否则返回步骤S12。

3.根据权利要求2所述的一种实用的逻辑验证架构级FPGA布线器的构建方法，其特征在于：步骤S15中更新方式的具体内容为：更新每个FPGA对的代价，如果被当前线网选中，使用该FPGA对连接FPGA，其代价加1。

4.根据权利要求2所述的一种实用的逻辑验证架构级FPGA布线器的构建方法，其特征在于：所述步骤S11的具体内容为：

对每个线网进行布线之前，将所有线网根据两种指标进行排序；首先，根据线网的数量，将所有线网组按照从大到小的顺序排序；其次，将每个线网组中的所有线网根据FPGA的数量按照从大到小的顺序进行排序；最后，将所有线网根据已经排好的顺序提取。

5.根据权利要求4所述的一种实用的逻辑验证架构级FPGA布线器的构建方法，其特征在于：所述步骤S32的具体内容为：

减少每条边的TDM比例，每条边的TDM比例更新公式如下所示：

其中，etr’_j，k是etr_j，k新的TDM比例；staratio是ngmtr的优化目标，由用户定义；mng_j是具有最大TDM比例的ngl_j的线网组，优化目标具体为：Minimize：ngmtr＝max(ngtr₁，…，ngtr_a)。

6.根据权利要求4所述的一种实用的逻辑验证架构级FPGA布线器的构建方法，其特征在于：所述步骤S35的具体内容为：

计算当前FPGA连接对所有边的TDM比例倒数之和totalpct并判断totalpct是否小于等于1；若totalpct小于等于1，则该FPGA连接对满足TDM比例约束，然后跳过对当前FPGA连接对的处理；反之，则该FPGA连接对不满足TDM比例约束，需要进行后续的合法化处理，继续执行下面的步骤即TDM比例增加的边e_j，k直接使用新的TDM比例etr’_j，k；但TDM比例减少的边e_j，k，应通过以下等式合法化；

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