优选实施例的详细说明
图1显示了本发明的电视信号帧格式转换装置的方框图,如图所示,帧格式转换装置包括扫描格式转换电路100,扫描行转换电路200,水平扫描象素转换电路300及格式控制电路400。
扫描格式转换电路100在格式控制电路400的控制下(如果它是隔行扫描方式)将输入视频信号Vi的扫描格式转换成逐行扫描方式,并把转换的扫描格式视频信号输出到扫描行转换电路200。
扫描行转换电路200在格式控制电路400的控制下,把来自扫描格式转换电路100的视频信号的垂直扫描行数,转换成监视器的显示格式的行数,所以,扫描行转换电路200包括一个3∶4行转换器210,它在格式控制电路400控制下,把来自扫描格式转换电路100的视频信号的垂直扫描行数转换成1050(如果原来是787.5);一个4∶3行转换器220,它在格式控制电路400控制下,把来自扫描格式转换电路100的视频信号垂直扫描行数转换成787.5(如果原来是1050);一个2∶1行转换器230,它在格式控制电路400的控制下,把来自扫描格式转换电路100的视频信号垂直扫描行数转换成525(如果原来是1050),还包括一个3∶2行转换器240,它在格式控制电路400的控制下,把来自扫描格式转换电路100的视频信号垂直扫描行数转换成525(如果原来是787.5)。
水平象素转换电路300在格式控制电路400控制下,把来自扫描行转换电路200的输出视频信号的水平象素转换成监视器的显示格式。所以,水平象素转换电路300包括一个3∶4象素转换器310,它在格式控制电路400控制下,把来自扫描行转换电路200中的3∶4行转换器210的输出视频信号的水平象素数以3∶4的比率进行转换,一个4∶3象素转换器320,它在格式控制电路400控制下,把来自扫描行转换电路200中的4∶3行转换器220的输出视频信号的水平象素数以4∶3的比率进行转换;一个2∶1象素转换器330,它在格式控制电路400的控制下,把来自扫描行转换电路200中的2∶1行转换器230的输出视频信号的水平象素数以2∶1的比率进行转换,还包括一个3∶2象素转换器340,它在格式控制电路400的控制下,把来自扫描行转换电路200中的3∶2行转换器240的输出视频信号的水平象素数以3∶2的比率进行转换。
格式控制电路400用来控制扫描格式转换电路100,扫描行转换电路200中的3∶4行转换器210,4∶3行转换器220,2∶1行转换器230及3∶2行转换器240和水平象素转换电路300中的3∶4象素转换器3104∶3象素转换器320,2∶1象素转换器330及3∶2象素转换器340,以将输入视频信号Vi的帧格式转换成监视器的显示格式。格式控制电路400根据输入视频信号Vi显示的帧格式控制信号(从广布台发射的)和监视器的显示格式自动地控制输入视频信号Vi的帧格式转换。另外,根据需要,用户可以直接控制帧格式转换。
根据本发明所述结构的帧格式转换装置的工作将在下文详述。
首先,扫描格式转换电路100,在扫描行转换电路200中的3∶4行转换器210、4∶3行转换器220、2∶1行转换器230和3∶2行转换器240以及在水平象素转换电路300中的3∶4象素转换器310、4∶3象素转换器320、2∶1象素转换器330和3∶2象素转换器340可以根据输入视频信号Vi的帧格式和监视器的显示格式,由格式控制电路400选择启动。然后使设备工作,将输入视频信号Vi的帧格式转换成监视器的显示格式,并将该经转换的帧格式视频信号输出到监视器上。
换句话说,在输入视频信号Vi的帧格式是787.5垂直扫描行的逐行扫描方式,监视器的显示格式是1050垂直扫描行的逐行扫描方式的情况下,通过格式控制电路400能使3∶4行转换器210和3∶4象素转换器310将输入视频信号Vi的垂直扫描行数和水平象素数转换成监视器的显示格式,并将经转换的帧格式视频信号输出到监视器。
输入视频信号Vi的帧格式是1050垂直扫描行逐行扫描方式,监视器的显示格式是787.5垂直扫描行的逐行扫描方式的情况下,通过格式控制电路400能使4∶3行转换器220和4∶3象素转换器320,将输入视频信号Vi的垂直扫描行数和水平象素数转换成监视器的显示格式,并将经转换的帧格式视频信号输出到监视器。
在输入视频信号Vi的帧格式是1050垂直扫描行的逐行扫描方式,监视器的显示格式是525垂直扫描行逐行扫描方式的情况下,通过格式控制电路400能使2∶1行转换器230和2∶1象素转换器330,将输入视频信号Vi的垂直扫描行数和水平象素数转换成监视器的显示格式,并将经转换的帧格式视频信号输出到监视器。
在输入视频信号Vi的帧格式是787.5垂直扫描行的逐行扫描方式,监视器的显示格式是525垂直扫描行逐行扫描方式的情况下,式,监视器的显示格式是525垂直扫描行逐行扫描方式的情况下,通过格式控制电路400能使3∶2行转换器240和3∶2象素转换器340,将输入视频信号Vi的垂直扫描行数和水平象素数转换成监视器的显示格式,并将经转换的帧格式视频信号输出到监视器。
在输入视频信号Vi的帧格式是1050垂直扫描行的隔行扫描方式,监视器的显示格式是787.5垂直扫描行的逐行扫描方式的情况下,通过格式控制电路400能使扫描格式转换电路100,4∶3行转换器220和4∶3象素转换器320,将输入视频信号Vi的扫描格式,垂直扫描行数和水平象素数转换成监视器的显示格式,并将经转换的帧格式视频信号输出到监视器。
在输入视频信号Vi的帧格式是1050垂直扫描行的隔行扫描方式,监视器的显示格式是525.5垂直扫描行的逐行扫描方式的情况下,通过格式控制电路400能使扫描格式转换电路100,2∶1行转换器230和2∶1象素转换器330将输入视频信号Vi的扫描方式,垂直扫描行数和水平象素数转换成监视器的显示格式,并将经转换的帧格式视频信号输出到监视器上。
图2显示了根据本发明图1中扫描格式转换电路100的第一种实施例的详细框图。如图所示,扫描格式转换电路100包括行平均计算电路101,它用来延迟输入视频信号Vi及计算输入视频信号Vi的上下行在同一位置上的象素平均值;包括一个为暂时存储来自行平均计算电路101的延迟了的视频信号的先进先出(F工FO)存储器102;包括一个为暂时存储来自行平均计算电路101的已计算的平均数的先进先出存储器103,还包括一个为从先进先出存储器102和103交替地选择输出信号的多路器104。用这种结构,通过把输入视频信号Vi的上下行的相同位置上的象素平均值插入到输入视频信号,扫描格式转换电路100,把隔行扫描格式转换成逐行扫描格式。
行平均计算电路101包括一个行存储器105,它用来存储和延迟以行为单元的输入视频信号Vi,并将延迟的视频信号输出到先进先出存储器102;一个加法器106,它用来将来自行存储器105的经延迟的视频信号和输入视频信号Vi相加,和一个除法器107,它将来自加法器106的输出信号除以2,并将除后信号输出到先进先出存储器103。
根据前述本发明的扫描格式转换电路100的第一个实施例的工作,参考图3A到3F将在下文详述,图3A到3F为图2部件上的信号波形图。
首先,图3C所示的输入视频信号Vi经行存储器105以行为单位被存储和延迟,然后送到先进先出存储器102,根据图3A所示的输入行时钟实现读操作,控制视频信号的输入时序。经行存储器105延迟的视频信号还供给加法器106,加法器亦直接接收输入视频信号Vi。然后,加法器106通过把行存储器105的经过延迟的视频信号和输入视频信号Vi相加,把输入视频信号Vi的上行和下行的相同位置象素加到一起,从加法器106输出信号经除法器107除以2然后到先进先出存储器103,由图3A所示的输入行时钟反相(图3B)时钟之一实现读操作。而显示在图3D和3E中的先进先出存储器102和103的输出信号由多路开关选择器104交替选择,然后如图3F所示输出。
换句话说,相邻的偶数行间的奇数行或相邻的奇数行之间的偶数行可用相邻行的平均值插入,即每一输入行可用上下行的平均值插入。在这种状态下,输入视频信号的扫描格式从隔行扫描方式转换成逐行扫描方式。
参考图4,显示了本发明图1中扫描格式转换电路100的第二个实施例的详细框图。如图所示,扫描格式转换电路100包括行平均计算电路110,帧平均计算电路120,运动检测电路130及输出信号选择电路140。
帧平均计算电路120用来计算同一位置的输入视频信号Vi的前一帧和后一帧象素的平均值。帧平均计算电路120包括用于存储以场为单位的输入视频信号Vi的现场存储器121,用于存储以场为单位的来自现场存储器121的输出信号的现场存储器122,用于将输入视频信号Vi和现场存储器122的输出信号相加的加法器123,及用于将加法器123输出信号除以2的除法器124。
行平均计算电路110用来计算同一位置的输入视频信号Vi的上行和下一行象素的平均值。行平均计算电路110包括:行存储器111,它用来存储和延迟来自以行为单位的帧平均计算电路120中的现场存储器121的输出信号;用于将现场存储器121的输出信号和行存储器111的输出信号相加的加法器112,及用于将加法器112的输出信号除以2的除法器113。
运动检测电路130根据帧平均计算电路120和行平均计算电路110的输出信号检测输入视频信号Vi的变化。所以,运动检测电路130包括用于计算帧平均计算电路120中现场存储器121的输出信号和行平均计算电路110中行存储器111的输出信号之间差值的减法器131;用于计算帧平均计算电路120中除法器124的输出信号和行平均计算电路110中除法器113的输出信号之间差值的减法器133,用预定阈值T1同减法器131输出信号进行比较的比较器132,用预设阈值T2同减法器133输出信号进行比较的比较器134,还包括将比较器132和134的输出信号相与的与门135。
输出信号选择电路140在运动检测电路130的控制下,选择帧平均计算电路120和行平均计算电路110的输出信号之一,并交替地输出被选择的信号和输入视频信号Vi。所以,输出信号选择电路140包括一个多路开关选择器141,它在运动检测电路130中的与门135控制下,选择帧平均计算电路120中除法器124的输出信号和行平均计算电路110中除法器113的输出信号之一;一个为暂时存储多路开关转换器141的输出信号的先进先出存储器142;一个为暂时存储行平均计算电路110中行存储器111的输出信号的先进先出存储器143,还包括选择先进先出存储器142和143中一个输出信号的多路开关选择器144。根据这种结构,具有较多运动的输入视频信号Vi的部分,如图3F所示,用相邻上行和下行的平均值插值,而输入视频信号Vi具有较少运动的部分,如静止部分,用一个时间轴相同位置前帧和后帧的象素平均值或相同位置前帧象素值插入,结果可使模糊效应消除。
根据本发明所述结构的扫描格式转换电路100的第二种实施例的工作参考图5将在下文详述。图5是本发明在图4中扫描格式转换电路100的工作流程图。
首先,在帧平均计算电路120中,输入视频信号Vi以场为单位,顺序存储于现场存储器121和122,然后给加法器123,加法器123亦直接接受输入视频信号Vi。加法器123把输入视频信号Vi和现场存储器122的输出信号相加,而除法器124,将加法器123输出信号除以2,得到输入视频信号的前一帧和后一帧的相同位置上的象素的平均值(|A+B|/2)。现场存储器121的输出信号亦供给行平均计算电路110。
在行平均计算电路110中,现场存储器121的输出信号以行为单位存于行存储器111中,然后供给加法器112,加法器亦直接接收现场存储器121的输出信号,加法器112将场存储器121输出信号和行存储器111的输出信号相加,而除法器113,将加法器112的输出信号除以2,得到输入视频信号的上一行和下一行的相同位置的象素的平均值(|C+D|)/2)。
然后,运动检测电路130中,在150步上由减法器133计算帧平均计算电路120中除法器124的平均值(|A+B|/2)和行平均计算电路110中除法器113的平均值(|C+D|/2)之间差值X2,即=|(A+B/2-(C+D)/2|。
另外,在150步上,减法器131计算帧平均计算电路120中现场存储器121的输出信号和行平均计算电路110中行存储器111的输出信号之间差X1,即输入视频信号相邻的上一行和下一行的相同位置象素之间差值,即X1=|C-D|。
在160步上,比较器132和134把由减法器131和133计算出的差值X1和X2分别与预置阈值T1和T2比较,然后,把比较器132和134比较的结果供给与门135。在160步上要区别减法器131输出差值X1是否小于预定阈值T1,同时在步160中要鉴别减法器133的输出差值X2是否小于预定阈值T2。
如果在160步中鉴别出减法器131输出差值X1小于预定阈值T1,减法器133输出差值X2小于预定阈值T2,当前视频部分认为是静止的,结果在180步上用前一帧和后一帧的相同位置上象素的平均值(|A+B|/2)或前一帧的相同位置上象素A插值到当前视频部分。
如果在160步中鉴别出减法器131的输出差值X1不小于预定阈值T1或减法器133的输出差值X2不小于预定阈值T2,当前视频部分认为是运动的,结果,当前视频部分在170步中用上一行和下一行的相同位置的象素平均值(|C+D|/2)插入到当前视频部分。
然后,在输出信号选择电路140中,多路开关选择器141根据运动检测电路130中与门135输出信号工作,以选择除法器124的输出信号即前一帧和后一帧的相同位置象素的平均值(|A+B|/2)和除法器113的输出信号即上一行和下一行的相同位置象素的平均值(|C+D|/2)中之一。多路开关选择器141的输出信号暂时存于先进先出存储器142,行存储器111的输出信号暂时存于先进先出存储器142和143。而多路开关选择器144从先进先出存储器142和143中交替选择输出信号,用这种方式,输入视频信号的扫描格式从隔行扫描方式转换成逐行扫描方式。
参考图6,显示了根据本发明图1中3∶4行转换器210的第一种实施例的详细框图。如图所示,3∶4行转换器210包括一个滤波器电路211,一个信号输出电路212和一个输出控制器213。
滤波器电路211对来自扫描格式转换电路100的视频信号延迟和滤波。所以,滤波器电路211包括行存储器2111,它用来存储和延迟来自扫描格式转换电路100以行为单位的视频信号,并将延迟的视频信号输出到信号输出电路212;加法器2112,它把来自扫描格式转换电路100的视频信号同行存储器2111的输出信号相加;除法器2113,它把加法器2112输出信号除以2,得到来自扫描格式转换电路100的视频信号相邻行的相同位置象素的平均值,并将被除后信号输出到输出电路212。
信号输出电路212从滤波器电路211的很多输出信号中选择一个,并将所选择输出信号送到3∶4象素转换器310。所以,信号输出电路212包括为暂时存储滤波器电路211中行存储器2111的输出信号的先进先出存储器2121;为暂时存储滤波器电路211中除法器2113的输出信号的先进先出存储器2122,还包括一多路开关选择器2123,以选择先进先出存储器2121和2122的输出信号之一。
输出控制器213根据为控制视频信号的输入输出时序的输入输出行时钟,去控制信号输出电路212,所以,输出控制器212包括以2位为单位对输出行时钟计数的行计数器2131;包括以2位为单位对输入行时钟计数的行计数器2132,包括把来自行计数器2131的两个输出位相或的或门2133,并将或信号输出到先进先出存储器2122及信号输出电路212中的多路开关选择器2l23上,包括将来自行计数器2132的两个输出位赴进行或非操作的或非门2134,并将或非信号输出到信号输出电路212中先进先出存储器2121,还包括将或门2133输出信号进行反相的非门2135,并将反相后信号输出到信号输出电路212中的先进先出存储器2121。
根据本发明所述结构3∶4行转换器210的第一实施例的工作,参考图7A到7E将在下文详述,图7A到7E为图6中部件上信号波形图。
首先,在滤波器电路211中,来自扫描格式转换电路100的视频信号以行为单位被行存储器2111存储和延迟,然后给加法器2112,加法器亦直接接收来自扫描格式难转换电路100的视频信号,加法器2112把来自扫描格式转换电路100的视频信号同行存储器2111的输出信号相加。而除法器2113,通过将加法器2112输出信号除以2,得到来自扫描格式转换电路100的视频信号的相邻行相同位置上的象素平均值。行存储2111和除法器2113的输出信号分别存在信号输出电路212中的先进先出存储器2121和2122。
在输出控制器213中,显示于图7A的输出行时钟以2位为单位被计数器2131计数。行计数器2131的二个输出位在或门2133上相或,输出或信号如图7E所示。根据或门2133的输出信号,在信号输出电路212中先进先出存储器2122的读操作和多路开关选择器2123的操作受到控制。亦就是或门2133的输出信号经非门2135反相,如图7D所示,然后供给信号输出电路212中先进先出存储器2121,以便控制读操作。另一方面,显示于图7B的输入行时钟以2为单位被行计数器2132计数。行计数器2132的2个输出位在或非门2134上或非,输出如图7C所示的或非信号到信号输出电路212中的先进先出存储器2121控制其写操作。
从或非门2134输出的信号,或非门2134,非门2135和或门2133的输出信号,如图7C、7D和7E所示,用于控制先进先出存储器2121、2122和多路开关选择器2123,因此使垂直扫描行数从787.5转成1050。亦就是,根据图7C所示非门输出信号,来自行存储器2111的视频信号连续3行中第一行被写入先进先出存储器2121。同时,根据图7D和7E所示非门2135,或门213 3的输出信号,存储在先进先出存储器2121内的第一行及存储在先进先出存储器2122内的象素平均值根据输出时序交替地读。
接着,根据如图7E所示或门2133输出信号,从多路开关选择器2123输出信号,这信号有4行组成,第一行来自先进先出存储器2121,和来自先进先出存储器2122的连续三行象素平均值,因此,垂直扫描行数从787.5转成1050。
换言之,从多路开关2123顺序输出第一输入行,第一和第二输入行的相同位置象素平均值,第二和第三输入行的相同位置象素平均值和第三和第四输入行的相同位置象素平均值。
图8显示了根据本发明图1中3∶4象素转换器310的第一实施例的详细框图。如图所示,3∶4象素转换器310包括将来自3∶4行转换器210的视频信号进行延迟和滤波的滤波电路311;将来自滤波器电路311的滤波的视频信号进行1∶3多路分配的1∶3多路分配器,及将来自滤波电路311的延迟的视频信号和来自1∶3多路分配器312的输出信号进行4∶1多路转换的4∶1多路开关选择器。
滤波电路311包括锁存器3111,它用来以象素为单位存储和延迟3∶4行转换器210的视频信号,并输出延迟了的视频信号到4∶1多路开关选择器313;包括一个将3∶4行转换器210的视频信号和锁存器3111输出信号相加的加法器3112,还包括除法器3113,它将加法器3112的输出信号除以2以得到来自3∶4行转换器210的视频信号的相邻象素的平均值并将除完的信号输出到1∶3多路分配器312。
在工作中,来自3∶4行转换器210的视频信号以象素为单位被锁存器3111存储和延迟,然后提供给加法器3112,加法器亦可以直接接收3∶4行转换器210的视频信号。加法器3112把来自3∶4行转换器210的视频信号同锁存器3111的输出信号相加,而除法器3113将加法器3112的输出信号除以2得到来自3∶4行转换器210视频信号相邻象素亦就是左右象素的平均值。来自除法器3113的象素平均值经1∶3多路分配器312完成1∶3多路分配,然后提供给4∶1多路开关选择器313,这样多路开关选择器313接收了锁存器3111的输出信号。而4∶1多路开关选择器313交替选择来自锁存器3111及1∶3多路分配器312的3个输出信号。结果,每行的象素数以3∶4比例完成转换。
亦就是从4∶1多路开关选择器313顺序地输出第一个输入象素,第一和第二输入象素平均值,第二和第三输入象素的平均值,及第三和第四输入象素的平均值。
图9显示了根据本发明的图1中3∶4行转换器210的第二种实施例的详细框图。如图所示,3∶4行转换器210包括系数产生电路216,滤波器电路214及信号输出电路215。
系数产生电路216根据控制视频信号输入时序的输入行时钟及同步信号产生两个滤波系数K1、K2。所以,系数产生电路216包括一个根据同步信号,以2位为单位对输入行时钟进行计数的行计数器2161;包括多路开关选择器2162,它根据行计数器2161的2个输出位S1及S2选择3个输入系数A1、 B1和C1中之一,并将所选择的输入系数作为滤波系数K1输出到滤波电路214,还包括多路开关选择器2163,它根据行计数器2161的两个输出位S1和S2选择3个输入系数D1、E1和F1中之一,并将所选择的输入系数作为滤波系数K2输出到滤波电路214。
滤波电路214根据系数产生电路216的滤波系数K1及K2,考虑到与输出行对应的输入行相关位置,用平均加权将来自扫描格式转换电路100的视频信号滤波。所以,滤波电路214包括为了以行为单位存储和延迟来自扫描格式转换电路100的视频信号的行存储器2141;包括一个将系数产生电路216中多路开关选择器2162的滤波系数K1乘行存储器2141的输出信号的乘法器2142;包括一个将系数发生电路216中多路开关选择器2163的滤波系数K2乘扫描格式转换电路100的视频信号的乘法器2144,还包括将乘法器2142和2144的输出信号相加的加法器2143,相加后信号输出到信号输出电路215。
信号输出电路215用来选择输出滤波电路214的很多输出信号,所以信号输出电路215包括暂时存储滤波电路214中行存储器2141的输出信号的先进先出存储器2151;包括暂时存储滤波电路214中加法器2143的输出信号的先进先出存储器2152;包括选择先进先出存储器2151和2152的输出信号之一的多路开关选择器2153,还包括根据输入行时钟控制先进先出存储器2151、2151及多路开关选择器2153的输出控制器2154。
根据本发明所用上述结构的3∶4行转换器210的第二个实施例的工作将在下文详述。
首先,在系数产生电路216中,根据同步信号由行计数器2161,以2位为单位,对控制视频信号的输入时序的输入行时钟进行计数,行计数器2161的两个输出位S1和S2提供给多路开关选择器2162,因而使多路开关选择器2162选择输入系数A1、B1及C1中之一将所选择的系数作为滤波系数K1送到滤波电路214中的乘法器2142,来自行计数器2161的2个输出位S1、S2用于多路开关选择器2163,使多路开关选择器2163选择输入系数D1、E1和F1中之一,并将所选择的系数作为滤波系数K2送到滤波电路214中的乘法器2144。
令人注意的是来自多路开关选择器2162及2163的滤波系数K1及K2之和通常为1。即在3个行周期上滤波系数K1依次为0.25、0.5及0.75而滤波系数K2依次为0.75、0.5及0.25,结果在以3行为单位中插入第一个输入行,所以,每输入三个输入行时钟,即在3行输入以后,第4行输入之前,行计数器2161复位,因此,允许多路开关选择器2162和2163顺序以3行为单位输入系数A1,B1,C1和D1,E1,F1。
在滤波电路214中,通过乘法器2144将来自多路开关选择器2163的滤波系数K2乘以来自扫描格式转换电路100的视频信号。然后,供给加法器2143。亦就是来自扫描格式转换电路100的视频信号经行存储器2141,以行为单位被存储和延迟,并经乘法器2142同来自多路开关选择器2162的滤波系数K1相乘,然后供给加法器2143。
加法器2143将来自多路开关选择器2142和2144的输出信号相加,考虑到输出行对应于输入行的相对位置,得到加权平均,而在信号输出电路215中,在输出控制器2154控制下将来自行存储器2141的输出信号暂存于先进先出存储器2151,将来自加法器2143的输出信号暂存于先进先出存储器2152中,结果,多路开关选择器2153在输出控制器2154的控制下工作,顺序地输出来自先进先出存储器2151第一输入行,来自先进先出存储器2152的第一和第二输入行的加权平均值,来自先进先出存储器2152的第2和第3输入行的加权平均值和来自先进先出存储器2152的第3和第一输入行的加权平均值。
图10显示了图9中输出控制器2154的详细框图。如图所示的输出控制器2154包括一个以2位为单位对输入行时钟进行计数的2位计数器2155,还包括一个将来自2位计数器2155的2个输出位相或的或门2156。
在工作时,2位计数器2155以2位为单位对输入行时钟计数,或门2156把来自2位计数器2155的两位输出信号相或,然后给先进先出存储器2151及2152,和多路开关选择器2153去控制它们。
图11显示了本发明图1中3∶4行转换器210的第三个实施例的详细框图。如图所示,3∶4的行转换器210包括行存储器217,加权平均计算电路218,行计数器219及信号输出电路215′。
行存储器217用于以行为单位存储和延迟来自扫描格式转换电路100的视频信号。
加权平均计算电路218根据来自扫描格式转换电路100的视频信号和行存储器217的输出信号,考虑到输出行对输入行相关位置来计算加权平均值。加权平均计算电路218包括将扫描格式转换电路100的视频信号除以4的4-除法器2181;将扫描格式转换电路100的视频信号除以2的2-除法器2182;将4-除法器2181和2-除法器2182的输出信号相加的加法器2183;在行计数器219控制下,选择4-除法器2181,2-除法器2182及加法器2183的输出信号中一个信号的多路开关选择器2184;将行存储器217输出信号除以4的4-除法器2185;将行存储器217输出信号除以2的2-除法器2186,将4-除法器2185和2-除法器2186的输出信号相加的加法器2187;在行计数器219的控制下,选择4-除法器2185、2-除法器2186及加法器2187的输出信号中一个信号的多路开关选择器2188,还包括加法器2l89,它将来自多路开关选择器2184及2188的输出信号相加并将相加的信号输出到信号输出电路215′。
行计数器219根据同步信号为控制视频信号的输入时序,以2位为单位对输入行时钟计数,并根据计数结果控制加权平均计算电路218中的多路开关选择器2184和2188。行计数器219在输入3个输入行时钟时复位。
信号输出电路215′同图9中信号输出电路215具有相同结构和效果,即信号输出电路215′用来选择输出来自行存储器217的输出信号及来自加权平均计算电路218的输出信号。信号输出电路215′包括为暂时存储来自行存储器217的输出信号的先进先出存储器2151′;为暂时存储加权平均计算电路218中加法器2189的输出信号的先进先出存储器2152′;为选择先进先出存储器2151′及2152′的输出信号中一个信号的多路开关选择器2153′,还包括根据输入行时钟控制先进先出存储器2151′、2152′及多路开关选择器2153′的输出控制器2154′,亦就是输出控制器2154′同图10中输出控制器2154具有相同结构和作用。其详细情况在此省略。
本发明具有上述结构的3∶4行转换器210的第三个实施例的工作将在下文参照图12A到12F详述,图12A到12F是来自图11中部件上的信号波形图。
首先,在加权平均计算电路218中,来自扫描格式转换电路100的视频信号(如图12B所示)经4-除法器21811除以4,经2-除法器2182除以2,来自4-除法器2181及2-除法器2182的输出信号在加法器2183中相加,然后提供给多路开关选择器2184。
亦就是,来自扫描格式转换电路100的视频信号(如图12B所示)被行存储器217以行为单位存储和延迟并提供给加权平均计算电路218。在加权平均计算电路218中,来自行存储器217的输出信号通过4-除法器2185除以4,通过2-除法器2186除以2,4-除法器2185和2-除法器2186的输出信号经加法器2187相加,然后提供给多路开关选择器2188。
在行计数器219的控制下,多路开关选择器2184和2188顺序选择来自4-除法器2181及加法器2187的输出信号,2-除法器2182和2-除法器2186的输出信号和加法器2183及4-除法器2185的输出信号,并输出到加法器2189,如图12F和图12E所示。即,4-除法器2181的输出信号同扫描格式转换电路100的视频信号乘以滤波系数0.5得到结果相同;加法器2183的输出信号同扫描格式转换电路100的视频信号乘以滤波系数0.75得到的结果相同;2-除法器2182的输出信号同扫描格式转换电路100的视频信号乘以0.5得到的结果相同;4-除法器2185的输出信号同行存储器217的视频信号的下一行乘以滤波系数0.25得到的结果相同;2-除法器2186的输出信号同行存储器217的视频信号的下一行乘以滤波系数0.5得到的结果相同;加法器2187的输出信号与行存储器217的视频信号的下一行乘以滤波系数0.75得到结果相同。
因此,考虑到输出行对于输入行的相对位置,加权均值是如此获得的:使滤波系数的和为1的信号被多路开关选择器2184和2188选中,并在引计数器219的控制下,由加法器2189相加。
另一方面,显示于图12A的输入行时钟,根据同步信号由行计数器219以2位为单位计数。行计数器219的两个输出位(显示于图12C和12D中)提供给加权平均计算电路218中多路开关选择器2184及2188,因此,由多路开关选择器2184及2188选择输出信号,这些输出信号来自加权平均计算电路218中4-除法器2181及2185,2-除法器2182及2186和加法器2183及2187,使滤波系数之和为“1”。换言之,在示于图12C和12D的行计数器的二个输出位的控制下,多路开关选择器2184交替地选择来自4-除法器2181,2-除法器2182和加法器2183的输出信号(以3行为一周期),多路开关选择器2188交替地选择来自4-除法器2185,2-除法器2186和加法器2187的输出信号(以3行为周期)。
结果,多路开关选择器2153′在输出控制器2154′的控制下工作,并顺序输出先进先出存储器2151′的第一输入行,先进先出存储器2152′的第一和第二输入行的加权平均值,先进先出存储器2152′的第二和第三输入行的加权平均值及先进先出存储器2152′的第三和第一行输入的加权平均值。
图13显示了根据本发明的图1中3∶4象素转换器310的第二个实施例的详细框图。如图所示,3∶4象素转换器310包括系数产生电路316,滤波电路314和信号输出电路315。
系数产生电路316根据控制视频信号输入时序的输入采样时钟及同步信号,形成二个滤波系数K3、K4。所以,系数产生电路316包括一个2位计数器3161,它根据同步信号以2位为单位对输入采样时钟进行计数;一个多路开关选择器3162,它根据来自2位计数器3161的两个输出位S3和S4选择3个输入系数A2、B2和C2中一个系数,并将所选择的输入系数作为滤波系数K3输出到滤波电路314;还包括多路开关选择器3163,它根据来自2位计数器3161的两个输出位S3和S4选择3个输入系数D2、 E2和F2中一个系数,并将所选择的输入系数作为滤波系数K4输出到滤波电路314。
滤波电路314根据来自系数产生电路316的滤波系数K3、K4,考虑到输出象素对于输入象素相应位置,用加权平均将来自3∶4行转换器210的视频信号滤波。所以,滤波电路314包括锁存器3141,它以象素为单位,将来自3∶4行转换器210的视频信号进行存储及延迟;乘法器3142,它将来自锁存器3141的输出信号乘以来自系数产生电路316中多路开关选择器3162的滤波系数K3;乘法器3144,它将来自3∶4行转换器210的视频信号乘以来自系数产生电路316中多路开关选择器3163的滤波系数K4,还包括加法器3143,它将乘法器3142和3144的输出信号相加,并将相加后信号输出到信号输出电路315。
信号输出电路315用来选择滤波电路314很多输出信号中一个。所以,信号输出电路315包括锁存器3151,它用来将滤波电路314中锁存器3141的输出信号进行暂时存储和延迟;1∶3多路分配器3152,它将来自滤波电路314中加法器3143的输出信号进行1∶3多路分配;锁存器3153,它对来自锁存器3151的输出信号进行暂存和延迟;锁存器3154,它对来自1∶3多路分配器3152的第一个输出信号进行暂存和延迟;锁存器3155,它对来自1∶3多路分配器3152的第二个输出信号进行暂存和延迟;锁存器3156,它对锁存器3154的输出信号进行暂存和延迟,还包括4∶1多路开关选择器3157,用来选择输出来自锁存器3153、3155、3156的输出信号及来自1∶3多路分配器3152的第三个输出信号。
根据本发明用前面陈述的结构的3∶4象素转换器310的第二种实施例的I作将在下文详述,参考图14A到14H,这些图是图13中部件上信号的波形图。
首先,2位计数器3161根据同步信号,以2位为单位,对控制着视频信号输入时序的输入采样时钟(如图14A所示)进行计数。来自2位计数器3161的2个输出位S3、S4提供给多路开关选择器3162,使多路开关选择器3162选择输入系数A2、B2及C2中一个,并将所选系数作为滤波系数K3输出到滤波电路314中的乘法器3142。来自2位计数器3161的二个输出位S3和S4亦提供给多路开关选择器3163,因此,使多路开关3163选择输入系数D2、E2和F2中的一个,并将所选的系数作为滤波系数K4输出到滤波电路314中的乘法器3144。
显然,来自多路开关转换器3162及3163的滤波系数K3和K4之和总是为“1”。即在3个象素的一个周期上,滤波系数K3顺序地成为0.25、0.5和0.75,而滤波系数K4顺序地成为0.75、0.5和0.25,结果以3个象素为单位插入第一个输入象素。所以,每输入3个输入采样钟,在第四个象素输入之前第三个象素输入之后,2位计数器3161复位,因此允许多路开关选择器3162、3163顺序地以3个象素为单位选择输入系数A2、 B2、C2和D2、E2、F2。
在滤波电路314中,来自3∶4行转换器210的视频信号,经乘法器3144被来自多路开关选择器3163的滤波系数K4所乘,然后供给加法器3143。亦就是来自3∶4行转换器210的视频信号被锁存器3141以象素为单位存储和延迟,经乘法器3142与来自多路开关选择器3162的滤波系系数K3相乘,然后供给加法器3143。
加法器3143将来自乘法器3142和3144的输出信号相加,考虑到输出象素对应于输入象素的相应位置,得到加权平均值,然后在信号输出电路315中来自加法器3143的输出信号经1∶3多路分配器3152完成1∶3多路分配。来自1∶3多路分配器3152的3个输出信号的第3个,如图14F所示可直接提供给4∶1多路开关选择器3157。
根据如图14B所示的时钟,其频率是如图14H所示输出采样时钟的一半,为控制视频信号的输出时序,在滤波电路314中的锁存器3141的输出信号暂存在锁存器3151及3153,然后如图14C的格式提供给4∶1多路开关选择器3157。来自1∶3多路分配器3152的第2个输出信号暂存于锁存器3155,以如图14D所示的形式提供给4∶1多路开关选择器3157。亦就是来自1∶3多路分配器3152的第一个输出信号暂存于锁存器3154及3156然后如图14E所示形式提供给4∶1多路开关选择器3157。
结果,4∶1多路开关选择器3157顺序输出如图14F所示的,1∶3多路分配器3152的第3个和第1个输入象素的加权平均。如图14C所示锁存器3153的第一个输入象素。如图14D所示锁存器3155的第一和第二输入象素的加权平均以及如图14E所示锁存器3156的第2个和第3个输入象素的加权平均。
图15显示了根据本发明在图1中4∶3行转换器220的第一个实施例的详细框图。如图所示,4∶3行转换器220包括滤波电路221,信号输出电路222及输出控制器223。
滤波电路221用于对扫描格式转换电路100的视频信号延迟和滤波。所以滤波电路221包括行存储器2211,它以行为单位对来自扫描格式转换电路100的视频信号进行存储和延迟,并将延迟的视频信号输出到信号输出电路222;加法器2212,它把来自行存储器2211的输出信号加上来自扫描格式转换电路100的视频信号,还包括除法器2213,它将来自加法器2212的输出信号除以2,得到来自扫描格式转换电路100的视频信号邻近行的相同位置象素平均值,并将除以后信号输出到信号输出电路222。
信号输出电路222用来选择输出来自滤波电路221很多输出信号。所以,信号输出电路222包括先进先出存储器2221,它用来对滤波电路221中行存储器2211的输出信号进行暂存;先进先出存储器2222,它用来对滤波电路221中除法器2213的输出信号进行暂存,还包括多路开关2223,它用来对先进先出存储器2221、2222的输出信号进行选择性地输出。
输出控制器223根据对视频信号的输入输出时序进行控制的输入输出行时钟去控制信号输出电路222。所以,输出控制器223包括为以2位为单位对输入行时钟进行计数的行计数器2231;以2位为单位对输出行时钟进行计数的行计数器2232;包括对来自行计数器2231的第一个输出位S5进行反相的非门2233;包括或非门2235,它对来自非门2233的输出信号,及来自行计数器2231的第二个输出位S6进行或非,并将或非信号输出到信号输出电路222中先进先出存储器2222,以控制写操作;包括锁存器2238,它用来暂存行计数器2231的第2个输出位S6,以控制信号输出电路222中先进先出存储器2221的写操作;包括非门2234,它对行计数器2232的第一个输出位S7进行反相;包括或门2236,它对来自非门2234的输出信号及来自行计数器2232的第2个输出位S8进行或,并将或后的信号输出到先进先出存储器2221以控制读操作,还包括非门2237,它将来自或门2236输出信号进行反相,并将反相信号输出到先进先出存储器2222以控制读操作。
根据本发明用上述结构的4∶3行转换器220的第一个实施例的作用参考图16A到16F将在下文详述,图16A到16F为图15中部件信号波形图。
首先,在滤波电路221中,来自扫描格式转换电路100的视频信号经行存储器2211以行为单位被存储和延迟,再提供给加法器2212,加法器亦直接接收来自扫描格式转换电路100的视频信号。加法器2212将行存储器2211的输出信号及扫描格式转换电路100的视频信号相加。除法器2213将来自加法器2212的输出信号除以2,得到同扫描格式转换电路100的视频信号的邻近行的相同位置象素的平均值。从行存储器2211及除法器2213的输出信号分别暂存于信号输出电路222中先进先出存储器2221和2222。
在输出控制器223中,显示于图16B的输入时钟经行计数器2231以2为单位被计数。行计数器2231的第一个输出位S5经非门2233反相,然后经或非门2235同行计数器2231的第2个输出位S6一起或非。如图16C所示的或非门2235的输出信号供给信号输出电路222中先进先出存储器2222,以控制写操作。
同样,来自行计数器2231的第二个输出位S6暂存于锁存器2238中,然后以图16D所示的格式提供给信号输出电路222中的先进先出存储器2221,由此控制写操作。
另一方面,图16A所示的输出行时钟经行计数器2232以2为单位被计数。行计数器2232的第一个输出位S7被非门2234反相,然后经或门2236同来自行计数器2232的第二个输出位S8相或,如图16E所示的或门2236的输出信号提供给信号输出电路222中的先进先出存储器2221,由此控制读操作。
另外,来自或门2236的输出信号经非门2237反相然后以图16F所示格式提供给信号输出电路222中先进先出存储器2222,由此而控制读操作。如图16F所示非门2237的输出信号还提供给信号输出电路222中多路开关选择器2223以控制它。
因此,根据图16D所示的锁存器2238的输出信号,将行存储器2211的视频信号的连续4行中的第一及第4行写入到先进先出存储器2221。同时,根据图16C所示的或非门2235的输出信号,在第二和第三行相同位置上的象素平均值被写入到先进先出存储器2222。
图16E和16F所示的来自或门2236及非门2237的输出信号适用于控制先进先出存储器2221和2222的读操作及多路开关选择器2223的输出。结果,第一行及第二和第三行相同位置上象素的平均值分别从多路开关选择器2223上重复输出。亦就是从多路开关选择器2223上顺序输出第一个输入行,第二和第三个输入行的相同位置上象素平均值及第四个输入行。因此,垂直扫描行数从1050转换成787.5。
参考图17,显示了根据本发明图1中4∶3象素转换器320的第一个实施例的详细框图。如图所示,4∶3象素转换器320包括滤波电路321,1∶4多路分配器322、323及3∶1的多路开关选择器324。
滤波电路321是适用于对来自4∶3行转换器220的视频信号延迟和滤波。所以,滤波电路321包括锁存器3211,它以象素为单位将来自来自4∶3转换器220的视频信号进行存储和延迟,并将延迟后的视频信号输出到1∶4多路分配器322;包括加法器3212,它将来自锁存器3211的输出信号及4∶3行转换器220的视频信号相加,还包括除法器3213,它将加法器3212的输出信号除以2,得到来自4∶3行转换器220的视频信号的相邻象素的平均值,并将除后信号输出到1∶4多路分配器323。
1∶4多路分配器322对经延迟的、来自滤波电路321中的锁存器3211的视频信号实行1∶4多路分配。
1∶4多路分配器323对经过滤波的、来自滤波电路321中的除法器3213的视频信号实行1∶4多路分配。
3∶1多路开关选择器324将来自1∶4多路分配器322及323的输出信号实行3∶1的多路选择。
根据本发明用上述结构的4∶3象素转换器320的第一个实施例的工作将参考图18A到18K在下文作详细说明。图18A到18K为图17中部件信号的波形图。
首先,根据输入采样时钟(显示于图18A),为对视频信号的输入时序进行控制,来自4∶3行转换器220的视频信号经锁存器3211以象素为单位存储和延迟,然后提供给加法器3212,加法器3212亦直接接收来自4∶3行转换器220的视频信号。加法器3212将来自锁存器3211的输出信号加上来自4∶3行转换器220的视频信号。而除法器3213将加法器3212的输出信号除2得到来自4∶3行转换器220的视频信号的邻近象素的平均值。从锁存器3211来的输出信号亦提供给1∶4多路分配器322。
然后,根据输出采样时钟(显示于图18B),为对视频信号的输出时序进行控制,1∶4多路分配器322输出信号如图18C~18F所示,1∶4多路分配器323输出信号如图18G~18J所示。3∶1的多路开关选择器324,根据图18B所示的输出采样时钟,有选择地输出1∶4多路分配器322、323的输出信号的一部分。即顺序地如图18K所示,从3∶1多路开关选择器324输出第一个输入象素,第二和第三输入象素的平均值及第四个输入象素。
参考图19,显示了根据本发明图1中4∶3行转换器220的第二个实施例的详细框图。如图所示,4∶3行转换器220包括系数产生电路226、滤波电路224及信号输出电路225。
系数产生电路226根据对视频信号的输入时序进行控制的输入行时钟及同步信号产生两个滤波系数K5、K6。所以,系数产生电路226包括行计数器2261,它根据同步信号,以2位为单位,对输入行时钟进行计数;包括多路开关选择器2262,它根据行计数器2261的2个输出位S9和S10选择4个输入系数A3、B3、C3和D3中一个,并将所选择的输入系数作为滤波系数K5输出到滤波电路224,还包括多路开关选择器2263,它根据行计数器2261的2个输出位S9和S10选择4个输入系数E3、F3、G3和H3中的一个,并将所选择的输入系数作为滤波系数K6输出到滤波电路224。
滤波电路224根据来自系数产生电路226的滤波系数K5、K6,考虑到输出行相应于输入行的相对位置,对来自扫描格式转换电路100的视频信号用加权平均滤波。所以,滤波电路224包括行存储器2241,它以行为单位,对来自扫描格式转换电路100的视频信号进行存储和延迟;包括乘法器2242,它将行存储器2241的输出信号乘以系数产生电路226中多路开关2262输出的滤波系数K5;包括乘法器2244,它将扫描格式转换电路100的视频信号乘以系数产生电路226中多路开关2263输出的滤波系数K6,还包括加法器2243,它将乘法器2242和2244的输出信号相加,并将相加后信号输出到信号输出电路225。
信号输出电路225从滤波电路224中选择一个输出信号输出。所以,信号输出电路225包括先进先出存储器2251,它用来暂存滤波电路224中加法器2243的输出信号,还包括根据输入行时钟,对先进先出存储器2251进行写操作控制的输出控制器2252。
根据本发明,用如上所述结构的4∶3行转换器220的第二个实施例的工作将在下文详述。
首先,在系数产生电路226中,根据同步信号,经行计数器2261以2位为单位对控制视频信号的输入时序的输入行时钟计数。行计数器2261的2个输出位S9和S10供给多路开关选择器2262,因此,由多路开关选择器2262选择输入系数A3、B3、C3和D3之一,并将选择的系数作滤波系数K5输出到滤波电路224中乘法器2242。来自行计数器2261的2个输出位S9和S10亦提供给多路开关选择器2263,因此多路开关选择器2263去选择输入系数E3、F3、G3和H3之一,并将所选系数作为滤波系数K6输出到滤波电路224中乘法器2244。
显然,来自多路开关选择器2262及2263的滤波系数K5、K6之和通常为“1”。在4行的周期中,滤波系数K5依次为1、0.69、0.31及0,而滤波系数K6依次为0、0.31、0.69及1。因这个原因,以4行为单位第4个输入行被除去。即相对于滤波系数K5、K6为1有的行是不需要的。因此,多路开关2262、2263顺序地以4行为单位选择输入系数A3、B3、C3用D3和E3、F3、G3及H3。
在滤波电路224中,来自扫描格式转换电路100的视频信号经乘法器2244同来自多路开关转换器2263的滤波系数K6相乘,然后提供给加法器2243。亦就是来自扫描格式转换电路100的视频信号经行存贮器2241以行为单位存储和延迟,通过乘法器2242同来自多路开关选择器2262的滤波系数K5乘,然后提供给加法器2243。
加法器2243将来自乘法器2242和2244的输出信号相加考虑到输出行相应输入行的位置得到加权平均。然后,在信号输出电路225中,来自加法器2243的输出信号暂存于先进先出存储器2251,然后,在输出控制器2252控制下,提供给4∶3象素转换器320。
图20显示了图19中输出控制器2252的详细框图。所图所示,输出控制器2252包括2位计数器2253,它以2位为单位对输入行时钟计数;非门2254,它将来自2位计数器2253的第一个输出位S11进行反相;非门2255,它对2位计数器2253的第二个输出位S12反相,还包括或门2256,它将非门2254及2255的输出信号进行或,并将或信号输出到先进先出存储器2251以控制写操作。
根据本发明用上述结构的输出控制器2252的工作将在下文参考图21A、21B详述。图21A、21B为图20中部件上信号波形图。
首先,示于图21A中输入行时钟经2位计数器2253以2位为单位计数,2位计数器2253的2个输出位S11和S12经非门2254、2255反相,然后在或门2256相或。示于图21B从或门2256的输出信号提供给先进先出存储器2251以控制写操作。结果,从先进先出存储器2251顺序输出来自加法器2243第一个输入行,来自加法器2243的第一和第二输入行的加权平均及来自加法器2243的第二和第三输入行的加权平均,而来自加法器2243的第四输入行被除去。
图22显示了根据本发明图1中4∶3行转换器220的第三个实施例的详细框图。如图所示的4∶3行转换器220包括行存储器227,加权平均计算电路228,行计数器2296及信号输出电路225′。
行存储器227以行为单位存储和延迟来自扫描格式转换电路100的视频信号。
加权平均计算电路228根据扫描格式转换电路100的视频信号及行存储器227的输出信号,考虑到输出行相应于输入行的相对位置,计算加权平均值。所以,加权平均计算电路228包括16-除法器2281,它用于将来自扫描格式转换电路100的视频信号除以16;包括4-除法器2282,它将来自扫描格式转换电路100的视频信号除以4;2-除法器2283,它将来自扫描格式转换电路100的视频信号除以2;加法器2284,它将4-除法器2282和2-除法器2283的输出信号相加,加法器2285,它将16-除法器2281和4-除法器2282的输出信号相加;减法器2286,它用来得到加法器2284和16-除法器2281的输出信号之差;多路开关选择器2287,在行计数器2296控制下,从扫描格式转换电路100的视频信号,加法器2285及减法器2286的输出信号和接地信号中选择一个信号;16-除法器2288,它将行存储器227的输出信号除以16;4-除法器2289,它用来将行存储器227的输出信号除以4;2-除法器2290,它将行存储器227的输出信号除以2;加法器2291,它用来将4-除法器2289和2-除法器2290的输出信号相加;加法器2292,它用来将16-除法器2288和4-除法器2289的输出信号相加;减法器2293,它用来求加法器2291和16-除法器2288的输出信号间差值;多路开关选择器2294,它在行计数器2296的控制下,从行存储器227、加法器2292、减法器2293的输出信号中及接地信号中选择一个输出,还包括加法器2295,它用来将多路开关选择器2287和2294的输出信号相加,并将相加的信号输出到信号输出电路225′。
行计数器2296,根据同步信号,以2位为单位,对控制视频信号的输入时序的输入行时钟计数,并根据计数结果控制加权平均计算电路228中的多路开关选择器2287和2294。
信号输出电路225′同图19中信号输出电路225有相同结构和作用。即信号输出电路225′从权重平均计算电路228选择输出一个输出信号。所以,信号输出电路225′包括一个先进先出存储器2251′,它对权重平均计算电路228中加法器2295的输出信号进行暂存,还包括输出控制器2252′,它根据输入行时钟,控制先进先出存储器2251′的写操作。亦就是输出控制器2252′同图20中输出控制器2252有相同结构和作用。因此,详情在此省略。
根据本发明用上述结构的4∶3行转换器220的第三个实施例的工作参考图23A到3F在下面详述。图23A到3F为图22中部件的信号波形图。
首先,来自扫描格式转换电路100的视频信号经行存储器227以行为单位被存储和延迟,然后提供给权重平均计算电路228。而在权重平均计算电路228中,如图23B所示来自行存储器227的输出信号经16-除法器2288除以16,经4-除法器2289除以4,经2-除法器2290除以2,来自16-除法器2288及4-除法器2289的输出信号经加法器2292相加,然后提供给多路开关选择器2294。同时来自4-除法器2289和2-除法器2290的输出信号经加法器2291相加,然后提供给减法器2293,减法器亦直接接收来自16-除法器2288的输出信号。减法器2293得到来自加法器2291及16-除法器2288的输出信号之间差,并将差值送到多路开关选择器2294。
结果,多路开关选择器2294输入来自行存储器227、加法器2292、减法器2293的输出信号及地信号“0”。此地,行存储器227的输出信号同行存储器227的输出信号乘以滤波系数1的结果相同。从减法器2293输出的信号同从行存储器227输出信号乘以滤波系数0.69得到结果相同。从加法器2292输出的信号同从行存储器227输出信号乘以滤波系数0.31得到结果相同。地信号与行存储器227的输出信号乘以滤波系数0得到结果相同。
同样,扫描格式转换电路100的视频信号提供给加权平均计算电路228。在加权平均计算电路228中,来自扫描格式转换电路100的视频信号经16-除法器2281除以16;经4-除法器2282除以4;经2-除法器2283除以2。来自16-除法器2281和4-除法器2282的输出信号经加法器2285相加,然后将加结果提供给多路开关选择器2287。同样,从4-除法器2282和2-除法器2283的输出信号经加法器2284相加,然后提供减法器2286,减法器亦直接接收来自16-除法器2281的输出信号。减法器2286得到加法器2284及16-除法器2281输出信号之间差值,并将差值送到多路开关选择器2287。
结果,多路开关选择器2287输入来自扫描格式转换电路100的视频信号,加法器2285的输出信号,减法器2286的输出信号和“0”地信号。此地,来自扫描格式转换电路100的视频信号同来自扫描格式转换电路100的视频信号乘以滤波系数1得到相同结果;从减法器2286输出信号同来自扫描格式转换电路100的视频信号乘以滤波系数0.69得到相同结果,从加法器2285输出的信号同来自扫描格式转换电路100的视频信号乘以滤波系数0.31得到相同结果,地信号与来自扫描格式转换电路视频信号乘以滤波系数0得到相同的结果。
在行计数器2296的控制下,多路开关选择器2287、2294顺序地选择地信号和行存储器227的输出信号,减法器2286和加法器2292的输出信号,加法器2285和减法器2293的输出信号,及扫描格式转换电路100的视频信号和地信号。因此,考虑到输出行和输入行的相应位置,加权平均可以在这样状态得到,即形成滤波系数之和为“1”的信号经多路开关选择器2287、2294而被选择,然后在行计数器2296控制下经加法器2295相加。
另一方面,如图23A所示的输入行时钟,根据同步信号,经行计数器2296以2位为单位被计数。如图23C和23D所示从行计数器2296来的两输出位,提供给加权平均计算电路228中多路开关选择器2287和2294。因此,由多路开关选择器2287及2294去选择来自扫描格式转换电路100的视频信号、来自行存储器227的输出信号、接地信号及加权平均计算电路228中减法器2286及2293的输出信号和加法器2285及2292的输出信号,使滤波系数之和为“1”。换言之,在如图23C及23D所示行计数器2296的两个输出位控制下,多路开关选择器2287以4行为周期交替地选择地信号、减法器2286的输出信号、加法器2285的输出信号及扫描格式转换电路100的视频信号。多路开关选择器2294以4行为周期交替选择行存储器227的输出信号、加法器2292的输出信号、减法器2293的输出信号及地信号。
接着,如图23E所示,多路开关选择器2294输出视频信号的连续4行之中的第一行,第二行乘以0.69得到结果信号,第三行乘以0.31得到结果信号及第四行乘以0得到的地信号。同样,显示在图23F多路开关选择器2287输出第二行乘以0得到的地信号,第三行乘以0.31得到的结果信号,第四行乘以0.69得到的结果信号及第一行信号。
然后,多路开关选择器2294和2287的输出信号经加法器2295相加,经信号输出电路225′中先进先出存储器2251′输出。在输出控制电路2252′的控制下,顺序从先进先出存储器2251′中输出第一输入行,与第一行和第二输入行相同位置的象素加权平均,与第二和第三输入行相同位置象素加权平均,而第四输入行并不选择。
参考图24,显示了按照本发明在图1中4∶3象素转换器320的第二个实施例的详细框图。如图所示4∶3象素转换器320包括系数产生电路327,滤波电路325和信号输出电路326。
系数产生电路327,根据对视频信号输入时序进行控制的输入采样时钟和同步信号产生两个滤波系数K7、K8。所以,系数产生电路327包括2位计数器3271,它根据同步信号以2位为单位对输入采样时钟进行计数;多路开关选择器3272,它根据2位计数器3271的2个输出位S13和S14选择4个输入系数A4、B4、C4及D4中一个,并将所选输入系数作为滤波系数K7输出到滤波电路325;多路开关选择器3273根据2位计数器3271的2个输出位S13和S14选择4个输出系数E4、F4、G4及H4中一个,并将所选输入系数作为滤波系数K8输出到滤波电路325。
滤波电路325根据系数产生电路327的滤波系数K7及K8,考虑到输出象素相应与输入象素相关位置,用加权平均法对来自4∶3行转换器220的视频信号滤波。所以,滤波电路325包括锁存器3251,它以象素为单位将来自4∶3行转换电路220的视频信号进行存储和延迟;乘法器3252,它将锁存器3251的输出信号乘以系数产生电路327中多路开关选择器3272输出的滤波系数K7;乘法器3254,它将4∶3行转换器220的视频信号乘以系数产生电路327中多路开关选择器3273输出的滤波系数K8,还包括加法器3253,它将来自乘法器3252和3254的输出信号相加,并将相加信号输出到信号输出电路326。
信号输出电路326,根据输入采样时钟及控制视频信号输出时序的输出采样时钟从滤波电路325选择输出信号。所以,信号输出电路326包括1∶4多路分配器3261,它将滤波电路325中加法器3253的输出信号进行1∶4多路分配;4∶1多路开关选择器3262,它对来自1∶4多路分配器3261输出信号进行4∶1多路选择,还包括输出控制器3263,它根据输入及输出采样时钟对1∶4多路分配器及4∶1多路开关选择器3262进行控制。
图25中显示了图24中输出控制器3263的详细框图。如图所示的输出控制器3263包括2位计数器3264,它以2位为单位对输入采样时钟进行计数,并根据计数结果提供2个输出位S15和S16去控制1∶4多路分配器3261;2位计数器3265,它以2位为单位对输出采样时钟进行计数,并根据计数结果提供2个输出位S17、S18去控制4∶1多路开关选择器3262;非门3266,它将来自2位计数器3265的输出位S17进行反相;还包括与门3267,它将2位计数器3265的输出位S18及非门3266的输出信号相与并将与后信号输出到2位计数器3265去控制它。
于是,根据本发明用上述结构的4∶3象素转换器320的第二个实施例的工作将参考图26A到26H进行详述,图26A到26H显示图24中部件信号波形图。
首先,在系数产生电路327中,如图26A所示的控制着视频信号输入时序的输入采样时钟根据同步信号,经2位计数器3271以2位为单位进行计数,来自2位计数器3271的2个输出位S13和S14提供给多路开关选择器3272,从而使多路开关选择器3272选择输入系数A4、B4、C4和D4中之一,并将所选系数作为滤波系数K7输出到滤波电路325中乘法器3252。来自2位计数器3271的2个输出位S13和S14亦提供给多路开关选择器3273,从而由多路开关选择器3273去选择输入系数E4、F4、G4及H4中之一,并将所选系数作为滤波系数K8输出到滤波电路325中乘法器3254。
显然,来自多路开关选择器3272、3273的滤波系数K7及K8之和通常为“1”,即在4象素的一周期中,滤波系数K7顺序地为0、0.31、0.69和1,而滤波系数K8顺序地为1、0.69、0.31和0。因此,以4个象素为单位中第4个输入象素被除去。所以,根据输入采样时钟的4个输入,即第5象素输入之前,4个象素输入之后,2位计数器3271复位,允许多路开关选择器3272、3273以4个象素为单位顺序地选择输入系数A4、B4、C4及D4和E4、F4、G4及H4。
在滤波电路325中,来自4∶3行转换器220的视频信号经乘法器3254乘以来自多路开关选择器3273的滤波系数K8,然后供给加法器3253。同样,来自4∶3行转换器220的视频信号,经锁存器3251,以象素为单位存储和延迟,锁存器输出信号经乘法器3252乘以来自多路开关选择器3272的滤波系数K7,然后供给加法器3253。
加法器3253考虑输出象素相应输入象素相关位置,把多路开关选择器3252和3254输出信号相加得到权重平均值。然后在信号输出电路326中,来自加法器3253的输出信号经1∶4多路分配器3261进行1∶4多路分配,然后供给4∶1多路开关选择器3262。
在信号输出电路326的输出控制器3263中,显示于图26A的输入采样时钟经2位计数器3264以2位为单位计数,为1∶4多路分配器3261的控制提供2个输出位S15及S16。结果,在2位计数器3264的两个输出位S15和S16的控制下,1∶4多路分配器3261输出如图26B~26E的输出信号。
同样,在信号输出电路326的输出控制器3263中,如图26H所示的输出采样时钟经2位计数器3265以2位为单位计数,因此,如图26F所示,为控制4∶1多路开关选择器3262提供2个输出位S17及S18。结果,在2位计数器3265的2个输出位S17和S18的控制下,4∶1多路开关选择器3262,如图26G所示,输出来自1∶4多路分配器3261的已移去第4个输入象素的输出信号。所以,来自2位计数器3265的输出位S17经非门3266反相,然后经与门3267同2位计数器3265的输出位S18相与。与门3267的输出信号供给2位计数器3265,在第3个输出采样时钟计数时复位。因此,从4∶1多路开关选择器3262 顺序输出如图26B所示视频信号的连续4个象素之中的第一个,如图26C所示第2和第3个输入象素的加权平均及如图26D所示第3和第4个输入象素的加权平均,而图26E所示的第4个输入象素被除去。
参考图27,显示了根据本发明图1中2∶1行转换器230的详细框图。如图所示,2∶1行转换器230包括滤波电路231,先进先出存储器232及输出控制器233。
滤波电路231将来自扫描格式转换电路100的视频信号存储和延迟和滤波。所以,滤波电路231包括行存储器2311,它以行为单位,对来自扫描格式转换电路100的视频信号进行存储和延迟;加法器2312,它将行存储器2311的输出信号同扫描格式转换电路100的视频信号相加;还包括除法器2313,它将加法器2312的输出信号除以2,得到来自扫描格式转换电路100的视频信号的邻近行的相同位置象素平均值,并将除后信号输出到先进先出存储器232。
先进先出存储器232用来暂存滤波电路231中除法器2313的输出信号。
输出控制器233根据控制视频信号输入时序输入行时钟去控制先进先出存储器232。所以,输出控制器233包括行计数器2331,它以2位为单位对输入行时钟计数;还包括非门2332,它将行计数器2331的2个输出位的第一个反相,并将反相信号输出到先进先出存储器232以此控制写操作。
根据本发明用上述结构的2∶1的行转换器230的工作将在下文参考图28A到28C详述。图中显示了图27中部件信号的波形图。
首先,在滤波电路231中,来自扫描格式转换电路100的视频信号经行存储器2311以行为单位被存储和延迟,然后提供给加法器2312,加法器亦直接接收扫描格式转换电路100的视频信号。加法器2312将行存储器2311输出信号及扫描格式转换电路100的视频信号相加,而除法器2313将加法器2312的输出信号除以2,得到扫描格式转换电路100的视频信号邻近行相同位置象素的平均值。显然,除法器2313以2个输入行为周期得到邻近行的相同位置象素平均值。
另一方面,在输出控制器233中,显示在图28B的输入行时钟经行计数器2331以2位为单位计数。来自行计数器2331的第一个输出位经非门2332反相,然后供给先进先出存储器232以控制写操作。然后根据图28A所示的输出行时钟从先进先出存储器232读取如图28C所示的信号。
参考图29,显示了根据本发明图1中2∶1象素转换器330的详细框图。如图所示,2∶1象素转换器330包括滤波电路331,它将2∶1行转换器230的视频信号进行延迟和滤波,还包括1∶2多路分配器332,它对滤波电路331的输出信号进行1∶2的多路分配。
滤波电路331包括锁存器3311,它以象素为单位将来自2∶1行转换器的视频信号进行存储和延迟;加法器3312,它将锁存器3311的输出信号和2∶1行转换器230的视频信号相加,还包括除法器3313,它将加法器3312的输出信号除以2得到2∶1行转换器230的视频信号的邻近象素的平均值,并将除后信号输出到1∶2的多路分配器332。
在工作中,来自2∶1行转换器230的视频信号经锁存器3311以象素为单位存储和延迟,然后提供给加法器3312,加法器亦直接接收来自2∶1行转换器230的视频信号。加法器3312将锁存器3311的输出信号同2∶1行转换器230的视频信号相加,而除法器3313将加法器3312的输出信号除以2,得到2∶1行转换器230视频信号的邻近象素的平均值。除法器3313的象素平均值经1∶2多路分配器332完成1∶2多路分配。
参考图30,显示了根据本发明图1中3∶2行转换器的详细框图。如图所示,3∶2的行转换器240包括滤波电路241,先进先出存储器242及输出控制器243。
滤波电路241对来自扫描格式转换电路100的视频信号延迟和滤波。因此,滤波电路241包括行存储器2411,它以行为单位对扫描格式转换电路100的视频信号进行存储和延迟;加法器2412,它将行存储器2411的输出信号同扫描格式转换电路100的视频信号相加,还包括除法器2413,它将加法器2412的输出信号除以2,得到来自扫描格式转换电路100的视频信号邻近行相同位置象素的平均值,并将除后信号输出到先进先出存储器242。
先进先出存储器242用来对滤波电路241中除法器2413输出信号暂存。
输出控制器243根据控制视频信号输入时序的输入行时钟去控制先进先出存储器242。所以,输出控制器243包括行计数器2431,它以2位为单位对输入行时钟进行计数;非门2432,它将行计数器2431的第一输出位S19进行反相,并将反相后信号输出到先进先出存储器242以控制写操作;还包括与门2443,它将行计数器2431的第2个输出位S20同非门2432的输出信号进行与,并将与后的信号输出到行计数器2431以控制它。
根据本发明用上述结构的3∶2行转换器240的工作将参考图31A和31B在下文详述。图31A和31B是图30中部件的信号波形图。
首先,在滤波电路241中,来自扫描格式转换电路100的视频信号经行存储器2411以行为单位被存储和延迟,然后供加法器2412,加法器亦直接地接收扫描格式转换电路100的视频信号。加法器2412将行存储器2411的输出信号同扫描格式转换电路100的视频信号相加。而除法器2413将加法器2412的输出信号除以2,得到扫描格式转换电路100的视频信号邻近行相同位置象素平均值。
另一方面,在输出控制器243中,显示在图31A的输入行时钟经行计数器2431以2位为单位被计数。来自行计数器2431的第一个输出位S19经非门2432反相,然后提供给先进先出存储器242,以控制写操作。结果,先进先出存储器242根据图31B所示的非门2432的输出信号工作,顺序地输出视频信号的连续3行的第一及第二行相同位置象素的平均值和第二及第三行相同位置象素的平均值。
参考图32,显示了根据本发明在图1中3∶2象素转换器340的详细框图。如图所示,象素转换器340包括滤波电路341,1∶3多路分配器342、343及2∶1多路开关选择器344。
滤波电路341对来自3∶2行转换器240视频信号延迟和滤波。所以,滤波电路341包括锁存器3411对来自3∶2行转换器240的视频信号以象素为单位进行存储和延迟,并将延迟后视频信号输出到1∶3多路分配器342;加法器3412,把锁存器3411的输出信号同3∶2行转换器240的视频信号相加,还包括除法器3413,它把加法器3412的输出信号除以2得到3∶2行转换器240的视频信号的邻近象素的平均值,并将除后的信号输出到1∶3多路分配器343。
1∶3多路分配器342,对滤波电路341中经锁存器3411延迟的视频信号实行1∶3多路分配。
1∶3多路分配器343,对滤波电路341中经除法器3413滤波的视频信号实行1∶3多路分配。
2∶1多路开关选择器344对来自1∶3多路分配器342和343的输出信号实行2∶1多路选择。
根据本发明用上述结构的3∶2象素转换器340的工作将在下文详述。
首先,从3∶2行转换器240来的视频信号经锁存器3411以象素为单位被存储和延迟,然后供给加法器3412,加法器亦直接地接收来自3∶2行转换器240的视频信号。加法器3412将锁存器3411的输出信号同3∶2行转换器240的视频信号相加,然后,除法器3413将加法器3412的输出信号除以2,得到来自3∶2行转换器240的视频信号的邻近象素的平均值。来自锁存器3411的输出信号亦提供给1∶3多路分配器342,它仅有一个输出。同样,来自除法器3413的输出信号经过1∶3多路分配器343完成1∶3多路分配,它仅有一个输出。
而1∶3多路分配器342和343的输出信号通过2∶1多路开关选择器344交替地被选择,结果从2∶1多路开关选择器344顺序地输出视频信号的连续3个象素的第一个象素和第二个及第三个象素的平均值。
从上述说明表明,根据本发明,从广播台发射的各种帧格式中的任何一种,用简单的硬件可实现将其转换成监视器的显示格式。
尽管,本发明的优选实施例作为例证已经公布,各种修改和增减是可能的,那些技能将受欢迎,但并不脱离本发明权利要求中所公布的范围和精神。