CN112306936A - 隔离电路 - Google Patents
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Abstract
本申请公开了一种隔离电路。其中，该电路包括：数字隔离芯片，调试设备的时钟信号接口CLK_1与所述数字隔离芯片的第三引脚连接；所述调试设备的数据信号接口DIO_1经过三极管Q1的发射级和二极管D1之后与所述数字隔离芯片的第四引脚和第五引脚连接；待调试的电子设备的时钟信号接口CLK_2与所述数字隔离芯片的第十四引脚连接；所述电子设备的数据信号接口DIO_2经过三极管Q2的发射级和二极管D2之后与所述数字隔离芯片的第十二引脚和第十三引脚连接。本申请解决了相关技术中调试接口存在干扰的技术问题。
Description
技术领域
本申请涉及电路领域，具体而言，涉及一种隔离电路。
背景技术
目前绝大多数调试接口为JTAG和SWD，其中SWD(Serial Wire Debug)由于其端口少而被各大厂商广泛应用，但是SWD接口存在由于受到干扰而造成稳定性较差的问题。
针对上述的问题，目前尚未提出有效的解决方案。
发明内容
本申请实施例提供了一种隔离电路，以至少解决相关技术中调试接口存在干扰的技术问题。
根据本申请实施例的一个方面，提供了一种隔离电路，包括：数字隔离芯片，调试设备的时钟信号接口CLK_1与所述数字隔离芯片的第三引脚连接；所述调试设备的数据信号接口DIO_1经过三极管Q1的发射级和二极管D1之后与所述数字隔离芯片的第四引脚和第五引脚连接；待调试的电子设备的时钟信号接口CLK_2与所述数字隔离芯片的第十四引脚连接；所述电子设备的数据信号接口DIO_2经过三极管Q2的发射级和二极管D2之后与所述数字隔离芯片的第十二引脚和第十三引脚连接。
可选地，所述数字隔离芯片的第一引脚与所述调试设备的供电接口VCC_1连接。
可选地，所述数字隔离芯片的第二引脚与所述调试设备的接地接口连接。
可选地，所述数字隔离芯片的第十六引脚与所述电子设备的供电接口VCC_2连接。
可选地，所述数字隔离芯片的第九引脚和第十五引脚与所述电子设备的接地接口连接。
可选地，所述数字隔离芯片的第七引脚经由电阻R3上拉到VCC_1；所述数字隔离芯片的第十引脚经由电阻R4上拉到VCC_2。
可选地，电容C1并联至所述数字隔离芯片的第一引脚和第二引脚；电容C2并联至所述数字隔离芯片的第十五引脚和第十六引脚。
可选地，所述数字隔离芯片的第四引脚上接有滤波电容C3；所述数字隔离芯片的第十二引脚上接有滤波电容C4。
可选地，在所述数字隔离芯片通电待机时，所述数字隔离芯片的第七引脚和第十引脚上拉到高电平；所述数字隔离芯片的第三引脚、第四引脚以及第十二引脚上拉到高电平；所述数字隔离芯片的第五引脚、第十三引脚以及第十四引脚上拉到高电平。
可选地，当调试设备拉低CLK_1、DIO_1发送数据时，CLK_2也被拉低，三极管Q1基级电压不为0，Q1导通，第四引脚输入被Q1拉至低电平，第十三引脚输出变为低电平，二极管D2导通，拉低DIO_2，三极管Q2不导通，保持高阻态。
本申请的电路主要实现产品调试过程中调试设备和电子设备之间电气隔离，隔绝调试设备和电子设备，从而避免调试过程中由于公共电源或者公共地产生的干扰；此外还能避免调试设备与电子设备主控芯片电平不一导致信号无法正确传输甚至电压过高造成芯片损坏的情况，可以解决相关技术中调试接口存在干扰的技术问题。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1是根据本申请实施例的一种可选的隔离电路的示意图；
图2是根据本申请实施例的一种可选的隔离电路的示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本设计以SWD调试口为切入点，发现在产品功能调试过程中，由于控制系统不稳定、周围环境复杂(高温、噪声等)、电机震动等因素干扰下，会出现电磁干扰以及共模电压高等问题，并且由于多数调试设备还是跟电子设备共地，很大程度上会将一些干扰信号由电子设备串扰到调试设备，从而影响调试信号传输，造成信号中断等问题，并且大多数调试设备并未实现电气完全隔离，为解决这类问题，可以在调试设备上设计一种隔离电路，实现调试设备和电子设备完全电气隔离，隔绝两者之间的电磁干扰。根据本申请实施例的一方面，提供了一种隔离电路的实施例。图1是根据本申请实施例的一种可选的隔离电路的示意图，如图1所示：
数字隔离芯片，调试设备的时钟信号接口CLK_1与所述数字隔离芯片的第三引脚连接；
所述调试设备的数据信号接口DIO_1经过三极管Q1的发射级和二极管D1之后与所述数字隔离芯片的第四引脚和第五引脚连接，此处的第四引脚相当于引脚4(或称4脚)，第五引脚相当于引脚5(或称5脚)，其他与此类似，不再赘述；
待调试的电子设备的时钟信号接口CLK_2与所述数字隔离芯片的第十四引脚连接；
所述电子设备的数据信号接口DIO_2经过三极管Q2的发射级和二极管D2之后与所述数字隔离芯片的第十二引脚和第十三引脚连接。
可选地，所述数字隔离芯片的第一引脚与所述调试设备的供电接口VCC_1连接。
可选地，所述数字隔离芯片的第二引脚与所述调试设备的接地接口连接。
可选地，所述数字隔离芯片的第十六引脚与所述电子设备的供电接口VCC_2连接。
可选地，所述数字隔离芯片的第九引脚和第十五引脚与所述电子设备的接地接口连接。
可选地，所述数字隔离芯片的第七引脚经由电阻R3上拉到VCC_1；所述数字隔离芯片的第十引脚经由电阻R4上拉到VCC_2。
可选地，电容C1并联至所述数字隔离芯片的第一引脚和第二引脚；电容C2并联至所述数字隔离芯片的第十五引脚和第十六引脚。
可选地，所述数字隔离芯片的第四引脚上接有滤波电容C3；所述数字隔离芯片的第十二引脚上接有滤波电容C4。
可选地，在所述数字隔离芯片通电待机时，所述数字隔离芯片的第七引脚和第十引脚上拉到高电平；所述数字隔离芯片的第三引脚、第四引脚以及第十二引脚上拉到高电平；所述数字隔离芯片的第五引脚、第十三引脚以及第十四引脚上拉到高电平。
可选地，当调试设备拉低CLK_1、DIO_1发送数据时，CLK_2也被拉低，三极管Q1基级电压不为0，Q1导通，第四引脚输入被Q1拉至低电平，第十三引脚输出变为低电平，二极管D2导通，拉低DIO_2，三极管Q2不导通，保持高阻态。
本申请的电路主要实现产品调试过程中调试设备和电子设备之间电气隔离，隔绝调试设备和电子设备，从而避免调试过程中由于公共电源或者公共地产生的干扰；此外还能避免调试设备与电子设备主控芯片电平不一导致信号无法正确传输甚至电压过高造成芯片损坏的情况，可以解决相关技术中调试接口存在干扰的技术问题。
作为一种可选的实施例，如图1和图2所示，下文结合具体的实施方式进一步详述本申请的技术方案。
本发明设计隔离电路主要采用数字隔离芯片ISO7231c实现电源、地和信号隔离，ISO7231c是一款高速三通道数字隔离芯片，需要提供两个电源，可以任意组合3.3V和5V电源使用，它能够实现两路正向信号隔离和一路反向信号隔离，传输速率最高达150Mbps，能够满足绝大多数调试信号速率要求。隔离电路工作过程如下：
由于SWD(Serial Wire Debug)共有两路信号线，一路时钟信号，从调试设备单向发送到电子设备，另一路是数据信号，在调试设备和电子设备之间双向传输，所以选择ISO7231c作为隔离芯片，并且调试设备会发送两路信号到电子设备(一为时钟，二为数据)，所以将调试设备连接到芯片具备两个输入的一端，电子设备连到另外一端。将调试设备时钟信号CLK_1接到芯片3脚，数据信号DIO_1接三极管Q1发射级和二极管D1之后再接到芯片4、5脚；电子设备时钟信号CLK_2接芯片输出脚14，数据信号DIO_2接三极管Q2发射机和二极管D2之后再接到芯片12、13脚；芯片1脚由调试设备供电VCC_1，2、8脚与调试设备共地，芯片16脚由电子设备供电VCC_2，9、15脚接电子设备的地；并且将7脚和10脚分别经由电阻R3、R4上拉到VCC_1和VCC_2；将C1、C2并联到1、2脚和15、16脚，在输入脚4、12各接一个滤波电容C3、C4；为增强信号传输稳定性，可以将各个信号通过上拉电阻上拉到高电平。
电路原理较为简单，芯片通电待机时，7、10脚通过R3、R4上拉到高电平，芯片输出使能，3、4、12脚通过R7、R1、R2上拉到高电平，同时对应的14、13、5脚被推至高电平，当调试设备拉低CLK_1、DIO_1发送数据时，CLK_2同时也被拉低，三极管Q1基级电压不为0，Q1导通，4脚输入被Q1拉至低电平，13脚输出也变为低电平，从而二极管D2导通，拉低DIO_2，与此同时三极管Q2不导通，保持高阻态，12脚输入不受影响，到此完成调试设备发送数据到电子设备；反之同理。
由于芯片电源和地由调试设备和电子设备提供，所以无需设计额外的隔离电源电路，整个调试工具隔离系统框图如图1所示。将隔离电路放置在原有调试设备中实现隔离的目的，并外置保留一个针座，SWD调试口只需要4PIN针座即可，作用是连接需要调试的电子设备，并作为标准接口插件能够普遍使用。
另外，此发明中隔离电路同样适用于满足芯片传输速率且具有时钟信号和数据信号的通讯协议如I2C等。
本方案可实现调试设备和电子设备电源、地和信号全隔离，将两者完全独立开来，避免互相干扰，并通过三极管和二极管搭配，利用其导通特性，实现数据信号收发分离，输入输出互不干扰，提高调试信号稳定性，并且电路要求器件少，结构简洁，在较小的调试工具上也能使用。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
上述实施例中的集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在上述计算机可读取的存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在存储介质中，包括若干指令用以使得一台或多台计算机设备(可为个人计算机、服务器或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。
在本申请的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (10)
1.一种隔离电路，其特征在于，包括：
数字隔离芯片，
调试设备的时钟信号接口CLK_1与所述数字隔离芯片的第三引脚连接；
所述调试设备的数据信号接口DIO_1经过三极管Q1的发射级和二极管D1之后与所述数字隔离芯片的第四引脚和第五引脚连接；
待调试的电子设备的时钟信号接口CLK_2与所述数字隔离芯片的第十四引脚连接；
所述电子设备的数据信号接口DIO_2经过三极管Q2的发射级和二极管D2之后与所述数字隔离芯片的第十二引脚和第十三引脚连接。
2.根据权利要求1所述的隔离电路，其特征在于，
所述数字隔离芯片的第一引脚与所述调试设备的供电接口VCC_1连接。
3.根据权利要求1所述的隔离电路，其特征在于，
所述数字隔离芯片的第二引脚与所述调试设备的接地接口连接。
4.根据权利要求1所述的隔离电路，其特征在于，
所述数字隔离芯片的第十六引脚与所述电子设备的供电接口VCC_2连接。
5.根据权利要求1所述的隔离电路，其特征在于，
所述数字隔离芯片的第九引脚和第十五引脚与所述电子设备的接地接口连接。
6.根据权利要求1所述的隔离电路，其特征在于，
所述数字隔离芯片的第七引脚经由电阻R3上拉到VCC_1；
所述数字隔离芯片的第十引脚经由电阻R4上拉到VCC_2。
7.根据权利要求1所述的隔离电路，其特征在于，
电容C1并联至所述数字隔离芯片的第一引脚和第二引脚；
电容C2并联至所述数字隔离芯片的第十五引脚和第十六引脚。
8.根据权利要求1所述的隔离电路，其特征在于，
所述数字隔离芯片的第四引脚上接有滤波电容C3；
所述数字隔离芯片的第十二引脚上接有滤波电容C4。
9.根据权利要求1所述的隔离电路，其特征在于，
在所述数字隔离芯片通电待机时，所述数字隔离芯片的第七引脚和第十引脚上拉到高电平；
所述数字隔离芯片的第三引脚、第四引脚以及第十二引脚上拉到高电平；
所述数字隔离芯片的第五引脚、第十三引脚以及第十四引脚上拉到高电平。
10.根据权利要求1所述的隔离电路，其特征在于，
当调试设备拉低CLK_1、DIO_1发送数据时，CLK_2也被拉低，三极管Q1基级电压不为0，Q1导通，第四引脚输入被Q1拉至低电平，第十三引脚输出变为低电平，二极管D2导通，拉低DIO_2，三极管Q2不导通，保持高阻态。
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