CN112285675B - 飞行时间量测电路及相关芯片及电子装置 - Google Patents

Abstract

本申请公开了一种飞行时间量测电路、相关芯片及电子装置。飞行时间量测电路包括像素阵列，其中至少一像素单元包括：光敏传感器（D01），其在感测到光子后具有一段停滞时间无法进行感测；与门（A01），其第一输入端耦接至光敏传感器，其第二输入端耦接至行选择线（11RS0），其第三输入端耦接至列选择线（11CS1）；以及锁存电路（L01），其输入端耦接至与门的输出端；或门（G01），其第一输入端耦接至与门的输出端，其第二输入端耦接至行移动控制线（S0）；复用器（M01），其第一输入端耦接至预设电压（0），其第二输入端耦接至前一行且同一列的像素单元的输出端；异或门（X01），其第一输入端耦接至锁存电路的输出端，其第二输入端耦接至复用器的输出端。

Description

飞行时间量测电路及相关芯片及电子装置

技术领域

本申请涉及一种量测电路，尤其涉及一种飞行时间量测电路以及相关芯片及电子装置。

背景技术

飞行时间量测技术包含直接飞行时间量测技术以及非直接飞行时间量测技术，其中直接飞行时间量测技术是利用发射一个光脉冲，之后测量反射光脉冲和发射光脉冲之间的时间间隔，就可以得到光的飞行时间，再用测得的飞行时间推算出深度信息。

现有技术中，若同一列中不同行的像素单元同时感测到光子，可能会造成最后的输出发生错误，使量测的准确度降低。

发明内容

本申请的目的之一在于公开一种飞行时间量测电路及相关芯片及电子装置，来解决上述问题。

本申请的一实施例公开了一种飞行时间量测电路，包括：像素阵列，包括p行×q列像素组，其中每一像素组包括m行×n列像素单元，其中p,q,m,n为正整数，所述像素阵列还包括p*m条行选择线对应p*m行像素行，以及q*n条列选择线对应q*n列像素列，以及p*m条行移动控制线对应p*m行像素行，其中所述像素阵列中的至少一像素单元包括：光敏传感器，所述光敏传感器在感测到光子后具有一段停滞时间无法进行感测；与门，其中所述与门的第一输入端耦接至所述光敏传感器，所述与门的第二输入端耦接至所述p*m条行选择线中，对应所述至少一像素单元所在的像素行的行选择线，所述与门的第三输入端耦接至所述q*n条列选择线中，对应所述至少一像素单元所在的像素列的列选择线；以及锁存电路，其输入端耦接至所述与门的输出端；或门，其中所述或门的第一输入端耦接至所述与门的所述输出端，所述或门的第二输入端耦接至所述p*m条行移动控制线中对应所述至少一像素单元的所述行移动控制线；复用器，其中所述复用器的第一输入端耦接至预设电压，所述复用器的第二输入端耦接至所述至少一像素单元的前一行且同一列的像素单元的输出端，当所述或门的输出端的输出为高逻辑电平时，所述复用器的所述第一输入端耦接至所述复用器的输出端，当所述或门的输出端的输出为低逻辑电平时，所述复用器的所述第二输入端耦接至所述复用器的输出端；以及异或门，其中所述异或门的第一输入端耦接至所述锁存电路的输出端，所述异或门的第二输入端耦接至所述复用器的输出端，所述异或门的输出端耦接至所述至少一像素单元的输出端；p*q*n个波形整形电路，其中所述p*q*n个波形整形电路的输入端对应地耦接至所述p*q个像素组的第m行的n个像素单元的n个输出端，所述p*q*n个波形整形电路的输出端对应地耦接至p*q组输出总线对应p*q个像素组，其中每一输出总线包含n条输出线；p*q个逻辑电路，对应p*q个像素组，其中每一逻辑电路的输入端耦接至对应的像素组所对应的输出总线以及n条列选择线，并据以输出对应的像素组的像素输出；以及p*q个时间数字转换器，对应p*q个逻辑电路，其中每一时间数字转换器将所述像素输出转换为飞行时间。

本申请的一实施例公开了一种芯片，包括上述的飞行时间量测电路。

本申请的一实施例公开了一种电子装置，包括上述的芯片。

本申请的飞行时间量测电路可避免同一列中不同行的像素单元同时感测到光子时可能产生的输出错误，以提升飞行时间量测电路的准确度。

附图说明

图1为第一时间发出的光信号在本申请的飞行时间量测电路的像素阵列上形成的光斑。

图2为第二时间发出的光信号在本申请的飞行时间量测电路的像素阵列上形成的光斑。

图3为图1和图2的像素阵列中的像素组的放大图。

图4为本申请的像素单元的实施例的示意图。

图5为像素组与相邻的像素组的部分像素单元的实施例的示意图。

图6为像素组的部分像素单元感测到光子的示意图。

图7为像素组的部分像素单元感测到光子的示意图。

图8为对应图6和图7的信号波型图。

图9为图1和图2的像素阵列中的像素组及其对应的波形整形电路、逻辑电路和时间数字转换器的实施例。

图10为本申请的波形整形电路的实施例的示意图。

图11为图10的波形整形电路对应图8的信号波型图。

图12为本申请的逻辑电路的实施例的示意图。

具体实施方式

以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。

再者，在此处使用空间上相对的词汇，譬如「之下」、「下方」、「低于」、「之上」、「上方」及与其相似者，可能是为了方便说明图中所绘示的一组件或特征相对于另一或多个组件或特征之间的关系。这些空间上相对的词汇其本意除了图中所绘示的方位之外，还涵盖了装置在使用或操作中所处的多种不同方位。可能将所述设备放置于其他方位(如，旋转90度或处于其他方位)，而这些空间上相对的描述词汇就应该做相应的解释。

虽然用以界定本申请较广范围的数值范围与参数皆是约略的数值，此处已尽可能精确地呈现具体实施例中的相关数值。然而，任何数值本质上不可避免地含有因个别测试方法所致的标准偏差。在此处，「约」通常系指实际数值在一特定数值或范围的正负10％、5％、1％或0.5％之内。或者是，「约」一词代表实际数值落在平均值的可接受标准误差之内，视本申请所属技术领域中具有通常知识者的考虑而定。当可理解，除了实验例之外，或除非另有明确的说明，此处所用的所有范围、数量、数值与百分比(例如用以描述材料用量、时间长短、温度、操作条件、数量比例及其他相似者)均经过「约」的修饰。因此，除非另有相反的说明，本说明书与附随申请专利范围所揭示的数值参数皆为约略的数值，且可视需求而更动。至少应将这些数值参数理解为所指出的有效位数与套用一般进位法所得到的数值。在此处，将数值范围表示成由一端点至另一端点或介于二端点之间；除非另有说明，此处所述的数值范围皆包括端点。

直接飞行时间量测技术利用发光单元发射光信号，经目标物反射回飞行时间量测电路后在像素阵列上形成光斑，像素阵列中被光斑照射到的像素单元会将感测信号传至时间数字转换器以计算飞行时间。一般来说，同一点阵光发光单元会分次打出不同的图案，并在同一像素阵列上形成不同图案的光斑，如图1和图2所示，同一发光单元在不同的第一时间和第二时间会打出不同的图案，以照射到像素阵列的不同感光区域。而对于所有发射出相同光图案的那些时间段(比如多个第一时间)而言，理论上除非产生组装上的误差，否则像素阵列上会收到的光斑的位置不会发生变化(在此暂不讨论目标物的剧烈深浅变化可能会使光斑些许位移)。

进一步来说，发光单元发出的光信号的图案并非随机分布，而会以特定规律重复，以图1和图2的光斑(黑色区块)为例，可按照光斑的分布将传感器的像素阵列划分多个最小重复单元，使各最小重复单元中包含的光斑数量相同，例如在本实施例中，各最小重复单元在第一时间(图1)及第二时间(图2)中，都只包含一个光斑。划分出的多个最小重复单元在本申请中称之为像素组。图1和图2的像素阵列中具有48行48列像素单元，被划分为6行和6列像素组，即像素组U00至U55。应注意的是，图1和图2仅供说明用途，实际上同一发光单元还可以依据最小重复单元的规则在第一时间和第二时间以外的第三时间打出不同于图1和图2的图案的第三种图案，甚至多于3种以上的图案。此外，光斑的大小、图案、像素单元和像素组的尺寸数量也仅为示意用途。

由于图1的光斑是利用光信号在同一时间发出并经目标物反射回来，因此在进行飞行时间量测时，需要一起侦测图1的所有光斑的抵达时间，而不能像传统的影像感测器一行一行的读取像素单元，图2的情况亦同。也就是说，传统的像素阵列的每一列像素可以共享一个读取电路，使得总共的读取电路的数目等于像素阵列的列数，但在实现飞行时间量测电路时，总共的读取电路的数目会大于像素阵列的列数，比如可能需要给每一个像素单元配置各自的读取电路。本申请中，每一像素组被当作一个基本单元并对应一个时间数字转换器以降低连接线路的复杂度与时间数字转换器的数量，因此以图1和图2为例，每一列像素组仅需对应6个时间数字转换器，其细节说明于后。

图3为图1和图2的像素阵列中的像素组Uxy的放大图，其中x和y为0到5之间的整数。像素组Uxy包含8行×8列像素单元xyP00到xyP77，其中针对第一时间发出的光信号反射回像素阵列上形成的光斑区域为像素单元xyP11、xyP12、xyP21、xyP22；针对第二时间发出的光信号反射回像素阵列上形成的光斑区域为像素单元xyP55、xyP56、xyP65、xyP66。如前所述，理论上除非产生组装上的误差，否则像素阵列上会收到的光斑的位置不会发生变化。因此在本申请中，为了简化问题，针对第一时间发出的光信号，像素组Uxy中只要像素单元xyP11、xyP12、xyP21、xyP2之中有一个感测到光，便代表像素组Uxy接收到光斑，将xyP11、xyP12、xyP21、xyP2作为第一时间发射对应的预设光斑区域；针对第二时间发出的光信号，像素组Uxy中的只要像素单元xyP55、xyP56、xyP65、xyP66之中有一个感测到光，便代表像素组Uxy接收到光斑，将xyP55、xyP56、xyP65、xyP66作为第二时间发射对应的预设光斑区域。

具体做法为针对第一时间发出的光信号，利用行选择线xyRS0～xyRS7以及列选择线xyCS0～xyCS7来仅选择输出像素组Uxy中的像素单元xyP11、xyP12、xyP21、xyP22的感测结果，并且不输出像素组Uxy中的其余像素的感测结果；针对第二时间发出的光信号，可利用行选择线xyRS0～xyRS7以及列选择线xyCS0～xyCS7来仅选择输出像素组Uxy中的像素单元xyP55、xyP56、xyP65、xyP66的感测结果，并且不输出像素组Uxy中的其余像素的感测结果。如此一来，可以避免非预设光斑区域被环境光误击中造成误判，且可节省耗电。

此外，像素组Uxy的任一列像素列的所有像素单元的输出会串接起来并在最后一行像素单元输出，使像素组Uxy共有8条输出线xyC0～xyC7对应8列像素列。换句话说，本申请不需对各像素单元分别设置时间数字转换器，可大幅降低硬件成本及复杂度。

图3的像素组Uxy还包含8条行移动控制线S0～S7对应8行像素行，其用途说明于后。

图4为像素单元11P01的实施例的示意图，其中像素单元11P01是像素组U11的第一行第二列的像素单元，像素单元11P01包含光敏传感器D01，目前已知的光敏传感器具有很高的单光子量子效率，但光敏传感器在侦测到光子后，必须休息一段时间才能再次进行侦测，这段时间称为休息时间或停滞时间(Dead time)。在本实施例中，光敏传感器D01在感测到光子后的一段停滞时间T之内，无法再次进行感测，并且在停滞时间T之内，光敏传感器D01会输出高逻辑电位。光敏传感器D01可用单光子雪崩二极管实现，但本申请不以此限。像素单元11P01还包括与门A01，与门A01的第一输入端耦接至所述光敏传感器D01的一端，与门A01的第二输入端耦接至行选择线11RS0，与门A01的第三输入端耦接至列选择线11CS1。像素单元11P01还包括锁存电路L01，其实施方式不限，例如可以如图4所示，将触发器的时钟输入端耦接至与门A01的输出端Q，以及将所述触发器的反相输出端

耦接至数据输入端D，以在所述触发器的正相输出端Q作为锁存电路L01的输出端。

像素单元11P01还包括或门G01，其中或门G01的第一输入端耦接至与门A01的输出端以接收信号CP01，或门G01的第二输入端耦接至p*m条行移动控制线中对应像素单元11P01的行移动控制线S0。

像素单元11P01还包括复用器M01，其中复用器M01的第一输入端耦接至预设电压，在本实施例中为低逻辑电平0，复用器M01的第二输入端耦接至像素单元11P01的前一行且同一列的像素单元的输出端，由于在图4的示例中，像素单元11P01位于像素组11的第一行，因此像素单元11P01的前一行且同一列的像素单元会是像素组U01的最后一行且同一列像素单元01P71。复用器M01依据或门G01的输出来选择性地将复用器M01的所述第一输入端或所述第二输入端耦接至复用器M01的输出端，例如当或门G01的输出为高逻辑电平时，复用器M01的第一输入端耦接至复用器M01的输出端，当或门G01的输出端的输出为低逻辑电平时，复用器M01的第二输入端耦接至复用器M01的输出端。

像素单元11P01还包括异或门X01，其中异或门X01的第一输入端耦接至锁存电路L01的输出端，异或门X01的第二输入端耦接至复用器M01的输出端，异或门X01的输出端耦接至像素单元11P01的输出端，换句话说，以异或门X01的输出端作为像素单元11P01的输出端以输出信号PO。

在本实施例中，针对每一像素组的第一行像素行的每一像素，行移动控制线S0为高逻辑电平，使所述像素的或门的输出保持在高逻辑电平，因此可以控制所述像素的复用器的第一输入端耦接至复用器的输出端(即，将复用器的第一输入端的预设电压作为复用器的输出信号)，使每一像素组不接收到前一行像素组的输出信号。

针对每一像素组的第一行以外的像素行的每一像素，行移动控制线S1～S7为低逻辑电平，当所述像素尚未感测到光子时，所述像素的与门的输出为低逻辑电平，使所述像素的或门的输出保持在低逻辑电平，因此可以控制所述像素的复用器的第二输入端耦接至复用器的输出端，使第二行到第八行的像素行的每一像素可以对应地接收第一行到第七行的像素行的每一像素的输出信号，即，对于第二行到第八行的像素行的每一像素单元而言，其所包含的复用器受控于S1～S7而将前一行像素单元的输出信号作为复用器的输出。当所述像素感测到光子时，所述像素的与门的输出由低逻辑电平转为高逻辑电平，使所述像素的或门的输出由低逻辑电平转变为高逻辑电平，因此可以控制所述像素的复用器的第一输入端耦接至复用器的输出端(即，将复用器的第一输入端的预设电压作为复用器的输出信号)，使每一像素组不接收到前一行像素组的输出信号。

图5为像素组U11与相邻的像素组U21的部分像素单元的实施例的示意图，图5中的粗黑线用以表示信号传递的方式。其中像素组U11的像素单元11P01～11P71和像素组U21的像素单元21P01位于像素阵列的同一列，像素单元11P01位于像素组U11的第一行像素行；像素单元21P01位于像素组U21的第一行像素行。在图5中的像素单元皆没有感测到光子的情况下，即像素组U11的信号CP01、CP11、…、CP71及像素组U21的信号CP01、…皆保持低逻辑电平，通过行移动控制线S0控制像素单元11P01和像素单元21P01的复用器M01输出所述预设电压。其余的像素单元11P11～11P71的复用器M11～M71则对应地输出像素单元11P01～11P61的输出信号。位于像素组U11的最后一行像素行的像素单元11P71的输出信号还经由输出线11C1输出给后方的波形整形电路9111、逻辑电路411和时间数字转换器TDC(绘示于图9)，同理，位于像素组U21最后一行像素行的像素单元21P71的输出信号经过输出线21C1输出给波形整形电路9211和逻辑电路421。

图6和图7为像素组U11的部分像素单元的实施例的示意图，搭配粗黑线用以说明当像素单元11P11和像素单元11P21同时感测到光子时，对信号传递方式所造成的改变，请一并参照图8。像素单元11P11和像素单元11P21在时刻T1同时感测到光子时，信号CP11和信号CP21皆会由低逻辑电平转为高逻辑电平，并经过停滞时间T后，在时刻T2回到低逻辑电平。信号CP11由低逻辑电平转为高逻辑电平时(说明此时像素单元11P11感测到光子)，像素单元11P11的锁存电路会使信号LP11由低逻辑电平转为高逻辑电平，且经过停滞时间T后仍保持在高逻辑电平；同样地，信号CP21由低逻辑电平转为高逻辑电平时，像素单元11P21的锁存电路会使信号LP21由低逻辑电平转为高逻辑电平，且经过停滞时间T仍保持在高逻辑电平。

图6对应时刻T1～T2，信号CP11为高逻辑电平，使像素单元11P11的或门G11的输出为高逻辑电平，进而使像素单元11P11的复用器M11输出所述预设电压(低逻辑电平)；同样地，在时刻T1～T2，信号CP21为高逻辑电平，使像素单元11P21的或门G21的输出为高逻辑电平，进而使像素单元11P21的复用器M21输出所述预设电压(低逻辑电平)，如图6所示。因此在时刻T1～T2，像素单元11P21的异或门X21的输出和信号LP21相同，并经过像素单元11P31～11P71传递至输出线11C1。换句话说，此时像素单元11P21的输出不受像素单元11P11的影响。尽管像素单元11P11的输出无法输出，但因为像素单元11P11与像素单元11P21属于同一光斑区域，在像素单元11P11与像素单元11P21同时被击中的情况下，只要计算其中一个的飞行时间即可。

图7对应时刻T2后，信号CP11已经过停滞时间T并回到低逻辑电平，因此信号G11也回到低逻辑电平，使复用器M11输出像素单元11P01的异或门X01的输出，因为像素单元11P01没有感测到光子，因此异或门X01的输出为低逻辑电平。由于此时信号LP11为高逻辑电平，因此像素单元11P11的异或门X11的输出为高逻辑电平。同样地，信号CP21已经过停滞时间T并回到低逻辑电平，因此信号G21也回到低逻辑电平，使复用器M21输出像素单元11P11的异或门X11的输出(高逻辑电平)，由于此时信号LP21为高逻辑电平，因此像素单元11P21的异或门X21的输出转变为低逻辑电平，并经过像素单元11P31～11P71传递至输出线11C1。换句话说，此时像素单元11P21的输出受像素单元11P11的影响。

图9为图1和图2的像素阵列中的像素组U01～U51及其对应的时间数字转换器的实施例。其中包含波形整形电路9010～9017及逻辑电路401对应像素组U01；波形整形电路9110～9117及逻辑电路411对应像素组U11；波形整形电路9210～9217及逻辑电路421对应像素组U21；波形整形电路9310～9317及逻辑电路431对应像素组U31；波形整形电路9410～9417及逻辑电路441对应像素组U41；波形整形电路9510～9517及逻辑电路451对应像素组U51。

以像素组U01为例，针第一时间的光斑(如图1的情况)，即图9中右上角的光斑，将列选择线11CS1、11CS2及行选择线11RS1、11RS2设为高逻辑电平1，其余列选择线11CS0、11CS3～11CS7及行选择线11RS0、11RS3～11RS7设为低逻辑电平0。针第二时间的光斑(如图2的情况)，即图9中左下角的光斑，将列选择线11CS5、11CS6及行选择线11RS5、11RS6设为高逻辑电平1，其余列选择线11CS0～11CS4、11CS7及行选择线11RS0～11RS4、11RS7设为低逻辑电平0。

波形整形电路9010～9017的输入端对应地耦接至像素组U01的最后一行的像素单元的输出端11C0～11C7，波形整形电路9010～9017的输出端对应地耦接至8条输出线并构成输出总线。

图10为本申请的波形整形电路的实施例的示意图。以波形整形电路9111为例，波形整形电路9111包含边缘侦测电路902，用来侦测波形整形电路9111从输出端11C1接收到的信号的逻辑电平转换，并在每次侦测到逻辑电平转换时，对应地产生触发信号11CE1。边缘侦测电路902的实施方式之一可如图10所示，包含第一触发器904、第二触发器906及异或门908。第一触发器904的数据输入端D作为波形整形电路9111的输入端；第二触发器906的数据输入端D耦接至第一触发器904的输出端Q；异或门908的第一输入端耦接至第一触发器904的输出端Q，异或门908的第二输入端耦接至第二触发器906的输出端Q，异或门908的输出端作为波形整形电路9111的输出端。

如图11所示，在时间T1和T2分别产生触发信号11CE1，其中第一个触发信号11CE1(时间T1到T1')代表图6的像素单元11P21感测到光子，第二个触发信号11CE1(时间T2到T2')产生的原因则是因为像素单元11P11和像素单元11P21同时感测到光子，而非实际上在时间T2感测到光子，因此本实施例另外采用去毛刺(de-glitch)电路910来过滤掉此一多馀的信息。

去毛刺电路910耦接至边缘侦测电路902，当去毛刺电路9111在时间T1接收到第一个触发信号11CE1时，会将触发信号11CE1忠实地输出，并将收到第一个触发信号11CE1后的预定时间T'内的其他触发信号滤除，即如图11的斜线区域(T1'～T2')所示，预定时间T'的长度不小于停滞时间T，才能完整地消除第二个触发信号11CE1(时间T2到T2')。在本实施例中，预定时间T'等于停滞时间T。

对应像素组U01的逻辑电路411至少接收来自波形整形电路9010～9017的输出总线，并将其整合为单一信号的像素输出s11传送至对应的时间数字转换器TDC。在图9的实施例中，逻辑电路411还依据对应像素组U11的8条列选择线11CS0～11CS7来产生单一信号的像素输出s11，其实施例可参考图12，如图12所示，将输出线11C0～11C7及对应的列选择线11CS0～11CS7分配至8个与门A110～A17的第一输入端及第二输入端，再将8个与门A110～A17的输出端耦接至或门O11的8个输入端，或门O11的输出端的输出为信号s11。

因此，通过列选择线11CS0～11CS7、行选择线11RS0～11RS7及逻辑电路411，使得像素组U11中预设光斑区域的感测结果输出为像素输出s11，即像素输出s11不受其他非预设光斑区域的像素的影像。

本申请还提供了一种芯片，其包括上述的飞行时间量测电路。本申请还提供了一种电子装置，包括上述的飞行时间量测电路或所述芯片。其中，所述电子装置可为例如智能型手机、个人数字助理、手持式计算机系统、平板计算机或数码相机等任何电子装置。

上文的叙述简要地提出了本申请某些实施例之特征，而使得本申请所属技术领域具有通常知识者能够更全面地理解本揭示内容的多种态样。本申请所属技术领域具有通常知识者当可明了，其可轻易地利用本揭示内容作为基础，来设计或更动其他工艺与结构，以实现与此处所述之实施方式相同的目的和/或达到相同的优点。本申请所属技术领域具有通常知识者应当明白，这些均等的实施方式仍属于本揭示内容之精神与范围，且其可进行各种变更、替代与更动，而不会悖离本揭示内容之精神与范围。

Claims (14)

1.一种飞行时间量测电路，其特征在于，包括：

像素阵列，包括p行×q列像素组，其中每一像素组包括m行×n列像素单元，其中p,q,m,n为正整数，所述像素阵列还包括p*m条行选择线对应p*m行像素行，以及q*n条列选择线对应q*n列像素列，以及p*m条行移动控制线对应p*m行像素行，其中所述像素阵列中的至少一像素单元包括：

光敏传感器，所述光敏传感器在感测到光子后具有一段停滞时间无法进行感测；

与门，其中所述与门的第一输入端耦接至所述光敏传感器，所述与门的第二输入端耦接至所述p*m条行选择线中，对应所述至少一像素单元所在的像素行的行选择线，所述与门的第三输入端耦接至所述q*n条列选择线中，对应所述至少一像素单元所在的像素列的列选择线；以及

锁存电路，其输入端耦接至所述与门的输出端；

或门，其中所述或门的第一输入端耦接至所述与门的所述输出端，所述或门的第二输入端耦接至所述p*m条行移动控制线中对应所述至少一像素单元的所述行移动控制线；

复用器，其中所述复用器的第一输入端耦接至预设电压，所述复用器的第二输入端耦接至所述至少一像素单元的前一行且同一列的像素单元的输出端，当所述或门的输出端的输出为高逻辑电平时，所述复用器的所述第一输入端耦接至所述复用器的输出端，当所述或门的输出端的输出为低逻辑电平时，所述复用器的所述第二输入端耦接至所述复用器的输出端；以及

异或门，其中所述异或门的第一输入端耦接至所述锁存电路的输出端，所述异或门的第二输入端耦接至所述复用器的输出端，所述异或门的输出端耦接至所述至少一像素单元的输出端；

p*q*n个波形整形电路，其中所述p*q*n个波形整形电路的输入端对应地耦接至所述p*q个像素组的第m行的n个像素单元的n个输出端，所述p*q*n个波形整形电路的输出端对应地耦接至p*q组输出总线对应p*q个像素组，其中每一输出总线包含n条输出线；

p*q个逻辑电路，对应p*q个像素组，其中每一逻辑电路的输入端耦接至对应的像素组所对应的输出总线以及n条列选择线，并据以输出对应的像素组的像素输出；以及

p*q个时间数字转换器，对应p*q个逻辑电路，其中每一时间数字转换器将所述像素输出转换为飞行时间。

2.如权利要求1所述的飞行时间量测电路，其特征在于，每一所述像素组的第1行中的每一所述像素单元对应的所述行移动控制线为高逻辑电平；以及每一所述像素组的第2行至第m行中的每一所述像素单元对应的所述行移动控制线为低逻辑电平。

3.如权利要求2所述的飞行时间量测电路，其特征在于，每一所述像素组中对应预设光斑区域的每一所述像素单元对应的所述行选择线及所述列选择线均为高逻辑电平，同时其余的每一所述像素单元对应的所述行选择线及所述列选择线不均为高逻辑电平。

4.如权利要求3所述的飞行时间量测电路，其特征在于，当对应所述预设光斑区域的所述至少一像素单元的所述光敏传感器感测到光子时，所述与门的所述输出端为高逻辑电平，进而使所述或门的所述输出端为高逻辑电平，以使所述复用器的所述第一输入端耦接至所述复用器的所述输出端，使所述至少一像素单元的输出不受所述至少一像素单元的前一行同一列像素单元的影响。

5.如权利要求4所述的飞行时间量测电路，其特征在于，当对应所述预设光斑区域的所述至少一像素单元的所述光敏传感器感测到光子并经过所述停滞时间后，所述与门的所述输出端回到低逻辑电平，进而使所述或门的所述输出端为低逻辑电平，以使所述复用器的所述第二输入端耦接至所述复用器的所述输出端，使所述至少一像素单元的输出可受所述至少一像素单元的前一行同一列像素单元的影响。

6.如权利要求1所述的飞行时间量测电路，其特征在于，每一所述波形整形电路包括：

边缘侦测电路，用来侦测所述波形整形电路的所述输入端接收到的信号的逻辑电平转换，并在每次侦测到逻辑电平转换时，对应地产生触发信号。

7.如权利要求6所述的飞行时间量测电路，其特征在于，所述边缘侦测电路包括：

第一触发器，其数据输入端作为所述波形整形电路的所述输入端；

第二触发器，其数据输入端耦接至所述第一触发器的输出端；

异或门，其中所述异或门的第一输入端耦接至所述第一触发器的所述输出端，所述异或门的第二输入端耦接至所述第二触发器的所述输出端，所述异或门的输出端作为所述波形整形电路的所述输出端。

8.如权利要求6或7中任一项所述的飞行时间量测电路，其特征在于，所述波形整形电路的所述输入端接收到的信号的逻辑电平在第一时间由低逻辑电平转为高逻辑电平，以及在第二时间由高逻辑电平转为低逻辑电平，使所述边缘侦测电路在所述第一时间产生第一触发信号，以及在所述第二时间产生第二触发信号，其中所述第二时间晚于所述第一时间，以及每一所述波形整形电路包括：

去毛刺电路，耦接至所述边缘侦测电路，当所述去毛刺电路接收到所述第一触发信号时，将所述第一触发信号输出，以及接收到所述第一触发信号后的预定时间内的所述第二触发信号时，不将所述第二触发信号输出。

9.如权利要求8所述的飞行时间量测电路，其特征在于，所述第二时间和所述第一时间的时间差为所述停滞时间，所述预定时间不小于所述停滞时间。

10.如权利要求9所述的飞行时间量测电路，其特征在于，所述预定时间为所述停滞时间。

11.如权利要求1所述的飞行时间量测电路，其特征在于，所述锁存电路包括第三触发器，所述第三触发器的时钟输入端作为所述锁存电路的所述输入端，所述第三触发器的反相输出端耦接至所述第三触发器的数据输入端，所述第三触发器的正相输出端作为所述锁存电路的所述输出端。

12.如权利要求1所述的飞行时间量测电路，其特征在于，所述p*q个逻辑电路中的至少一逻辑电路包括：

n个与门，包含第1与门至第n与门，其中所述n个与门的n个第一输入端耦接至对应所述至少一逻辑电路的像素组所对应的输出总线，所述n个与门的n个第二输入端耦接至对应所述至少一逻辑电路的像素组所对应的n条列选择线；以及

或门，具有第1输入端至第n输入端耦接至所述n个与门的输出端，其中所述或门的输出端耦接至所述至少一逻辑电路的输出端。

13.一种芯片，其特征在于，包括：

如权利要求1到12中任一项所述的飞行时间量测电路。

14.一种电子装置，其特征在于，包括：

如权利要求13所述的芯片。

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