CN112234591A - 一种电路及芯片 - Google Patents
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Abstract
本发明实施例涉及静电保护电路设计，公开了一种电路，包括：内部电路、CDM保护单元、以及钳位电路；CDM保护单元包括第一二极管、第二二极管、第一电容、第一电阻模块以及第一NMOS晶体管；第一二极管的负极和正极分别与电源端和第二二极管的负极耦接，第二二极管的正极和负极分别与接地端和第一连接点耦接；第一电容的两端分别与电源端和第一电阻模块耦接，第一电阻模块的另一端与接地端耦接，第一NMOS晶体管的栅极与第一电阻模块以及第一电容的连接端耦接，第一NMOS晶体管的漏极和源极分别与电源端、接地端耦接；第一连接点与输入端电连接，CDM保护单元与内部电路相邻设置。本发明提供的电路及芯片，能够有效实现内部电路的CDM静电保护。
Description
技术领域
本发明实施例涉及集成电路静电保护电路设计，特别涉及一种电路及芯片。
背景技术
集成电路在制造、装配和测试或在最终的应用中，很容易遭受到制造或者使用过程中的破坏性静电放电(ESD，electro-static discharge)，从而使得集成电路受到静电的损伤。ESD通常由高压电势(例如几千伏)放电产生，并且导致短持续时间高电流的脉冲。ESD测试模型通常分为三类，第一类是由于人与IC接触产生，通常对应该类型的ESD可以制作HBM(human body model)类型的ESD保护电路，HBM类型的ESD脉冲上升时间大约为10ns；第二类是由于机械设备与IC的接触而产生，通常对应该类型的ESD可以制作MM(machinemodel)类型的ESD保护电路；第三类是由于IC自身的带电而产生，其放电可以通过IC的单个引脚发生，这种类型的ESD可以制作CDM(charged-device-model)类型的ESD保护电路来进行放电保护，而CDM类型的ESD脉冲上升时间甚至小于1ns。
发明人发现现有技术中至少存在如下问题：现代半导体的制程越来越先进，沟道长度越来越短、结深越来越浅、硅化物的应用、LDD(lightly doped drain)结构的应用，导致氧化层越来越薄，ESD设计的窗口越来越小，输入缓冲器(buffer)的NMOS晶体管或PMOS晶体管的氧化层的击穿电压会低于用于CDM静电保护的NMOS晶体管或PMOS晶体管的击穿电压，当ESD发生时，输入buffer的NMOS晶体管或PMOS晶体管的氧化层会先于用于CDM静电保护的NMOS晶体管或PMOS晶体管被击穿，原来的ESD设计窗口已不存在，从而起不到很好的CDM的静电保护作用。
发明内容
本发明实施方式的目的在于提供一种电路及芯片，能够降低静电保护电路的触发电压，从而有效实现内部电路的CDM静电保护。
为解决上述技术问题，本发明的实施方式提供了一种电路，包括：输入端、电源端、接地端、内部电路、用于给所述内部电路静电保护的CDM保护单元、以及与所述电源端和所述接地端耦接的钳位电路；所述CDM保护单元包括第一二极管、第二二极管、第一电容、第一电阻模块以及第一NMOS晶体管；所述第一二极管的负极与所述电源端耦接，所述第一二极管的正极与所述第二二极管的负极耦接，所述第二二极管的正极与所述接地端耦接，所述第二二极管的负极耦接于第一连接点；所述第一电容的第一端与所述电源端耦接，所述第一电容的第二端与所述第一电阻模块的第一端耦接，所述第一电阻模块的第二端与所述接地端耦接，所述第一NMOS晶体管的栅极与所述第一电阻模块的第一端耦接，所述第一NMOS晶体管的漏极和源极分别与所述电源端、所述接地端耦接；其中，所述第一连接点与所述输入端电连接，所述CDM保护单元与所述内部电路相邻设置。
本发明的实施方式还提供了一种芯片，包括：输入端、电源端、接地端、内部电路、用于给所述内部电路静电保护的CDM保护单元；所述CDM保护单元包括第一二极管、第二二极管、第一电容、第一电阻模块以及第一NMOS晶体管；所述第一二极管的负极与所述电源端耦接，所述第一二极管的正极与所述第二二极管的负极耦接，所述第二二极管的正极与所述接地端耦接，所述第二二极管的负极耦接于第一连接点；所述第一电容的第一端与所述电源端耦接，所述第一电容的第二端与所述第一电阻模块的第一端耦接，所述第一电阻模块的第二端与所述接地端耦接，所述第一NMOS晶体管的栅极与所述第一电阻模块的第一端耦接，所述第一NMOS晶体管的漏极和源极分别与所述电源端、所述接地端耦接；其中，所述第一连接点与所述输入端电连接，所述CDM保护单元与所述内部电路相邻设置。
本发明实施方式相对于现有技术而言，所述钳位电路用来泄放整个芯片的电源端和接地端之间的静电电流，CDM保护单元用于给所述内部电路静电保护。具体的说，关于CDM保护单元的工作状态，可以分别正常工作、以及ESD发生两种状态，在正常工作时，第一NMOS晶体管的栅极通过第一电阻模块耦接接地端，第一NMOS晶体管关掉，此时，CDM保护单元不影响内部电路的工作，保证了内部电路的正常工作。当有ESD发生时，静电放电通路要么通过单纯的第一二极管或第二二极管泄放静电电流，要么通过第一二极管和第一NMOS晶体管组成的组合电路或第一NMOS晶体管和第二二极管组成的组合电路泄放静电电流。若通过单纯的第一二极管或第二二极管泄放静电电流，由于第一二极管和第二二极管的导通电压比内部电路的氧化层的击穿电压低，从而有效实现内部电路的CDM静电保护。若通过第一二极管和第一NMOS晶体管组成的组合电路或第二二极管和第一NMOS晶体管组成的组合电路泄放静电电流，由于第一NMOS晶体管采用了栅极耦合效应，故触发电压比较低，使得第一二极管和第一NMOS晶体管组成的组合电路或第二二极管和第一NMOS晶体管组成的组合电路的触发电压比内部电路的氧化层的击穿电压低，恢复了原来的ESD设计窗口，从而有效实现内部电路的CDM静电保护。同时，由于CDM保护单元是专门针对所述内部电路进行静电保护的，因此，可以将CDM保护单元设置在内部电路附近，从而静电电流可以通过第一NMOS晶体管泄放，由于第一NMOS晶体管直接靠近内部电路，CDM静电更容易通过第一NMOS晶体管快速泄放掉，距离近、寄生电阻小，能够保证内部电路的氧化层两侧的电压差较小，进一步保证了内部电路的CDM静电保护效果。
另外，所述第一电阻模块包括第二NMOS晶体管和第一电阻，所述第二NMOS晶体管的栅极经由所述第一电阻耦接至所述电源端，所述第二NMOS晶体管的漏极为所述第一电阻模块的第一端，所述第二NMOS晶体管的源极为所述第一电阻模块的第二端。相比于直接使用电阻耦接第一NMOS晶体管的栅极和接地端的方式，将第二NMOS晶体管和第一电阻作为第一电阻模块耦接第一NMOS晶体管的栅极和接地端，能够减小第一电阻模块的体积，从而更好的适应较小的ESD设计窗口。
另外，所述钳位电路包括第二电容、第二电阻模块和第三NMOS晶体管，所述第二电容的第一端与所述电源端耦接，所述第二电容的第二端与所述第二电阻模块的第一端耦接，所述第二电阻模块的第二端与所述接地端耦接，所述第三NMOS晶体管的栅极与所述第二电阻模块的第一端耦接，所述第三NMOS晶体管的漏极和源极分别与所述电源端、所述接地端耦接，所述第二电容、第二电阻模块和第三NMOS晶体管与所述电源端以及所述接地端相邻设置。
另外，所述第一连接点通过保护电阻与所述输入端电连接。
另外，还包括第三二极管和第四二极管，所述第三二极管的负极与所述电源端耦接，所述第三二极管的正极与所述第四二极管的负极耦接，所述第四二极管的正极与所述接地端耦接，所述第四二极管的负极与所述输入端耦接，所述第三二极管和所述第四二极管与所述输入端相邻设置。
另外，所述内部电路包括PMOS晶体管和第四NMOS晶体管，所述PMOS晶体管的源极与所述电源端耦接，所述PMOS晶体管的漏极与所述第四NMOS晶体管的漏极耦接，所述第四NMOS晶体管的源极与所述接地端耦接，所述PMOS晶体管的栅极和所述第四NMOS晶体管的栅极均耦接至所述第一连接点。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是本发明第一实施方式提供的电路的电路图；
图2是本发明第一实施方式提供的CDM保护单元的电路图；
图3是图1所示电路在芯片中的相对位置示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明的第一实施方式涉及一种电路，如图1、图2所示，包括：输入端input、电源端VDD、接地端VSS、内部电路11、用于给内部电路11静电保护的CDM保护单元12、以及与电源端VDD和接地端VSS耦接的钳位电路13；CDM保护单元12包括第一二极管Dp1、第二二极管Dn1、第一电容Cr、第一电阻模块14以及第一NMOS晶体管Mnr；第一二极管Dp1的负极与电源端VDD耦接，第一二极管Dp1的正极与第二二极管Dn1的负极耦接，第二二极管Dn1的正极与接地端VSS耦接，第二二极管Dn1的负极耦接于第一连接点15；第一电容Cr的第一端与电源端VDD耦接，第一电容Cr的第二端与第一电阻模块14的第一端耦接，第一电阻模块14的第二端与接地端VSS耦接，第一NMOS晶体管Mnr的栅极与第一电阻模块14的第一端耦接，第一NMOS晶体管Mnr的漏极和源极分别与电源端VDD、接地端VSS耦接；其中第一连接点15与输入端input电连接，CDM保护单元12与内部电路11相邻设置。
在实际应用中，上述电路结构可应用于半导体集成电路的氧化层比较薄的先进制程的输入电路的CDM静电保护，可应用于各类半导体集成电路如逻辑，模拟以及各类存储器芯片的CDM静电保护。
本实施方式中，第一电阻模块14包括第二NMOS晶体管Mr和第一电阻R1，第二NMOS晶体管Mr的栅极经由第一电阻R1耦接至电源端VDD，第二NMOS晶体管Mr的漏极为第一电阻模块14的第一端，第二NMOS晶体管Mr的源极为第一电阻模块14的第二端，即第一电阻模块14为常开MOS管，具体的说，在正常工作时，第二NMOS晶体管Mr的栅极经由第一电阻R1接电源端VDD，所以第二NMOS晶体管Mr接地，使得第一NMOS晶体管Mnr的栅极接地，从而第一NMOS晶体管Mnr处于断开状态，此时第一NMOS晶体管Mnr不影响正常电路的工作；当有静电脉冲产生、导致输入端input的电势升高时，第一二极管Dp1导通，使电源端VDD电压值升高，由于第一电容Cr的存在，导致第一NMOS晶体管Mnr的栅极电压相应升高，触发第一NMOS晶体管Mnr导通，使得静电电流经由第一NMOS晶体管Mnr泄放；当有静电脉冲产生、导致输入端input的电势降低时，触发第二二极管Dn1导通，相应降低第一NMOS管Mnr的源极电压。而由于第一电容Cr的存在，第一NMOS管栅极并不会瞬间降低，即第一NMOS管Mnr栅极电压高于源极电压，第一NMOS管Mnr导通，使得静电电流得以泄放。当然，第一电阻模块14也可以是纯电阻，具体泄放静电电流的过程与上述类似，此处不再赘述，值得一提的是，相比于直接使用电阻耦接第一NMOS晶体管Mnr的栅极和接地端VSS的方式，本实施方式中将第二NMOS晶体管Mr和第一电阻R1作为第一电阻模块14耦接第一NMOS晶体管Mnr的栅极和接地端VSS，能够减小第一电阻模块14的体积(若使用电阻作为第一电阻模块14，由于所需的电阻阻值较大，故占用体积较大)，从而更好的适应较小的ESD设计窗口。
在实际应用中，钳位电路13包括第二电容C、第二电阻模块R和第三NMOS晶体管Mn，第二电容C的第一端与电源端VDD耦接，第二电容C的第二端与第二电阻模块R的第一端耦接，第二电阻模块R的第二端与接地端VSS耦接，第三NMOS晶体管Mn的栅极与第二电阻模块R的第一端耦接，第三NMOS晶体管Mn的漏极和源极分别与电源端VDD、接地端VSS耦接，钳位电路13可以设置于电源端VDD和接地端VSS附近，用来泄放整个芯片的电源端VDD和接地端VSS之间的静电电流，具体的说，在正常工作时，第三NMOS晶体管Mn的栅极经由第二电阻模块R与接地端VSS耦接，使得第三NMOS晶体管Mn处于断开状态，此时，第三NMOS晶体管Mn不影响电路的工作；当有静电脉冲产生、导致电源端VDD的电势升高时，进而导致第三NMOS晶体管Mn的栅极电压相应升高，触发第三NMOS晶体管Mn导通，使得静电电流经由第三NMOS晶体管Mn进行泄放，实现了泄放整个芯片的电源端VDD和接地端VSS之间的静电电流。
可选的，电路还可以包括IO保护电路16，其中，IO保护电路16包括第三二极管Dp和第四二极管Dn，第三二极管Dp的负极与电源端VDD耦接，第三二极管Dp的正极与第四二极管Dn的负极耦接，第四二极管Dn的正极与接地端VSS耦接，第四二极管Dn的负极与输入端input耦接，第三二极管Dp和第四二极管Dn可以设置在输入端input端附近，从而与钳位电路13组合在一起构成整个芯片的静电保护，具体的说，在正常工作时，由于电源端VDD的电势高于接地端VSS的电势，使得第三二极管Dp和第四二极管Dn的正极的电压不高于负极的电压，从而第三二极管Dp和第四二极管Dn均处于断开状态，此时，第三二极管Dp和第四二极管Dn不影响电路的工作；当有静电脉冲产生、导致接地端VSS的电势升高时，静电电流使得第三二极管Dp和第四二极管Dn导通，从而静电电流经由第三二极管Dp和第四二极管Dn泄放，实现了泄放整个芯片的电源端VDD和接地端VSS之间的静电电流。
具体的说，内部电路11包括PMOS晶体管Mp2和第四NMOS晶体管Mn2，PMOS晶体管Mp2的源极与电源端VDD耦接，PMOS晶体管Mp2的漏极与第四NMOS晶体管Mn2的漏极耦接，第四NMOS晶体管Mn2的源极与接地端VSS耦接，PMOS晶体管的栅极和第四NMOS晶体管Mn2的栅极均耦接至第一连接点15，内部电路11为待保护的元件，其为一输入缓冲器，本领域的普通技术人员可以理解，内部电路11也可为接收输入信号的其他内部电路。
可选的，第一连接点15通过保护电阻Rin与输入端input电连接，保护电阻Rin用于分压(或阻碍电流)以避免HBM等模式ESD产生时，过多地传入内部电路将其损坏。
本发明实施方式相对于现有技术而言，钳位电路13用来泄放整个芯片的电源端VDD和接地端VSS之间的静电电流，CDM保护单元12用于给内部电路11静电保护。具体的说，关于CDM保护单元12的工作状态，可以分别正常工作、以及ESD发生两种状态，在正常工作时，第一NMOS晶体管Mnr的栅极通过第一电阻模块14耦接接地端VSS，使得第一NMOS晶体管Mnr处于断开状态，此时，CDM保护单元12不影响内部电路11的工作，保证了内部电路11的正常工作。当有静电脉冲产生时，静电放电通路要么通过单纯的第一二极管Dp1或第二二极管Dn1泄放静电电流，要么通过第一二极管Dp1和第一NMOS晶体管Mnr组成的组合电路或第一NMOS晶体管Mnr和第二二极管Dn1组成的组合电路泄放静电电流。若通过单纯的第一二极管Dp1或第二二极管Dn1泄放静电电流，由于第一二极管Dp1和第二二极管Dn1的导通电压比内部电路11的氧化层的击穿电压低，从而有效实现内部电路11的CDM静电保护。若通过第一二极管Dp1和第一NMOS晶体管Mnr组成的组合电路或第二二极管Dn1和第一NMOS晶体管Mnr组成的组合电路泄放静电电流，由于第一NMOS晶体管Mnr采用了栅极耦合效应，故触发电压比较低，使得第一二极管Dp1和第一NMOS晶体管Mnr组成的组合电路或第二二极管Dn1和第一NMOS晶体管Mnr组成的组合电路的触发电压比内部电路11的氧化层的击穿电压低，恢复了原来的ESD设计窗口，从而有效实现内部电路11的CDM静电保护。同时，由于CDM保护单元12是专门针对内部电路11进行静电保护的，因此，可以将CDM保护单元12设置在内部电路11附近，从而静电电流可以通过第一NMOS晶体管Mnr泄放，由于第一NMOS晶体管Mnr直接靠近内部电路11，CDM静电更容易通过第一NMOS晶体管Mnr快速泄放掉，距离近、寄生电阻小，能够保证内部电路11的氧化层两侧的电压差较小，进一步保证了内部电路11的CDM静电保护效果。
本发明的第二实施方式涉及一种芯片100，如图3所示，包括：输入端input、电源端VDD、接地端VSS、内部电路11、用于给内部电路11静电保护的CDM保护单元12；CDM保护单元12包括第一二极管Dp1、第二二极管Dn1、第一电容Cr、第一电阻模块14以及第一NMOS晶体管Mnr；第一二极管Dp1的负极与电源端VDD耦接，第一二极管Dp1的正极与第二二极管Dn1的负极耦接，第二二极管Dn1的正极与接地端VSS耦接，第二二极管Dn1的负极耦接于第一连接点15；第一电容Cr的第一端与电源端VDD耦接，第一电容Cr的第二端与第一电阻模块14的第一端耦接，第一电阻模块14的第二端与接地端VSS耦接，第一NMOS晶体管Mnr的栅极与第一电阻模块14的第一端耦接，第一NMOS晶体管Mnr的漏极和源极分别与电源端VDD、接地端VSS耦接；其中第一连接点15与输入端input电连接，CDM保护单元12与内部电路11相邻设置。
可选的，芯片100还包括与输入端input、电源端VDD和接地端VSS耦接的钳位电路13，钳位电路13与电源端VDD以及接地端VSS相邻设置，进一步的，钳位电路13包括第二电容C、第二电阻模块R和第三NMOS晶体管Mn，第二电容C的第一端与电源端VDD耦接，第二电容C的第二端与第二电阻模块R的第一端耦接，第二电阻模块R的第二端与接地端VSS耦接，第三NMOS晶体管Mn的栅极与第二电阻模块R的第一端耦接，第三NMOS晶体管Mn的漏极和源极分别与电源端VDD、接地端VSS耦接，第二电容C、第二电阻模块R和第三NMOS晶体管Mn与电源端VDD以及接地端VSS相邻设置，钳位电路13用来泄放整个芯片100的电源端VDD和接地端VSS之间的静电电流，具体的说，在正常工作时，第三NMOS晶体管Mn的栅极经由第二电阻模块R与接地端VSS耦接，使得第三NMOS晶体管Mn处于断开状态，此时，第三NMOS晶体管Mn不影响电路的工作；当有静电脉冲产生、导致电源端VDD的电势升高时，进而导致第三NMOS晶体管Mn的栅极电压升高，触发第三NMOS晶体管Mn导通，使得静电电流经由第三NMOS晶体管Mn泄放，实现了泄放整个芯片100的电源端VDD和接地端VSS之间的静电电流。
可选的，第一连接点15通过保护电阻Rin与输入端input电连接，保护电阻Rin用于分压(或阻碍电流)以避免HBM等模式ESD产生时，过多地传入内部电路将其损坏。
可选的，芯片100还包括第三二极管Dp和第四二极管Dn，第三二极管Dp的负极与电源端VDD耦接，第三二极管Dp的正极与第四二极管Dn的负极耦接，第四二极管Dn的正极与接地端VSS耦接，第四二极管Dn的负极与输入端input耦接，第三二极管Dp和第四二极管Dn与输入端input相邻设置，第三二极管Dp和第四二极管Dn与钳位电路13组合在一起构成整个芯片100的静电保护，具体的说，在正常工作时，由于电源端VDD的电势高于接地端VSS的电势，使得第三二极管Dp和第四二极管Dn的正极的电压不高于负极的电压，从而第三二极管Dp和第四二极管Dn均处于断开状态，此时，第三二极管Dp和第四二极管Dn不影响电路的工作；当有静电脉冲产生、导致接地端VSS的电势升高时，静电电流使得第三二极管Dp和第四二极管Dn导通，从而静电电流经由第三二极管Dp和第四二极管Dn泄放，实现了泄放整个芯片100的电源端VDD和接地端VSS之间的静电电流。
不难发现，本实施方式为与第一实施方式相对应的芯片100的实施例，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。
本发明实施方式相对于现有技术而言，钳位电路13用来泄放整个芯片100的电源端VDD和接地端VSS之间的静电电流，CDM保护单元12用于给内部电路11静电保护。具体的说，关于CDM保护单元12的工作状态，可以分别正常工作、以及ESD发生两种状态，在正常工作时，第一NMOS晶体管Mnr的栅极通过第一电阻模块14耦接接地端VSS，第一NMOS晶体管Mnr关掉，此时，CDM保护单元12不影响内部电路11的工作，保证了内部电路11的正常工作。当有ESD发生时，静电放电通路要么通过单纯的第一二极管Dp1或第二二极管Dn1泄放静电电流，要么通过第一二极管Dp1和第一NMOS晶体管Mnr组成的组合电路或第一NMOS晶体管Mnr和第二二极管Dn1组成的组合电路泄放静电电流。若通过单纯的第一二极管Dp1或第二二极管Dn1泄放静电电流，由于第一二极管Dp1和第二二极管Dn1的导通电压比内部电路11的氧化层的击穿电压低，从而有效实现内部电路11的CDM静电保护。若通过第一二极管Dp1和第一NMOS晶体管Mnr组成的组合电路或第二二极管Dn1和第一NMOS晶体管Mnr组成的组合电路泄放静电电流，由于第一NMOS晶体管Mnr采用了栅极耦合效应，故触发电压比较低，使得第一二极管Dp1和第一NMOS晶体管Mnr组成的组合电路或第二二极管Dn1和第一NMOS晶体管Mnr组成的组合电路的触发电压也比内部电路11的氧化层的击穿电压低，恢复了原来的ESD设计窗口，从而有效实现内部电路11的CDM静电保护。同时，由于CDM保护单元12是专门针对内部电路11进行静电保护的，因此，可以将CDM保护单元12设置在内部电路11附近，从而静电电流可以通过第一NMOS晶体管Mnr泄放，由于第一NMOS晶体管Mnr直接靠近内部电路11，CDM静电更容易通过第一NMOS晶体管Mnr快速泄放掉，并且距离近、寄生电阻小，能够保证内部电路11的氧化层两侧的电压差较小，进一步保证了内部电路11的CDM静电保护效果。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
Claims (11)
1.一种电路，其特征在于，包括：
输入端、电源端、接地端、内部电路、用于给所述内部电路静电保护的CDM保护单元、以及与所述电源端和所述接地端耦接的钳位电路；
所述CDM保护单元包括第一二极管、第二二极管、第一电容、第一电阻模块以及第一NMOS晶体管；
所述第一二极管的负极与所述电源端耦接，所述第一二极管的正极与所述第二二极管的负极耦接，所述第二二极管的正极与所述接地端耦接，所述第二二极管的负极耦接于第一连接点；
所述第一电容的第一端与所述电源端耦接，所述第一电容的第二端与所述第一电阻模块的第一端耦接，所述第一电阻模块的第二端与所述接地端耦接，所述第一NMOS晶体管的栅极与所述第一电阻模块的第一端耦接，所述第一NMOS晶体管的漏极和源极分别与所述电源端、所述接地端耦接；
其中，所述第一连接点与所述输入端电连接，所述CDM保护单元与所述内部电路相邻设置。
2.根据权利要求1所述的电路，其特征在于，所述第一电阻模块包括第二NMOS晶体管和第一电阻，所述第二NMOS晶体管的栅极经由所述第一电阻耦接至所述电源端，所述第二NMOS晶体管的漏极为所述第一电阻模块的第一端，所述第二NMOS晶体管的源极为所述第一电阻模块的第二端。
3.根据权利要求1所述的电路，其特征在于，所述钳位电路包括第二电容、第二电阻模块和第三NMOS晶体管，所述第二电容的第一端与所述电源端耦接，所述第二电容的第二端与所述第二电阻模块的第一端耦接，所述第二电阻模块的第二端与所述接地端耦接，所述第三NMOS晶体管的栅极与所述第二电阻模块的第一端耦接，所述第三NMOS晶体管的漏极和源极分别与所述电源端、所述接地端耦接。
4.根据权利要求1所述的电路，其特征在于，所述第一连接点通过保护电阻与所述输入端电连接。
5.根据权利要求4所述的电路，其特征在于，还包括第三二极管和第四二极管，所述第三二极管的负极与所述电源端耦接，所述第三二极管的正极与所述第四二极管的负极耦接，所述第四二极管的正极与所述接地端耦接，所述第四二极管的负极与所述输入端耦接。
6.根据权利要求1所述的电路，其特征在于，所述内部电路包括PMOS晶体管和第四NMOS晶体管，所述PMOS晶体管的源极与所述电源端耦接，所述PMOS晶体管的漏极与所述第四NMOS晶体管的漏极耦接，所述第四NMOS晶体管的源极与所述接地端耦接，所述PMOS晶体管的栅极和所述第四NMOS晶体管的栅极均耦接至所述第一连接点。
7.一种芯片，其特征在于，包括：输入端、电源端、接地端、内部电路、用于给所述内部电路静电保护的CDM保护单元；
所述CDM保护单元包括第一二极管、第二二极管、第一电容、第一电阻模块以及第一NMOS晶体管；
所述第一二极管的负极与所述电源端耦接，所述第一二极管的正极与所述第二二极管的负极耦接，所述第二二极管的正极与所述接地端耦接，所述第二二极管的负极耦接于第一连接点；
所述第一电容的第一端与所述电源端耦接，所述第一电容的第二端与所述第一电阻模块的第一端耦接，所述第一电阻模块的第二端与所述接地端耦接，所述第一NMOS晶体管的栅极与所述第一电阻模块的第一端耦接，所述第一NMOS晶体管的漏极和源极分别与所述电源端、所述接地端耦接；
其中，所述第一连接点与所述输入端电连接，所述CDM保护单元与所述内部电路相邻设置。
8.根据权利要求7所述的芯片，其特征在于，还包括与所述输入端、所述电源端和所述接地端耦接的钳位电路，所述钳位电路与所述电源端以及所述接地端相邻设置。
9.根据权利要求8所述的芯片，其特征在于，所述钳位电路包括第二电容、第二电阻模块和第三NMOS晶体管，所述第二电容的第一端与所述电源端耦接，所述第二电容的第二端与所述第二电阻模块的第一端耦接，所述第二电阻模块的第二端与所述接地端耦接，所述第三NMOS晶体管的栅极与所述第二电阻模块的第一端耦接，所述第三NMOS晶体管的漏极和源极分别与所述电源端、所述接地端耦接，所述第二电容、第二电阻模块和第三NMOS晶体管与所述电源端以及所述接地端相邻设置。
10.根据权利要求7所述的芯片，其特征在于，所述第一连接点通过保护电阻与所述输入端电连接。
11.根据权利要求10所述的芯片，其特征在于，还包括第三二极管和第四二极管，所述第三二极管的负极与所述电源端耦接，所述第三二极管的正极与所述第四二极管的负极耦接，所述第四二极管的正极与所述接地端耦接，所述第四二极管的负极与所述输入端耦接，所述第三二极管和所述第四二极管与所述输入端相邻设置。
Priority Applications (1)
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|---|---|---|---|
| CN201910635766.XA CN112234591A (zh) | 2019-07-15 | 2019-07-15 | 一种电路及芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910635766.XA CN112234591A (zh) | 2019-07-15 | 2019-07-15 | 一种电路及芯片 |
Publications (1)
| Publication Number | Publication Date |
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| CN112234591A true CN112234591A (zh) | 2021-01-15 |
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Family Applications (1)
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|---|---|---|---|
| CN201910635766.XA Pending CN112234591A (zh) | 2019-07-15 | 2019-07-15 | 一种电路及芯片 |
Country Status (1)
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- 2019-07-15 CN CN201910635766.XA patent/CN112234591A/zh active Pending
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