CN112230879A - 一种基于fpga字节和比特数据处理发送方法 - Google Patents

一种基于fpga字节和比特数据处理发送方法 Download PDF

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Abstract

本发明公开了一种基于FPGA字节和比特数据处理发送方法，S1，将待发送原始数据写入存储器中；S2，从存储器中获取数据包，并根据字节byte和比特bite分成两路分别进行读取处理获得相应数据包，设置数据包获取完成标志，以及设置字节byte分路和比特bite分路的区分标志；S3，检测步骤S2中获数据包获取完成标志和区分标志后，将不同分路数据包存入对应存储器中；S4，在不同数据处理分路所对应的存储器中，分别取出相应数据进行分别处理后；S5，对在两种分路数据处理方式处理后的数据分别进行组帧，然后发送出去等；本发明解决了数据传输在安全性、正确性、适用性和实用性难以均衡的问题等。

Description

一种基于FPGA字节和比特数据处理发送方法
技术领域
本发明涉及数据传输处理领域，更为具体的，涉及一种基于FPGA字节和比特数据处理发送方法。
背景技术
面对世界激烈的科技竞争环境，如何将数据进行有效高速地传输就十分关键。FPGA作为现场可编程门阵列，由于其可编程的优势，可以按照编程者的想法进行功能的实现，因此广泛应用于数据的处理与高速传输领域。在FPGA和其他设备进行通信的时候，如果传输的是大量数据，需要打包组帧进行传输发送，基于FPGA进行组帧的现有方案中，大都存在数据的安全性、正确性、适用性和实用性难以均衡，以及存在运算和逻辑处理方式复杂等问题。
发明内容
本发明的目的在于克服现有技术的不足，提供一种基于FPGA字节和比特数据处理发送方法，将数据传输领域经常会遇到的字节或者比特传输两种的情况，整合到一个传输模型，可以同时处理这两种情况，解决了数据传输在安全性、正确性、适用性和实用性难以均衡的问题等。
本发明的目的是通过以下方案实现的：
一种基于FPGA字节和比特数据处理发送方法，包括步骤：
S1，将待发送原始数据写入存储器中；
S2，从存储器中获取数据包，并根据字节byte和比特bite分成两路分别进行读取处理获得相应数据包，设置数据包获取完成标志，以及设置字节byte分路和比特bite分路的区分标志；
S3，检测步骤S2中获数据包获取完成标志和区分标志后，将不同分路数据包存入对应存储器中，转S4；
S4，在不同数据处理分路所对应的存储器中，分别取出相应数据进行分别处理后，转S5；
S5，对在两种分路数据处理方式处理后的数据分别进行组帧，然后发送出去。
进一步地，所述存储器包括FIFO存储器；且在步骤S1中将待发送原始数据写入FIFO存储器的缓冲区中。
进一步地，在步骤S2中，在两路分别进行读取处理时，每路均一次性读空存储器中数据，且每路最大读取数量不超过发送通道中的存储器的深度。
进一步地，在字节byte数据的数据头添加区分字节，用于标记字节byte处理分路，且比特bite处理分路不作处理。
进一步地，在步骤S3中，所述存储器包括字节处理格式FIFO存储器和比特处理格式FIFO存储器。
进一步地，在步骤S4中，包括数据字节处理步骤：
S41，对数据需要进行CRC校验；
S42，将校验值放在数据帧后面，形成新的一个数据帧；
S43，对新数据帧以单元形式进行字节处理：
S44，在步骤S43中字节处理后的数据帧首尾各加上比特数据。
进一步地，在步骤S4中，包括数据比特处理步骤：
SS41，对数据需要进行CRC校验；
SS42，将校验值放在信息帧后面，形成新的一个数据帧；
SS43，对新数据帧进行检测，当检测到连续多个1在一起时，后面加一个0；
SS44，在步骤SS43中检测处理后的数据帧首尾各加上比特数据。
本发明的有益效果是：
本发明将数据传输领域经常会遇到的字节或者比特传输两种的情况，整合到一个传输模型，可以同时处理这两种情况，解决了数据传输在安全性、正确性、适用性和实用性难以均衡的问题。且该方法可以移植于FPGA的多种高速传播总线中，不仅可以高速通信而且可以适用两种方式组合的多种情况，在实际工程中的实用性非常高，适应通信发展速率带宽都更高要求的开发环境，特别是可以满足通信行业需求特别的大FPGA开发环境使用需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为方法总体原理图；
图2为数据信号时序图；
图3为数据帧格式图；
图4为发送运算处理流程图；
图5为原始数据图；
图6为字节处理获取数据包后数据；
图7为比特处理获取数据包后数据；
图8为经过字节处理完后的数据；
图9为经过比特处理完后的数据；
图10为本发明的方法流程图。
具体实施方式
本说明书中所有实施例公开的所有特征(包括任何附加权利要求、摘要和附图)，或隐含公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合和/或扩展、替换。
如图1～10所示，一种基于FPGA字节和比特数据处理发送方法，包括步骤：
S1，将待发送原始数据写入存储器中；
S2，从存储器中获取数据包，并根据字节byte和比特bite分成两路分别进行读取处理获得相应数据包，设置数据包获取完成标志，以及设置字节byte分路和比特bite分路的区分标志；
S3，检测步骤S2中获数据包获取完成标志和区分标志后，将不同分路数据包存入对应存储器中，转S4；
S4，在不同数据处理分路所对应的存储器中，分别取出相应数据进行分别处理后，转S5；
S5，对在两种分路数据处理方式处理后的数据分别进行组帧，然后发送出去。
进一步地，所述存储器包括FIFO存储器；且在步骤S1中将待发送原始数据写入FIFO存储器的缓冲区中。
进一步地，在步骤S2中，在两路分别进行读取处理时，每路均一次性读空存储器中数据，且每路最大读取数量不超过发送通道中的存储器的深度。
进一步地，在字节byte数据的数据头添加区分字节，用于标记字节byte处理分路，且比特bite处理分路不作处理。
进一步地，在步骤S3中，所述存储器包括字节处理格式FIFO存储器和比特处理格式FIFO存储器。
进一步地，在步骤S4中，包括数据字节处理步骤：
S41，对数据需要进行CRC校验；
S42，将校验值放在数据帧后面，形成新的一个数据帧；
S43，对新数据帧以单元形式进行字节处理：
S44，在步骤S43中字节处理后的数据帧首尾各加上比特数据。
进一步地，在步骤S4中，包括数据比特处理步骤：
SS41，对数据需要进行CRC校验；
SS42，将校验值放在信息帧后面，形成新的一个数据帧；
SS43，对新数据帧进行检测，当检测到连续多个1在一起时，后面加一个0；
SS44，在步骤SS43中检测处理后的数据帧首尾各加上比特数据。
在本发明的实施例中，如图1，本方法可以包括原始数据发送、获取数据包、发送运算处理，其中，可以将需要处理的原始数据写进FIFO中，获取数据包根据字节还是比特处理的提示信号，组成相应数据包，最后将获取的数据包传入发送运算处理环节。在两种处理模式数据后添加CRC校验值，对于字节的转义若遇到0x3c，则转换成0x3b，0x1c；遇到0x3b则转换成0x3b，0x1b；对于比特的转义当遇到找到连续3个1在一起时，后面加一个0，最后可以在两种处理方式各自形成的数据帧的帧头帧尾添加3C。
原始数据发送：
将需要发送原始数据写入缓冲区FIFO中(512*8bit)，这里原始数据设置为16进制数3b、3c、3d、3e、3f、40、41、42、43，对于数据字母的大小写并不影响都是代表同一个16进制数。
获取数据包：
对于收到的原始数据根据字节(byte)和比特(bite)分成两路处理。为了区别于字节处理还是比特处理，将字节数据的数据头添加了10个字节0xaa。在对字节和比特数据包进行提取时，一次性读空FIFO(最大取数数量不得超过发送通道中的FIFO的深度)，再根据各自情况进行上述方式的数据处理。字节处理方式的数据变为:aa、aa、aa、aa、aa、aa、aa、aa、aa、aa、3b、3c、3d、3e、3f、40、41、42、43。比特处理方式的数据为：3b、3c、3d、3e、3f、40、41、42、43。
程序设计思路：
在程序设计上选用一个区分标志输入，区分是字节处理模式还是比特处理模式，数据信号时序状态如图2。
发送运算处理：
对于需要字节或是比特处理的数据数据帧的格式如图3，帧信息的尾部添加16位的CRC校验值，再在组合的数据首尾添加标识3C。在接收不同处理方式获取数据包的数据后，发送运算的处理流程如图4所示。
数据字节处理步骤：
1、对根据获取数据处理环节要求处理后原始数据需要进行CRC校验，CRC校验选用CRC—16/X25，其校验生成多项式：x16+x12+x5+1。校验值为16位；(注：对于校验数据，只处理帧数据信息部分，不要校验码或进行字节、比特处理后的数据也输入到校验输入中去进行校验)。举例，对于处理数据aa、aa、aa、aa、aa、aa、aa、aa、aa、aa、3b、3c、3d、3e、3f、40、41、42、43，其校验值为dd、fb。
2、将校验值放在数据帧后面，形成新的一个数据帧，aa、aa、aa、aa、aa、aa、aa、aa、aa、aa、3b、3c、3d、3e、3f、40、41、42、43、dd、fb。
3、对新数据帧以8位为一单元进行字节处理：从头开始处理，若遇到0x3c，则转换成0x3b，0x1c；若遇到0x3b，则转换成0x3b，0x1b；对于新数据帧就变成了aa、aa、aa、aa、aa、aa、aa、aa、aa、aa、3b、1b、3b、1c、3d、3e、3f、40、41、42、43、dd、fb。
4、在处理后的数据帧首尾各加上一个0x3c的8位比特数据，为3c、aa、aa、aa、aa、aa、aa、aa、aa、aa、aa、3b、1b、3b、1c、3d、3e、3f、40、41、42、43、dd、fb、3c。
5、将经过以上步骤字节处理后数据帧存入相应FIFO中。
数据比特处理步骤：
1、对根据获取数据处理环节要求处理后原始数据需要进行CRC校验，CRC校验选用CRC—16/X25，其校验生成多项式：x16+x12+x5+1。校验值为16位；举例对于处理数据3b、3c、3d、3e、3f、40、41、42、43，其校验值为31、63。
2、将校验值放在信息帧后面，形成新的一个数据帧3b、3c、3d、3e、3f、40、41、42、43、31、63。
3、根据比特处理要求，对新数据帧检测，当找到连续3个1在一起时，后面加一个0，变成“1110”。如“111111110101”变成“11101110110101”，由于比特处理方式处理的数据一般情况下组成的数据帧都不会是8比特的整数倍，因此将数据转化成2进制更能准确进行观察。步骤2组成的信息帧为：00111011、00111100、00111101、00111110、00111111、01000000、01000001、01000010、01000011、00110001、01100011根据比特处理规则数据帧变为：00111001、10011101、00001110、10100111、01100011、10111001、00000001、00000101、00001001、00001100、11000101、100011、
4、在处理后的数据帧首尾各加上一个0x3c的8位比特数据为：00111100、00111001、10011101、00001110、10100111、01100011、10111001、00000001、00000101、00001001、00001100、11000101、10001100、111100
5、将经过以上步骤比特处理后数据帧存入相应FIFO中。
基于此，本领域人员可以实施步骤，例如程序设计的思路：
ST0：检测到获取数据包程序完成标志和数据处理方式的标志后，数据存入相应FIFO，转ST1；
ST1：根据不同数据处理模式对应的FIFO中取出相应数据，进行对应方式的处理，转入ST2；
ST2：对两种数据处理方式组帧。
1、进行CRC校验；
2、对CRC校验后的数据按模式进行字节处理方法或比特处理方法进行处理；
3、对处理后的数据头和尾分别添加3C，存入相应FIFO。
根据本文提出的数据处理方法，在FPGA软件vivado2019上进行了仿真，验证了方法的可行性，结果如下：
1、将原始数据存入FIFO中，数据值为3b、3c、3d、3e、3f、40、41、42、43，如图5；经过数据包获取环节处理字节处理方式的数据变为:aa、aa、aa、aa、aa、aa、aa、aa、aa、aa、3b、3c、3d、3e、3f、40、41、42、43；比特处理方式的数据为：3b、3c、3d、3e、3f、40、41、42、43；
2、经过数据字节处理方式处理的结果应为3c、aa、aa、aa、aa、aa、aa、aa、aa、aa、aa、3b、1b、3b、1c、3d、3e、3f、40、41、42、43、dd、fb、3c，经过比特数据字节处理方式处理的结果因为处理后的数据长度比特数不为8的整数倍，所以选用比特输出方式进行观察，按照处理过程结果应为00111100、00111001、10011101、00001110、10100111、01100011、10111001、00000001、00000101、00001001、00001100、11000101、10001100、111100，实际仿真值与理论值是一致的，验证了方法的正确性和可行性。
为了保护数据的安全性，本实施例方法对原始数据进行了字节和比特两种不同方式的转义，由于1个字节是8比特，而数据按比特进行转义处理后的数据比特数经常不是8倍数，因此字节处理方式并不适用。如果数据都按照比特处理，其运算和逻辑处理方式的都变得非常复杂。
为了保护数据的正确性，本实施例方法对数据帧添加了帧头和帧尾，选用CRC—16/X25，其校验生成多项式可以为：x16+x12+x5+1。CRC具有数据传输检错功能，对数据进行多项式计算，并将得到的结果附在帧的后面，然后对数据添加帧头帧尾，双重保护保证数据的正确性。
本方法选用数据帧的帧头帧尾为16进制3C，3C转换为2进制为00111100，这样的数据形式便于观察帧头帧尾，考虑到帧头帧尾选用3C，则字节的转义若遇到0x3c，转换成0x3b，0x1c；遇到0x3b转换成0x3b，0x1b；对于比特的转义当遇到找到连续3个1在一起时，后面加一个0，两种方法是根据帧头、尾为3C，有效避免了数据种如果有帧头、帧尾一样数据，会进行错误判别的情况。
对于实际的大量数据传输，在FPGA上字节和比特数据的处理都是十分常见的，但是现用方法都是针对单一的情景进行处理，而不能对于两种方式都进行处理，因此为更好解决这类问题，本发明提出了一种适用性和实用性更高的方法。
两种方法的处理方式的组帧选用CRC校验和帧头帧尾为3C，可以有效的检验的发送数据的正确性。
方法选用数据帧的帧头帧尾为16进制3C，3C转换为2进制为00111100，这样的数据形式便于观察帧头帧尾，考虑到帧头帧尾选用3C。
帧头帧尾为3C，字节的转义若遇到0x3c，转换成0x3b，0x1c；遇到0x3b转换成0x3b，0x1b；对于比特的转义当遇到找到连续3个1在一起时，后面加一个0，两种方法是根据帧头、尾为3C，有效避免了数据种如果有帧头、帧尾一样数据，会进行错误判别的情况。
实验仿真结果
根据本发明提出的数据处理方法，在FPGA软件vivado2019上进行了仿真，验证了方法的可行性，结果如下：
1、将原始数据存入FIFO中，数据值为3b、3c、3d、3e、3f、40、41、42、43，如图5。
经过数据包获取环节处理字节处理方式的数据变为：aa、aa、aa、aa、aa、aa、aa、aa、aa、aa、3b、3c、3d、3e、3f、40、41、42、43，如图6。
比特处理方式的数据为：3b、3c、3d、3e、3f、40、41、42、43，如图7。
经过数据字节处理方式处理的结果应为3c、aa、aa、aa、aa、aa、aa、aa、aa、aa、aa、3b、1b、3b、1c、3d、3e、3f、40、41、42、43、dd、fb、3c，实际仿真结果如图8。
经过比特数据字节处理方式处理的结果因为处理后的数据长度比特数不为8的整数倍，所以选用比特输出方式进行观察，按照处理过程结果应为00111100、00111001、10011101、00001110、10100111、01100011、10111001、00000001、00000101、00001001、00001100、11000101、10001100、111100实际仿真结果蓝色竖线之间如图9。
对于实际仿真值与理论值是一致的，验证了方法的正确性和可行性。
本发明功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，在一台计算机设备(可以是个人计算机，服务器，或者网络设备等)以及相应的软件中执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、或者光盘等各种可以存储程序代码的介质，进行测试或者实际的数据在程序实现中存在于只读存储器(Random Access Memory，RAM)、随机存取存储器(Random Access Memory，RAM)等。

Claims (7)

1.一种基于FPGA字节和比特数据处理发送方法，其特征在于，包括步骤：
S1，将待发送原始数据写入存储器中；
S2，从存储器中获取数据包，并根据字节byte和比特bite分成两路分别进行读取处理获得相应数据包，设置数据包获取完成标志，以及设置字节byte分路和比特bite分路的区分标志；
S3，检测步骤S2中获数据包获取完成标志和区分标志后，将不同分路数据包存入对应存储器中，转S4；
S4，在不同数据处理分路所对应的存储器中，分别取出相应数据进行分别处理后，转S5；
S5，对在两种分路数据处理方式处理后的数据分别进行组帧，然后发送出去。
2.根据权利要求1所述的基于FPGA字节和比特数据处理发送方法，其特征在于，所述存储器包括FIFO存储器；且在步骤S1中将待发送原始数据写入FIFO存储器的缓冲区中。
3.根据权利要求1所述的基于FPGA字节和比特数据处理发送方法，其特征在于，在步骤S2中，在两路分别进行读取处理时，每路均一次性读空存储器中数据，且每路最大读取数量不超过发送通道中的存储器的深度。
4.根据权利要求1所述的基于FPGA字节和比特数据处理发送方法，其特征在于，在字节byte数据的数据头添加区分字节，用于标记字节byte处理分路，且比特bite处理分路不作处理。
5.根据权利要求1所述的基于FPGA字节和比特数据处理发送方法，其特征在于，在步骤S3中，所述存储器包括字节处理格式FIFO存储器和比特处理格式FIFO存储器。
6.根据权利要求1所述的基于FPGA字节和比特数据处理发送方法，其特征在于，在步骤S4中，包括数据字节处理步骤：
S41，对数据需要进行CRC校验；
S42，将校验值放在数据帧后面，形成新的一个数据帧；
S43，对新数据帧以单元形式进行字节处理：
S44，在步骤S43中字节处理后的数据帧首尾各加上比特数据。
7.根据权利要求1所述的基于FPGA字节和比特数据处理发送方法，其特征在于，在步骤S4中，包括数据比特处理步骤：
SS41，对数据需要进行CRC校验；
SS42，将校验值放在信息帧后面，形成新的一个数据帧；
SS43，对新数据帧进行检测，当检测到连续多个1在一起时，后面加一个0；
SS44，在步骤SS43中检测处理后的数据帧首尾各加上比特数据。
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