CN112216670A - 一种高压功率半导体芯片的封装结构和封装方法 - Google Patents

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Abstract

本发明提供一种高压功率半导体芯片的封装结构与封装方法，高压功率半导体芯片的封装结构包括基板；位于部分集电极导电层上且与集电极导电层电学连接的高压功率半导体芯片，高压功率半导体芯片的发射极与发射极导电层电学连接；集电极引出端子，位于集电极导电层上且与集电极导电层电学连接；发射极引出端子，位于发射极导电层上且与发射极导电层电学连接；集电极引出端子包括第一段区，发射极引出端子包括与第一段区相对设置的第二段区，第一段区朝向发射极引出端子凹进，和/或，第二段区朝向集电极引出端子凹进；第一绝缘填充层，第一段区与第二段区之间，该封装结构具有较小的寄生电感，因此适用于高压功率半导体芯片封装。

Description

一种高压功率半导体芯片的封装结构和封装方法
技术领域
本发明涉及电力半导体器件封装领域，具体涉及一种高压功率半导体芯片的封装结构和封装方法。
背景技术
为满足可再生能源的大规模开发和利用，传统电网正向以电力电子技术广泛应用为代表的智能电网方向发展，电力电子装置在国家电网公司坚强智能电网建设、FACTS高压输电、新能源接入等各个领域都发挥着不可替代的作用，这无疑对高压、大容量、高频、耐高温的电力电子器件提出了更高的需求。目前电力系统的大功率电力电子装置绝大多数都是采用硅基电力电子器件来实现电能的控制和转换，由于硅基电力电子器件受制于材料本身在耐压和工作温度等物理特性的限制，因此要想从根本上提高大功率电力电子装备的可靠性和稳定性，降低系统的总体损耗，提高能源的控制转换效率，需要研究开发更高耐压、更低功耗和耐高温的新型电力电子器件。碳化硅(Silicon Carbide，SiC)基器件是目前为止技术最成熟、应用最广泛的第三代半导体电力电子器件之一，可以打破传统硅基器件的物理极限，具有电压等级高、通流能力大、损耗小、散热快等优点，可广泛应用于固态变压器、固态断路器等新型电力电子装备以及传统的FACTS和直流输电装备，将对电力系统的经济安全运行等方面产生重要影响，实现电网技术的革新。
传统的硅基功率半导体芯片的应用开关频率小于40kHZ，碳化硅基功率半导体芯片的应用开关频率大于100kHz，即碳化硅基功率半导体芯片的应用开关频率远大于传统硅基功率半导体芯片。目前针对于高压碳化硅基器件的封装结构较少，高压碳化硅基器件需要低的寄生电感(小于10nH)，用于传统硅基功率半导体芯片的封装结构的寄生电感极高。而过高的寄生电感在器件开关过程中会产生很高的电压尖峰，从而影响开关频率，因此传统硅基功率半导体芯片的封装结构不适用于高压功率半导体芯片封装。
发明内容
本发明要解决的技术问题在于克服现有技术中的功率半导体芯片的封装结构的寄生电感高的缺陷。
为了解决上述技术问题，本发明提供一种高压功率半导体芯片的封装结构，包括：
基板，所述基板表面设置有分立的发射极导电层和集电极导电层；
位于部分所述集电极导电层上且与集电极导电层电学连接的高压功率半导体芯片，所述高压功率半导体芯片与所述基板相背的一面具有发射极，所述发射极与所述发射极导电层电学连接；
集电极引出端子，所述集电极引出端子位于所述集电极导电层上且与所述集电极导电层电学连接；
发射极引出端子，所述发射极引出端子位于所述发射极导电层上且与所述发射极导电层电学连接；
所述集电极引出端子包括第一段区，所述发射极引出端子包括与第一段区相对设置的第二段区，第一段区朝向所述发射极引出端子凹进，和/或，所述第二段区朝向所述集电极引出端子凹进；
第一绝缘填充层，第一绝缘填充层位于所述第一段区与所述第二段区之间。
可选的，所述集电极导电层与所述发射极导电层相对设置，所述高压功率半导体芯片位于所述集电极引出端子和所述发射极引出端子之间。
可选的，所述高压功率半导体芯片的封装结构还包括：
底板；所述基板位于部分底板上；
绝缘框体；所述绝缘框体包括：中空结构的框架本体，所述框架本体位于基板周围的所述底板上；搭载在所述框架本体上的框盖，所述框盖中具有贯穿所述框盖的集电极开口和发射极开口；
所述集电极引出端子位于所述框架本体中且延伸至集电极开口外，所述发射极引出端子位于所述框架本体中且延伸至发射极开口外，第一段区和第二段区位于所述框架本体的内部；
所述框盖包括框盖本体和与所述框盖本体连接的绝缘填充层，所述绝缘填充层位于所述集电极开口和发射极开口之间，所述绝缘填充层包括第一绝缘填充层，第一绝缘填充层相对于所述框盖本体朝向底板延伸。
可选的，所述第一段区位于集电极引出端子的顶端和底端之间，第二段区位于发射极引出端子的顶端和底端之间；所述集电极引出端子的顶端至发射极引出端子的顶端之间的距离大于所述第一段区至第二段区之间的距离；
所述绝缘填充层还包括与所述框盖本体连接的第二绝缘填充层，所述第二绝缘填充层位于第一绝缘填充层背向所述底板的一侧且与所述第一绝缘填充层连接；
所述集电极引出端子的顶端至第一段区的顶端之间的区域为第三段区，发射极引出端子的顶端至第二段区的顶端之间的区域为第四段区；
所述第二绝缘填充层位于第三段区和第四段区之间。
可选的，所述第二绝缘填充层为加强筋结构。
可选的，所述集电极引出端子远离所述基板的顶端设置有第一连接片；所述发射极引出端子远离所述基板的顶端设置有第二连接片；
所述绝缘框体还包括：分别位于所述集电极开口和发射极开口中的填充件，且填充件搭载在所述框架本体上；所述第一连接片和所述第二连接片位于所述填充件背向所述基板的一侧且与所述填充件的上表面接触。
可选的，所述第一连接片中具有贯穿所述第一连接片的第一孔；所述第二连接片中具有贯穿所述第二连接片的第二孔；所述填充件中具有贯穿所述填充件的第三孔，位于所述第一连接片下方的所述填充件的第三孔与所述第一孔连通，位于所述第二连接片下方的所述填充件的所述第三孔与所述第二孔连通。
可选的，所述集电极引出端子的高度为38mm-40mm；所述发射极引出端子的高度为38mm-40mm。
可选的，第一段区占据所述集电极引出端子的高度的5mm～6mm；第二段区占据所述发射极引出端子的高度的17mm～18mm。
可选的，所述高压功率半导体芯片的封装结构还包括封装胶层，所述封装胶位于由所述底板、框架本体和所述框盖构成的容置内腔内且覆盖所述高压功率半导体芯片。
可选的，所述封装胶层包括硅凝胶层和位于硅凝胶层背向所述基板一侧表面的环氧胶层，其中，所述硅凝胶层的顶面与所述第一段区或第二段区的顶部平齐。
本发明还提供一种高压功率半导体芯片的封装方法，包括以下步骤：
提供基板、高压功率半导体芯片、集电极引出端子和发射极引出端子，所述基板表面设置有分立的发射极导电层和集电极导电层，所述高压功率半导体芯片与所述基板相背的一面具有发射极；
将所述高压功率半导体芯片设置在部分所述集电极导电层上，高压功率半导体芯片与集电极导电层电学连接，所述发射极与所述发射极导电层电学连接；
将所述集电极引出端子设置于所述集电极导电层上，所述集电极引出端子与所述集电极导电层电学连接，所述集电极引出端子包括第一段区；
将发射极引出端子设置于所述发射极导电层上，所述发射极引出端子与所述发射极导电层电学连接，所述发射极引出端子包括与第一段区相对设置的第二段区，第一段区朝向所述发射极引出端子凹进，和/或，所述第二段区朝向所述集电极引出端子凹进；
在所述第一段区与所述第二段区之间设置第一绝缘填充层。
可选的，所述的高压功率半导体芯片的封装方法还包括：
提供底板和绝缘框体，所述绝缘框体包括：中空结构的框架本体和框盖，所述框盖中具有贯穿所述框盖的集电极开口和发射极开口，所述框盖包括所述框盖本体和与所述框盖本体连接的所述绝缘填充层，所述绝缘填充层位于所述集电极开口和发射极开口之间，所述绝缘填充层包括第一绝缘填充层；
将所述集电极引出端子设置于所述集电极导电层上之前，且将发射极引出端子设置于所述发射极导电层上之前，将所述基板固定连接在部分所述底板上；
将所述集电极引出端子设置于所述集电极导电层上之后，且将发射极引出端子设置于所述发射极导电层上之后，将所述框架本体固定连接至基板周围的所述底板上；
将所述框盖搭接在所述框架本体的边缘上，所述集电极引出端子从集电极开口延伸至外，所述发射极引出端子从发射极开口延伸至外，在将所述框盖搭接在所述框架本体的边缘上的过程中，第一绝缘填充层设置在所述第一段区与所述第二段区之间。
可选的，所述第一段区位于集电极引出端子的顶端和底端之间，第二段区位于发射极引出端子的顶端和底端之间，所述集电极引出端子的顶端至第一段区的顶端之间的区域为第三段区，发射极引出端子的顶端至第二段区的顶端之间的区域为第四段区；所述集电极引出端子的顶端至发射极引出端子的顶端之间的距离大于所述第一段区至第二段区之间的距离；
所述绝缘填充层还包括第二绝缘填充层，所述框架本体、所述第二绝缘填充层与所述第一绝缘填充层依次连接；所述将所述框盖搭接在所述框架本体的边缘上的过程中，使所述第二绝缘填充层填充于第三段区和第四段区之间。
可选的，所述集电极引出端子远离所述基板的顶端设置有第一连接片；所述发射极引出端子远离所述基板的顶端设置有第二连接片；所述绝缘框体还包括填充件；
所述将所述框盖搭接在所述框架本体的上边缘之后，还包括：将所述填充件分别设置于所述集电极开口与所述发射极开口，所述第一连接片和第二连接片位于所述填充件背向所述基板的一侧且与所述填充件的上表面接触。
可选的，在将所述框架本体固定连接至基板周围的所述底板上之后，还包括：向所述框架本体内形成硅凝胶层的步骤，所述硅凝胶层的顶面与所述第一段区或第二段区的顶部平齐；
在将所述框盖搭接在所述框架本体的边缘上之后，还包括在所述硅凝胶层上形成环氧胶层的步骤。
本发明技术方案，具有如下优点：
1.本发明提供的高压功率半导体芯片的封装结构，通过设置高压功率半导体芯片于所述基板的集电极导电层并与集电极导电层电学连接，发射极与所述发射极导电层电学连接，并设置所述集电极引出端子于所述集电极导电层上且与所述集电极导电层电学连接，设置所述发射极引出端子于所述发射极导电层上且与所述发射极导电层电学连接，使得集电极引出端子、集电极、发射极与发射极引出端子实现电学连接，施加在集电极引出端子及发射极引出端子的电流可形成回路以进行单芯片可靠性筛选测试；同时，由于通过所述集电极引出端子的第一段区朝向所述发射极引出端子凹进，所述发射极引出端子中与第一段区相对设置的第二段区朝向所述集电极引出端子凹进，因此减小上述回路围成的有效面积，从而减小了寄生电感。同时，所述第一段区与所述第二段区之间设置第一绝缘填充层，将所述集电极引出端子与发射极引出端子分隔开，增加了爬电距离从而增强了绝缘强度，以避免上述两导电端子在所施加的高压电流的影响下放电对器件性能造成不良影响甚至器件损坏，因此第一绝缘填充层的设置为第一段区朝向所述发射极引出端子凹进，所述发射极引出端子的第二段区朝向所述集电极引出端子凹进提供了基础，适用于高压功率半导体芯片封装。
2.本发明提供的高压功率半导体芯片的封装结构，所述集电极导电层与所述发射极导电层相对设置，所述高压功率半导体芯片位于所述集电极引出端子和所述发射极引出端子之间，能将集电极引出端子和所述发射极引出端子至高压功率半导体芯片的距离设置的较小，进一步减小了所述集电极引出端子、集电极、发射极与发射极引出端子围成的回路的有效面积，从而进一步减小了寄生电感。
3.本发明提供的高压功率半导体芯片的封装结构，所述底板和绝缘框体形成容置内腔，通过将高压功率半导体芯片置于所述容置内腔中，使测试过程中高压功率半导体芯片与外界隔离，避免了外界环境对测试结果产生不良影响，从而保证了测试结果的准确性；同时，所述绝缘框体包括中空结构的框架本体和搭载在所述框架本体上的框盖，分立的结构便于对所述封装结构的组装。
4.本发明提供的高压功率半导体芯片的封装结构，通过限定所述集电极引出端子的顶端至发射极引出端子的顶端之间的距离大于所述第一段区至第二段区之间的距离，并在第三段区和第四段区之间设置第二绝缘填充层，增大了所述集电极引出端子与发射极引出端子之间的绝缘强度，以避免上述两导电端子在所施加的高压的影响下放电，对器件性能造成不良影响甚至器件损坏；同时，第二绝缘填充层的设置减小了所述集电极引出端子、集电极、发射极与发射极引出端子形成回路的有效面积，从而减小了寄生电感。
5.本发明提供的高压功率半导体芯片的封装结构，所述集电极引出端子远离所述基板的顶端设置有第一连接片，所述发射极引出端子远离所述基板的顶端设置有第二连接片，所述第一连接片与第二连接片用来在芯片可靠性筛选测试过程中与测试装置连接，以对高压功率半导体芯片施加电压；通过在所述集电极开口和发射极开口设置所述填充件，且第一连接片和第二连接片位于所述填充件背向所述基板的一侧且与所述填充件的上表面接触，使所述集电极引出端子和发射极引出端子牢牢固定在所述框盖与填充件之间，从而提高了集电极引出端子和发射极引出端子的稳定性。
6.本发明提供的高压功率半导体芯片的封装结构，所述第一连接片中具有贯穿所述第一连接片的第一孔，第二连接片中具有贯穿所述第二连接片的第二孔，所述第一孔、第二孔用来在芯片可靠性筛选测试过程中与测试装置中的连接螺丝进行连接；填充件中具有贯穿所述填充件的第三孔，第三孔的设置提高了测试端的连接螺丝分别与第一孔、第二孔连接的稳定性，避免了连接时用力过大导致集电极引出端子和发射极引出端子从基板脱落，保证了测试的正常进行。
7.本发明提供的高压功率半导体芯片的封装结构，通过在所述底板和所述绝缘框体构成的容置内腔内设置所述封装胶层，不仅提高了所述封装结构的绝缘强度，避免芯片内部在所施加的高压电流的影响下放电，对器件性能造成不良影响甚至器件损坏，还提高了所述封装结构的稳定性。
8.本发明提供的高压功率半导体芯片的封装结构，所述硅凝胶层的顶面与所述第一段区或第二段区的顶部平齐，由于硅凝胶层的质地较软，温度改变时形变程度小，避免了由于测试前后温度差异过大导致封装胶层的形变量大进而对封装结构造成的破坏；所述环氧胶层的顶面与所述第三段区或第四段区的顶面平齐，由于环氧胶质地较硬，且可以隔绝水汽，不仅对封装结构起到了一定的支撑作用，提高了封装结构的强度，还避免环境中的水汽对半导体芯片的损坏，保证了高压功率半导体芯片的性能和寿命。
9.本发明提供的高压功率半导体芯片的封装方法，通过将高压功率半导体芯片设置于所述基板的集电极导电层并与集电极导电层电学连接，发射极与所述发射极导电层电学连接，并将所述集电极引出端子设置于所述集电极导电层上且与所述集电极导电层电学连接，且设置所述发射极引出端子于所述发射极导电层上且与所述发射极导电层电学连接，使得集电极引出端子、集电极、发射极与发射极引出端子实现电学连接，施加在集电极引出端子及发射极引出端子的电流可形成回路以进行单芯片可靠性筛选测试；同时，由于通过所述集电极引出端子的第一段区朝向所述发射极引出端子凹进，所述发射极引出端子中与第一段区相对设置的第二段区朝向所述集电极引出端子凹进，因此减小上述回路围成的有效面积，从而减小了寄生电感。同时，所述第一段区与所述第二段区之间设置第一绝缘填充层，将所述集电极引出端子与发射极引出端子分隔开，增加了爬电距离从而增强了绝缘强度，以避免上述两导电端子在所施加的高压电流的影响下放电对器件性能造成不良影响甚至器件损坏，因此第一绝缘填充层的设置为第一段区朝向所述发射极引出端子凹进，所述发射极引出端子的第二段区朝向所述集电极引出端子凹进提供了基础，适用于高压功率半导体芯片封装。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例中提供的一种高压功率半导体芯片的封装结构的结构示意图；
图2为图1的高压功率半导体芯片的封装结构和底板和绝缘框体的结构示意图；
图3为对应图2中框架本体的结构示意图；
图4为对应图2中框盖的结构示意图；
图5为对应图2中填充件的结构示意图；
图6为本发明实施例中提供的高压功率半导体芯片的封装方法的流程示意图；
图7至图12为本发明一实施例提供的高压功率半导体芯片的封装方法的封装过程中的结构示意图；
图13为对应图2中高压功率半导体芯片的封装结构中绝缘框体的爆炸图；
附图标记：
1-底板；2-基板；21-发射极导电层；22-集电极导电层；23-栅极导电层；24-辅助发射极导电层；3-高压功率半导体芯片；4-集电极引出端子；41-第一连接片；42-第一孔；43-第一段区；44-第三段区；5-发射极引出端子；51-第二连接片；52-第二孔；53-第二段区；54-第四段区；6-栅极引出端子；7-辅助发射极引出端子；8-绝缘框体；81-框架本体；811-第二加强筋结构；82-框盖本体；821-集电极开口；822-发射极开口；823-栅极开口；824-辅助发射极开口；825-第一绝缘填充层；826-第二绝缘填充层；827第三加强筋结构；828-隔离结构；829-凹槽；83-填充件；831-第三孔；832-突出结构；9-键合线。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述。
本实施例提供一种高压功率半导体芯片的封装结构，请参考图1，包括:
基板2，所述基板表面设置有分立的发射极导电层21和集电极导电层22；
位于部分所述集电极导电层22上且与集电极导电层22电学连接的高压功率半导体芯片3，所述高压功率半导体芯片3与所述基板2相背的一面具有发射极，所述发射极与所述发射极导电层21电学连接；
集电极引出端子4，所述集电极引出端子位于所述集电极导电层22上且与所述集电极导电层22电学连接；
发射极引出端子5，所述发射极引出端子位于所述发射极导电层21上且与所述发射极导电层21电学连接；
所述集电极引出端子4包括第一段区43，所述发射极引出端子5包括与第一段区相对设置的第二段区53，第一段区43朝向所述发射极引出端子5凹进，和/或，所述第二段区53朝向所述集电极引出端子4凹进；
第一绝缘填充层(图中未示出)，第一绝缘填充层位于所述第一段区43与所述第二段区53之间。
上述高压功率半导体芯片的封装结构，通过设置高压功率半导体芯片于所述基板的集电极导电层并与集电极导电层电学连接，发射极与所述发射极导电层电学连接，并设置所述集电极引出端子于所述集电极导电层上且与所述集电极导电层电学连接，设置所述发射极引出端子于所述发射极导电层上且与所述发射极导电层电学连接，使得集电极引出端子、集电极、发射极与发射极引出端子实现电学连接，施加在集电极引出端子及发射极引出端子的电流可形成回路以进行单芯片可靠性筛选测试；同时，由于通过所述集电极引出端子的第一段区朝向所述发射极引出端子凹进，所述发射极引出端子中与第一段区相对设置的第二段区朝向所述集电极引出端子凹进，因此减小上述回路围成的有效面积，从而减小了寄生电感。同时，所述第一段区与所述第二段区之间设置第一绝缘填充层，将所述集电极引出端子与发射极引出端子分隔开，增加了爬电距离从而增强了绝缘强度，以避免上述两导电端子在所施加的高压电流的影响下放电对器件性能造成不良影响甚至器件损坏，因此第一绝缘填充层的设置为第一段区朝向所述发射极引出端子凹进，所述发射极引出端子的第二段区朝向所述集电极引出端子凹进提供了基础，适用于高压功率半导体芯片封装。
在本实施例中，所述高压功率半导体芯片3包括发射极和集电极，且所述发射极和集电极分设在所述高压功率半导体芯片3相对的表面，所述集电极与所述集电极导电层22通过纳米材料烧结工艺连接，所述发射极与所述发射极导电层21通过键合线9连接。所述键合线9包括但不限于铝丝、铜丝、铝包铜丝。所述集电极引出端子4与所述集电极导电层22焊接；所述发射极引出端子5与所述发射极导电层21焊接。所述基板2可以为陶瓷基板，发射极导电层21和集电极导电层22为陶瓷基板表面的金属层；具体的，所述陶瓷基板可以为DBC(陶瓷覆铜基板)、DBA(陶瓷覆铝基板)，所述金属层的材质可以为铜或铝。所述第一绝缘填充层825的材质可以为硅凝胶或环氧。所述高压功率半导体芯片3可以为绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)、快恢复二极管(Fast recovery diode，FRD)、金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor,MOSFET)芯片。
进一步地，所述高压功率半导体芯片3远离所述基板2的一侧及键合线9上方涂覆有绝缘固化材料，所述绝缘固化材料可以增强键合线9及键合点的强度，避免键合线9断开或键合点脱落，同时还可以避免测试过程中是局部放电现象对所述高压功率半导体芯片3造成损坏。所述绝缘固化材料包括但不限于聚酰亚胺。
在本实施例中，如图1所示，所述集电极导电层22与所述发射极导电层21相对设置，所述高压功率半导体芯片3位于所述集电极引出端子4和所述发射极引出端子5之间，能将集电极引出端子和所述发射极引出端子至高压功率半导体芯片的距离设置的较小，进一步减小了所述集电极引出端子、集电极、发射极与发射极引出端子围成的回路的有效面积，从而进一步减小了寄生电感。
如图2所示，在本实施例中，所述高压功率半导体芯片的封装结构还包括：
底板1，所述基板位于部分底板1上；
绝缘框体8，所述绝缘框体包括：中空结构的框架本体81，所述框架本体81位于基板2周围的所述底板1上；搭载在所述框架本体81上的框盖，所述框盖中具有贯穿所述框盖的集电极开口821和发射极开口822；所述框架本体81还可以包括第二加强筋结构811，以增强所述框架本体81的强度，以增强封装结构的稳定性；框架的结构如图3所示，框盖的结构如图4所示；
所述集电极引出端子4位于所述框架本体81中且延伸至集电极开口821外，所述发射极引出端子5位于所述框架本体81中且延伸至发射极开口822外，第一段区43和第二段区53位于所述框架本体81的内部；
所述框盖包括所述框盖本体82和与所述框盖本体82连接的所述绝缘填充层，所述绝缘填充层位于所述集电极开口821和发射极开口822之间，所述绝缘填充层包括第一绝缘填充层825，第一绝缘填充层825相对于所述框盖本体82朝向底板1延伸。
上述高压功率半导体芯片的封装结构中，所述底板和绝缘框体形成容置内腔，通过将高压功率半导体芯片置于所述容置内腔中，使测试过程中高压功率半导体芯片与外界隔离，避免了外界环境对测试结果产生不良影响，从而保证了测试结果的准确性；同时，所述绝缘框体包括中空结构的框架本体和搭载在所述框架本体上的框盖，分立的结构便于对所述封装结构的组装。
具体的，所述底板1可以为散热板，以将测试过程中产生的热量散出，避免热量积累对高压功率半导体芯片3的性能产生不利影响；所述散热板包括但不限于AlSiC陶瓷板、铜、铝金属板、钨铜合金板；所述基板2通过焊接材料焊接在底板1上，焊接材料为熔点大于250℃的高温焊片，所述高温焊片的材料包括但不限于PbSnAg；所述绝缘框体的材料为聚对苯二甲酸丁二醇酯(PBT)、聚邻苯二甲酰胺(PPA)或聚苯硫醚(PPS)；所述框架本体81与基板2通过硅胶粘接。
进一步地，如图1所示，所述第一段区43位于集电极引出端子4的顶端和底端之间，第二段区53位于发射极引出端子5的顶端和底端之间；所述集电极引出端子4的顶端至发射极引出端子5的顶端之间的距离大于所述第一段区43至第二段区53之间的距离；所述绝缘填充层还包括与所述框盖本体82连接的第二绝缘填充层826，所述第二绝缘填充层826位于第一绝缘填充层825背向所述底板1的一侧且与所述第一绝缘填充层825连接；所述集电极引出端子4的顶端至第一段区43的顶端之间的区域为第三段区44，发射极引出端子5的顶端至第二段区53的顶端之间的区域为第四段区54；所述第二绝缘填充层826位于第三段区44和第四段区54之间。通过限定所述集电极引出端子的顶端至发射极引出端子的顶端之间的距离大于所述第一段区至第二段区之间的距离，并在第三段区和第四段区之间设置第二绝缘填充层，增大了所述集电极引出端子与发射极引出端子之间的绝缘强度，以避免上述两导电端子在所施加的高压电流的影响下放电，对器件性能造成不良影响甚至器件损坏；同时，第二绝缘填充层的设置减小了所述集电极引出端子、集电极、发射极与发射极引出端子形成回路的有效面积，从而减小了寄生电感。
具体的，所述第二绝缘填充层为第一加强筋结构。第一加强筋结构有利于增强所述封装结构的强度，有利于增大所述封装结构的寿命。
在实施例中，如图1所示，所述集电极引出端子4远离所述基板2的顶端设置有第一连接片41；所述发射极引出端子5远离所述基板2的顶端设置有第二连接片51，所述第一连接片41与第二连接片51用来在芯片可靠性筛选测试过程中与测试装置连接，以对高压功率半导体芯片3施加电压。如图2所示，所述绝缘框体8还包括：分别位于所述集电极开口821和发射极开口822中的填充件83，且填充件83搭载在框架本体81上；第一连接片41和第二连接片51位于所述填充件83背向所述基板2的一侧且与所述填充件83的上表面接触。所述填充件83的结构如图5所示。所述填充件的设置使所述集电极引出端子和发射极引出端子牢牢固定在所述框盖与填充件之间，从而提高了集电极引出端子和发射极引出端子的稳定性。
具体的，如图4-图5所示，所述集电极开口821和发射极开口822分别延伸至所述框盖本体82的侧边。所述框盖本体82分为第一部、第二部和绝缘填充层，所述第一部与第二部通过所述绝缘填充层连接。所述第一部和第二部的上下边沿设置有凹槽829，所述填充件83的上表面和下表面突出于所述相对的两个侧边形成突出结构832，所述突出结构832与所述凹槽829相适配，以使所述填充件83能够从所述框盖本体82的侧边沿着所述凹槽829插入所述集电极开口821和发射极开口822。图13为绝缘框体8的爆炸图。
进一步地，如图1所示，所述第一连接片41中具有贯穿所述第一连接片41的第一孔42；第二连接片51中具有贯穿所述第二连接片51的第二孔52，所述第一孔42、第二孔52用来在芯片可靠性筛选测试过程中与测试装置中的连接螺丝进行连接；如图5所示，填充件83中具有贯穿所述填充件83的第三孔831，位于第一连接片41下方的填充件83的第三孔831与所述第一孔42连通，位于第二连接片51下方的填充件83的第三孔831与所述第二孔52连通。第三孔的设置提高了测试端的连接螺丝分别与第一孔、第二孔连接的稳定性，避免了连接时用力过大导致集电极引出端子和发射极引出端子从基板脱落，保证了测试的正常进行。
进一步地，所述集电极引出端子4的高度为38mm-40mm；所述发射极引出端子5的高度为38mm-40mm。通过限定集电极引出端子与发射极引出端子的高度，能够在保证封装结构正常测试的情况下，控制所述集电极引出端子、高压功率半导体芯片与发射极引出端子形成回路的有效面积大小，从而控制寄生电感的大小。第一段区43占据所述集电极引出端子4的高度的5mm～6mm；第二段区53占据所述集电极引出端子4的高度的17mm～18mm。通过限定第一段区占据所述集电极引出端子的高度与第二段区占据所述集电极引出端子的高度，能够在保证封装结构正常测试的情况下，进一步控制所述集电极引出端子、高压功率半导体芯片与发射极引出端子形成回路的有效面积大小，从而进一步控制寄生电感的大小。
在本实施例中，所述高压功率半导体芯片的封装结构还包括封装胶层，所述封装胶位于由所述底板1、框架本体81和所述框盖构成的容置内腔内且覆盖所述高压功率半导体芯片。通过在所述底板1和所述绝缘框体8构成的容置内腔内设置所述封装胶层，不仅提高了所述封装结构的绝缘强度，避免芯片内部在所施加的高压电流的影响下放电，对器件性能造成不良影响甚至器件损坏，还提高了所述封装结构的稳定性。
其中，所述封装胶层包括硅凝胶层和位于硅凝胶层背向所述基板一侧表面的环氧胶层，其中，所述硅凝胶层的顶面与所述第一段区43或第二段区53的顶部平齐。具体的，所述硅凝胶层的顶面与所述第三段区44或第四段区54的底部平齐，所述环氧胶层的顶面与所述第三段区44或第四段区54的顶面平齐。所述硅凝胶层的顶面与所述第一段区或第二段区的顶部平齐，由于硅凝胶层的质地较软，温度改变时形变程度小，避免了由于测试前后温度差异过大导致封装胶层的形变量大进而对封装结构造成的破坏；所述环氧胶层的顶面与所述第三段区或第四段区的顶面平齐，由于环氧胶质地较硬，且可以隔绝水汽，不仅对封装结构起到了一定的支撑作用，提高了封装结构的强度，还避免环境中的水汽对半导体芯片的损坏，保证了高压功率半导体芯片的性能和寿命。
在本实施例中，如图1所示，所述基板2还可以包括栅极导电层23及辅助发射极导电层24，栅极导电层23及辅助发射极导电层24为陶瓷基板表面区别于所述栅极导电层23及辅助发射极导电层24的金属层；如图2所示，所述框盖本体82还包括栅极开口823和辅助发射极开口824，所述高压功率半导体芯片3设置发射极的一面还包括栅极和辅助电极，所述栅极与所述栅极导电层23通过键合线9电学连接，所述辅助电极与所述辅助电极导电层通过键合线9电学连接；如图1所示，所述高压功率半导体芯片的封装结构还包括栅极引出端子6和辅助发射极引出端子75，所述栅极引出端子6位于所述栅极导电层23上且与所述栅极导电层23电学连接，所述辅助发射极引出端子75位于所述辅助发射极导电层24上且与所述辅助发射极导电层24电学连接；具体的，所述栅极引出端子6与所述栅极导电层23焊接，所述辅助发射极引出端子75与所述辅助发射极导电层24焊接。所述栅极引出端子6从栅极开口823延伸至外，所述辅助电极引出端子从辅助电极开口延伸至外。上述高压功率半导体芯片的封装结构，通过设置栅极引出端子和辅助发射极引出端子，使之适用于高压功率半导体芯片的多种测试，具有较大的灵活性。
在此基础上，所述框盖还包括第三加强筋结构827，第三加强筋结构827与第二绝缘填充部连接，且位于所述集电极开口821和所述发射极开口822的连接线与所述栅极开口823和所述辅助电极开口的连接线之间，以提高绝缘强度，避免栅极引出端子和辅助发射极引出端子中的至少一个与集电极引出端子和发射极引出端子中的至少一个同时施加电压进行测试时由于电压过高引起的放电现象；所述框盖还包括隔离结构828，所述隔离结构828与所述第三加强筋远离所述框盖本体82的一侧连接，用以提高绝缘强度，进一步避免栅极引出端子和辅助发射极引出端子中的至少一个与集电极引出端子和发射极引出端子中的至少一个同时施加电压进行测试时由于电压过高引起的放电现象。
本实施例还提供一种高压功率半导体芯片的封装方法，参见图6，包括以下步骤：
S1、提供基板2、高压功率半导体芯片3、集电极引出端子4和发射极引出端子5，所述基板2表面设置有分立的发射极导电层21和集电极导电层22，所述高压功率半导体芯片3与所述基板2相背的一面具有发射极；
S2、将所述高压功率半导体芯片3设置在部分所述集电极导电层22上，高压功率半导体芯片3与集电极导电层22电学连接，所述发射极与所述发射极导电层21电学连接；
S3、将所述集电极引出端子4设置于所述集电极导电层22上，所述集电极引出端子4与所述集电极导电层22电学连接，所述集电极引出端子4包括第一段区43；
S4、将发射极引出端子5设置于所述发射极导电层21上，所述发射极引出端子5与所述发射极导电层21电学连接，所述发射极引出端子5包括与第一段区相对设置的第二段区53，第一段区43朝向所述发射极引出端子5凹进，和/或，所述第二段区53朝向所述集电极引出端子4凹进；
S5、在所述第一段区43与所述第二段区53之间设置第一绝缘填充层825。
上述高压功率半导体芯片的封装方法，通过将高压功率半导体芯片设置于所述基板的集电极导电层并与集电极导电层电学连接，发射极与所述发射极导电层电学连接，并将所述集电极引出端子设置于所述集电极导电层上且与所述集电极导电层电学连接，且设置所述发射极引出端子于所述发射极导电层上且与所述发射极导电层电学连接，使得集电极引出端子、集电极、发射极与发射极引出端子实现电学连接，施加在集电极引出端子及发射极引出端子的电流可形成回路以进行单芯片可靠性筛选测试；同时，由于通过所述集电极引出端子的第一段区朝向所述发射极引出端子凹进，所述发射极引出端子中与第一段区相对设置的第二段区朝向所述集电极引出端子凹进，因此减小上述回路围成的有效面积，从而减小了寄生电感。同时，所述第一段区与所述第二段区之间设置第一绝缘填充层，将所述集电极引出端子与发射极引出端子分隔开，增加了爬电距离从而增强了绝缘强度，以避免上述两导电端子在所施加的高压电流的影响下放电对器件性能造成不良影响甚至器件损坏，因此第一绝缘填充层的设置为第一段区朝向所述发射极引出端子凹进，所述发射极引出端子的第二段区朝向所述集电极引出端子凹进提供了基础，适用于高压功率半导体芯片封装。
下面结合附图对本发明的技术方案进行清楚、完整地描述。
在步骤S1中，提供基板2、高压功率半导体芯片3、集电极引出端子4和发射极引出端子5，所述基板2表面设置有分立的发射极导电层21和集电极导电层22，所述高压功率半导体芯片3与所述基板2相背的一面具有发射极。
具体的，所述高压功率半导体芯片3包括发射极和集电极，且所述发射极和集电极分设在所述高压功率半导体芯片3相对的表面。所述基板2可以为陶瓷基板，发射极导电层21和集电极导电层22为陶瓷基板表面的金属层，所述陶瓷基板可以为DBC(陶瓷覆铜基板)、DBA(陶瓷覆铝基板)，所述金属层的材质可以为铜或铝。所述高压功率半导体芯片3可以为绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)、快恢复二极管(Fastrecovery diode，FRD)、金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor,MOSFET)芯片。
参见图7，在步骤S2中，将所述高压功率半导体芯片3设置在部分所述集电极导电层22上，高压功率半导体芯片3与集电极导电层22电学连接，所述发射极与所述发射极导电层21电学连接。
具体的，所述高压功率半导体芯片3的集电极与所述集电极导电层22通过纳米材料烧结工艺连接，且所述高压功率半导体芯片3的两个相对设置的表面均采用真空离子溅射技术进行镀膜处理，镀膜成分为金属银或铜，以提高烧结质量。所述发射极与所述发射极导电层21通过键合线9连接，所述键合线9包括但不限于铝丝、铜丝、铝包铜丝。
进一步地，所述集电极导电层22与所述发射极导电层21相对设置，所述高压功率半导体芯片3位于所述集电极引出端子4和所述发射极引出端子5之间，能将集电极引出端子和所述发射极引出端子至高压功率半导体芯片的距离设置的较小，进一步减小了所述集电极引出端子、集电极、发射极与发射极引出端子围成的回路的有效面积，从而进一步减小了寄生电感。
在将高压功率半导体芯片3的集电极与所述集电极导电层22电学连接及发射极与所述发射极导电层21电学连接后，还包括以下步骤：
在所述高压功率半导体芯片3远离所述基板2的一侧及键合线9上方涂覆绝缘固化材料，并进行高温真空固化。所述绝缘固化材料可以增强键合线9及键合点的强度，避免键合线9断开或键合点脱落，同时还可以避免测试过程中是局部放电现象对所述高压功率半导体芯片3造成损坏。所述绝缘固化材料包括但不限于聚酰亚胺。
参见图8，在将高压功率半导体芯片3的集电极与所述集电极导电层22电学连接及发射极与所述发射极导电层21电学连接后，还包括以下步骤：提供底板1，将所述基板2固定连接在所述底板1上。
具体的，所述基板2通过焊接材料焊接在底板1上，焊接材料为熔点大于250℃的高温焊片，所述高温焊片的材料包括但不限于PbSnAg。所述底板1可以为散热板，以将测试过程中产生的热量散出，避免热量积累对高压功率半导体芯片3的性能产生不利影响；所述散热板包括但不限于AlSiC陶瓷板、铜、铝金属板、钨铜合金板；
需要理解的是，涂覆绝缘固化材料并高温固化的步骤和将所述基板固定连接在所述底板上的步骤的先后顺序在此不加以限定。
参见图9，在步骤S3中，将所述集电极引出端子4设置于所述集电极导电层22上，所述集电极引出端子4与所述集电极导电层22电学连接，所述集电极引出端子4包括第一段区43。具体的，所述集电极引出端子4与所述集电极导电层22焊接。
在步骤S4中，将发射极引出端子5设置于所述发射极导电层21上，所述发射极引出端子5与所述发射极导电层21电学连接，所述发射极引出端子5包括与第一段区相对设置的第二段区53，第一段区43朝向所述发射极引出端子5凹进，和/或，所述第二段区53朝向所述集电极引出端子4凹进；具体的，所述发射极引出端子5与所述发射极导电层21焊接。
参见图10，将所述集电极引出端子设置于所述集电极导电层上之后，且将发射极引出端子设置于所述发射极导电层上之后，还包括以下步骤：
提供绝缘框体8，所述绝缘框体,包括：中空结构的框架本体81和框盖，所述框盖中具有贯穿所述框盖的集电极开口821和发射极开口822，所述框盖包括所述框盖本体82和与所述框盖本体82连接的所述绝缘填充层，所述绝缘填充层位于所述集电极开口821和发射极开口822之间，所述绝缘填充层包括第一绝缘填充层825。所述框架的结构如图3所示，所述框盖的结构如图4所示；将所述框架本体81固定连接至基板2周围的所述底板1上。
具体的，所述框架本体81与基板2通过硅胶粘接。所述绝缘框体的材料为聚对苯二甲酸丁二醇酯(PBT)、聚邻苯二甲酰胺(PPA)或聚苯硫醚(PPS)。
在将所述框架本体81固定连接至基板2周围的所述底板1上之后，还包括向所述框架本体81内形成硅凝胶层的步骤，所述硅凝胶层的顶面与所述第一段区或第二段区的顶部平齐，且与所述第三段区44或第四段区54的底部平齐。所述硅凝胶层通过向所述集电极开口821或发射极开口822进行分步真空灌注硅凝胶并与固化形成。
参见图11，在步骤S5中，在所述第一段区43与所述第二段区53之间设置第一绝缘填充层825。
具体的，将所述框盖搭接在所述框架本体81的边缘上，所述集电极引出端子4从集电极开口821延伸至外，所述发射极引出端子5从发射极开口822延伸至外，在将所述框盖搭接在所述框架本体的边缘上的过程中，第一绝缘填充层825设置在所述第一段区43与所述第二段区53之间。
在将所述框盖搭接在所述框架本体81的边缘上之后，还包括在所述硅凝胶层上形成环氧胶层的步骤，所述环氧胶层的顶面与所述第三段区44或第四段区54的顶面平齐。所述环氧胶层通过向所述集电极开口821或发射极开口822进行灌注环氧胶形成。
需要理解的是，如图1所示，所述第一段区43位于集电极引出端子4的顶端和底端之间，第二段区53位于发射极引出端子5的顶端和底端之间；所述集电极引出端子4的顶端至第一段区43的顶端之间的区域为第三段区44，发射极引出端子5的顶端至第二段区53的顶端之间的区域为第四段区54；所述集电极引出端子4的顶端至发射极引出端子5的顶端之间的距离大于所述第一段区43至第二段区53之间的距离；所述绝缘填充层还包括第二绝缘填充层826，所述框架本体81、所述第二绝缘填充层826与所述第一绝缘填充层825依次连接；所述将所述框盖搭接在所述框架本体81的边缘上的过程中，使所述第二绝缘填充层826填充于第三段区44和第四段区54之间。通过限定所述集电极引出端子的顶端至发射极引出端子的顶端之间的距离大于所述第一段区至第二段区之间的距离，并在第三段区和第四段区之间设置第二绝缘填充层，增大了所述集电极引出端子与发射极引出端子之间的绝缘强度，以避免上述两导电端子在所施加的高压的影响下放电，对器件性能造成不良影响甚至器件损坏；同时，第二绝缘填充层的设置减小了所述集电极引出端子、集电极、发射极与发射极引出端子形成回路的有效面积，从而减小了寄生电感。具体的，所述第二绝缘填充层为加强筋结构结构。加强筋结构有利于增强所述封装结构的强度，有利于增大所述封装结构的寿命。
所述集电极引出端子4远离所述基板2的顶端设置有第一连接片41；所述发射极引出端子5远离所述基板2的顶端设置有第二连接片51；所述绝缘框体8还包括填充件83，所述填充件83的结构如图5所示；
参见图12，所述将所述框盖搭接在所述框架本体81的上边缘之后，还包括将所述填充件83分别设置于所述集电极开口821与所述发射极开口822的步骤，且所述第一连接片41和第二连接片51位于所述填充件83背向所述基板2的一侧且与所述填充件83的上表面接触。所述填充件83的设置使所述集电极引出端子4和发射极引出端子5牢牢固定在所述框盖与填充件83之间，从而提高了集电极引出端子4和发射极引出端子5的稳定性。
具体的，如图4所示，所述集电极开口821和发射极开口822分别延伸至所述框盖本体82的侧边。所述框盖本体82分为第一部、第二部和绝缘填充层，所述第一部与第二部通过所述绝缘填充层连接。所述第一部和第二部的上下边沿设置有凹槽829，所述填充件83的上表面和下表面突出于所述相对的两个侧边形成突出结构832，所述突出结构832与所述凹槽829相适配，以使所述填充件83能够从所述框盖本体82的侧边沿着所述凹槽829插入所述集电极开口821和发射极开口822。
所述第一连接片41中具有贯穿所述第一连接片41的第一孔42；第二连接片51中具有贯穿所述第二连接片51的第二孔52，所述第一孔42、第二孔52用来在芯片可靠性筛选测试过程中与测试装置中的连接螺丝进行连接；填充件83中具有贯穿所述填充件83的第三孔831，将所述填充件83分别设置于所述集电极开口821与所述发射极开口822的过程中，需要将位于第一连接片41下方的填充件83的第三孔831与所述第一孔42连通，位于第二连接片51下方的填充件83的第三孔831与所述第二孔52连通。第三孔831的设置提高了测试端的连接螺丝分别与第一孔42、第二孔52连接的稳定性，避免了连接时用力过大导致集电极引出端子4和发射极引出端子5从基板2脱落，保证了测试的正常进行。
需要理解的是，所述基板2还可以包括栅极导电层23及辅助发射极导电层24，栅极导电层23及辅助发射极导电层24为陶瓷基板表面区别于所述栅极导电层23及辅助发射极导电层24的金属层，所述高压功率半导体芯片3设置发射极的一面还包括栅极和辅助电极，所述框盖本体82还包括栅极开口823和辅助发射极开口824，所述高压功率半导体芯片的封装结构还包括栅极引出端子6和辅助发射极引出端子75。
因此，在步骤S2中还包括以下步骤：所述栅极与所述栅极导电层23通过键合线9电学连接，所述辅助电极与所述辅助电极导电层通过键合线9电学连接；
在步骤S3或步骤S4中，还包括以下步骤：所述栅极引出端子6位于所述栅极导电层23上且与所述栅极导电层23电学连接，所述辅助发射极引出端子75位于所述辅助发射极导电层24上且与所述辅助发射极导电层24电学连接，具体的，所述栅极引出端子6与所述栅极导电层23焊接，所述辅助发射极引出端子75与所述辅助发射极导电层24焊接。
在步骤S5中，在将所述框盖搭接在所述框架本体的边缘上的过程中，所述栅极引出端子6从栅极开口823延伸至外，所述辅助电极引出端子从辅助电极开口延伸至外。
在此基础上，所述框盖还包括第三加强筋结构827和隔离结构828，第三加强筋结构827与第二绝缘填充部连接，所述隔离结构828与所述第三加强筋远离所述框盖本体82的一侧连接。在步骤S5中，在将所述框盖搭接在所述框架本体的边缘上的过程中，所述隔离结构828设置在所述集电极引出端子4和所述发射极引出端子5构成的区域与栅极引出端子6和辅助发射极引出端子75构成的区域之间。隔离结构可以为绝缘板材，其材质与绝缘框体的材料相同。
在高压功率半导体芯片的封装过程中，可以如上述封装方法所述：先将基板与底板连接在一起，再将所述集电极引出端子设置于所述集电极导电层上，将发射极引出端子设置于所述发射极导电层上；也可以先将所述集电极引出端子设置于所述集电极导电层上，将发射极引出端子设置于所述发射极导电层上，再将基板与底板连接在一起。
需要理解的是，本申请所述的有效的回路面积指的是对寄生电感的增减起作用的面积，具体是指集电极引出端子、集电极、发射极与发射极引出端子所围成的回路中绝缘强度弱的区域。具体的，有效的回路面积的大小为集电极引出端子、集电极、发射极与发射极引出端子所围成的回路面积减去第一绝缘填充层位于该表面的截面积大小，或，有效的回路面积的大小为集电极引出端子、集电极、发射极与发射极引出端子所围成的回路面积减去第一绝缘填充层和第二绝缘填充层位于该表面的截面积大小。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (16)

1.一种高压功率半导体芯片的封装结构，其特征在于，包括：
基板，所述基板表面设置有分立的发射极导电层和集电极导电层；
位于部分所述集电极导电层上且与集电极导电层电学连接的高压功率半导体芯片，所述高压功率半导体芯片与所述基板相背的一面具有发射极，所述发射极与所述发射极导电层电学连接；
集电极引出端子，所述集电极引出端子位于所述集电极导电层上且与所述集电极导电层电学连接；
发射极引出端子，所述发射极引出端子位于所述发射极导电层上且与所述发射极导电层电学连接；
所述集电极引出端子包括第一段区，所述发射极引出端子包括与第一段区相对设置的第二段区，第一段区朝向所述发射极引出端子凹进，和/或，所述第二段区朝向所述集电极引出端子凹进；
第一绝缘填充层，第一绝缘填充层位于所述第一段区与所述第二段区之间。
2.根据权利要求1所述的高压功率半导体芯片的封装结构，其特征在于，所述集电极导电层与所述发射极导电层相对设置，所述高压功率半导体芯片位于所述集电极引出端子和所述发射极引出端子之间。
3.根据权利要求1所述的高压功率半导体芯片的封装结构，其特征在于，还包括：
底板；所述基板位于部分底板上；
绝缘框体；所述绝缘框体包括：中空结构的框架本体，所述框架本体位于基板周围的所述底板上；搭载在所述框架本体上的框盖，所述框盖中具有贯穿所述框盖的集电极开口和发射极开口；
所述集电极引出端子位于所述框架本体中且延伸至集电极开口外，所述发射极引出端子位于所述框架本体中且延伸至发射极开口外，第一段区和第二段区位于所述框架本体的内部；
所述框盖包括框盖本体和与所述框盖本体连接的绝缘填充层，所述绝缘填充层位于所述集电极开口和发射极开口之间，所述绝缘填充层包括第一绝缘填充层，第一绝缘填充层相对于所述框盖本体朝向底板延伸。
4.根据权利要求3所述的高压功率半导体芯片的封装结构，其特征在于，
所述第一段区位于集电极引出端子的顶端和底端之间，第二段区位于发射极引出端子的顶端和底端之间；所述集电极引出端子的顶端至发射极引出端子的顶端之间的距离大于所述第一段区至第二段区之间的距离；
所述绝缘填充层还包括与所述框盖本体连接的第二绝缘填充层，所述第二绝缘填充层位于第一绝缘填充层背向所述底板的一侧且与所述第一绝缘填充层连接；
所述集电极引出端子的顶端至第一段区的顶端之间的区域为第三段区，发射极引出端子的顶端至第二段区的顶端之间的区域为第四段区；
所述第二绝缘填充层位于第三段区和第四段区之间。
5.根据权利要求4所述的高压功率半导体芯片的封装结构，其特征在于，所述第二绝缘填充层为加强筋结构。
6.根据权利要求3所述的高压功率半导体芯片的封装结构，其特征在于，所述集电极引出端子远离所述基板的顶端设置有第一连接片；所述发射极引出端子远离所述基板的顶端设置有第二连接片；
所述绝缘框体还包括：分别位于所述集电极开口和发射极开口中的填充件，且填充件搭载在所述框架本体上；所述第一连接片和所述第二连接片位于所述填充件背向所述基板的一侧且与所述填充件的上表面接触。
7.根据权利要求6所述的高压功率半导体芯片的封装结构，其特征在于，所述第一连接片中具有贯穿所述第一连接片的第一孔；所述第二连接片中具有贯穿所述第二连接片的第二孔；所述填充件中具有贯穿所述填充件的第三孔，位于所述第一连接片下方的所述填充件的第三孔与所述第一孔连通，位于所述第二连接片下方的所述填充件的所述第三孔与所述第二孔连通。
8.根据权利要求1所述的高压功率半导体芯片的封装结构，其特征在于，所述集电极引出端子的高度为38mm-40mm；所述发射极引出端子的高度为38mm-40mm。
9.根据权利要求1或8所述的高压功率半导体芯片的封装结构，其特征在于，所述第一段区占据所述集电极引出端子的高度的5mm-6mm；所述第二段区占据所述发射极引出端子的高度的17mm-18mm。
10.根据权利要求3所述的高压功率半导体芯片的封装结构，其特征在于，还包括封装胶层，所述封装胶位于由所述底板、框架本体和所述框盖构成的容置内腔内且覆盖所述高压功率半导体芯片。
11.根据权利要求10所述的高压功率半导体芯片的封装结构，其特征在于，所述封装胶层包括硅凝胶层和位于硅凝胶层背向所述基板一侧表面的环氧胶层，其中，所述硅凝胶层的顶面与所述第一段区或第二段区的顶部平齐。
12.一种高压功率半导体芯片的封装方法，用于制备权利要求1至11任意一项所述的高压功率半导体芯片的封装结构，其特征在于，包括以下步骤：
提供基板、高压功率半导体芯片、集电极引出端子和发射极引出端子，所述基板表面设置有分立的发射极导电层和集电极导电层，所述高压功率半导体芯片与所述基板相背的一面具有发射极；
将所述高压功率半导体芯片设置在部分所述集电极导电层上，高压功率半导体芯片与集电极导电层电学连接，所述发射极与所述发射极导电层电学连接；
将所述集电极引出端子设置于所述集电极导电层上，所述集电极引出端子与所述集电极导电层电学连接，所述集电极引出端子包括第一段区；
将发射极引出端子设置于所述发射极导电层上，所述发射极引出端子与所述发射极导电层电学连接，所述发射极引出端子包括与第一段区相对设置的第二段区，第一段区朝向所述发射极引出端子凹进，和/或，所述第二段区朝向所述集电极引出端子凹进；
在所述第一段区与所述第二段区之间设置第一绝缘填充层。
13.根据权利要求12所述的高压功率半导体芯片的封装方法，其特征在于，还包括：
提供底板和绝缘框体，所述绝缘框体包括：中空结构的框架本体和框盖，所述框盖中具有贯穿所述框盖的集电极开口和发射极开口，所述框盖包括所述框盖本体和与所述框盖本体连接的所述绝缘填充层，所述绝缘填充层位于所述集电极开口和发射极开口之间，所述绝缘填充层包括第一绝缘填充层；
将所述集电极引出端子设置于所述集电极导电层上之前，且将发射极引出端子设置于所述发射极导电层上之前，将所述基板固定连接在部分所述底板上；
将所述集电极引出端子设置于所述集电极导电层上之后，且将发射极引出端子设置于所述发射极导电层上之后，将所述框架本体固定连接至基板周围的所述底板上；
将所述框盖搭接在所述框架本体的边缘上，所述集电极引出端子从集电极开口延伸至外，所述发射极引出端子从发射极开口延伸至外，在将所述框盖搭接在所述框架本体的边缘上的过程中，第一绝缘填充层设置在所述第一段区与所述第二段区之间。
14.根据权利要求13所述的高压功率半导体芯片的封装方法，其特征在于，
所述第一段区位于集电极引出端子的顶端和底端之间，第二段区位于发射极引出端子的顶端和底端之间，所述集电极引出端子的顶端至第一段区的顶端之间的区域为第三段区，发射极引出端子的顶端至第二段区的顶端之间的区域为第四段区；所述集电极引出端子的顶端至发射极引出端子的顶端之间的距离大于所述第一段区至第二段区之间的距离；
所述绝缘填充层还包括第二绝缘填充层，所述框架本体、所述第二绝缘填充层与所述第一绝缘填充层依次连接；所述将所述框盖搭接在所述框架本体的边缘上的过程中，使所述第二绝缘填充层填充于第三段区和第四段区之间。
15.根据权利要求13或14所述的高压功率半导体芯片的封装方法，其特征在于，
所述集电极引出端子远离所述基板的顶端设置有第一连接片；所述发射极引出端子远离所述基板的顶端设置有第二连接片；所述绝缘框体还包括填充件；
所述将所述框盖搭接在所述框架本体的上边缘之后，还包括：将所述填充件分别设置于所述集电极开口与所述发射极开口，所述第一连接片和第二连接片位于所述填充件背向所述基板的一侧且与所述填充件的上表面接触。
16.根据权利要求13所述的高压功率半导体芯片的封装方法，其特征在于，
在将所述框架本体固定连接至基板周围的所述底板上之后，还包括：向所述框架本体内形成硅凝胶层的步骤，所述硅凝胶层的顶面与所述第一段区或第二段区的顶部平齐；
在将所述框盖搭接在所述框架本体的边缘上之后，还包括在所述硅凝胶层上形成环氧胶层的步骤。
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