CN112214945A - 一种axi总线隔离保护结构及其保护方法 - Google Patents

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Abstract

本发明公开了一种AXI总线隔离保护结构及其保护方法，高速外设数据接口与高速数据存储器之间设置有AXI Master接口逻辑隔离单元，高速外设数据接口与主控设备之间设置有AXI Slave接口逻辑隔离单元；当高速外设数据接口正常工作时，所述AXI Master接口逻辑隔离单元和所述AXI Slave接口逻辑隔离单元不动作；当高速外设数据接口热复位后，所述AXI Master接口逻辑隔离单元用于对其AXI Master接口进行隔离，保证AXI Master接口数据传输时序的正确性，所述AXI Slave接口逻辑隔离单元用于对其AXI Slave接口进行隔离，保证AXI Slave接口数据传输时序的正确性。本发明不仅保护了系统总线，同时也保障了读写高速数据存储器功能正确性，可应用于SOC设计中，构成片上总线体系架构。

Description

一种AXI总线隔离保护结构及其保护方法
技术领域
本发明涉及AXI总线技术领域，尤其是一种高速外设数据接口热复位后的AXI总线隔离保护结构及其保护方法。
背景技术
嵌入式系统是当今计算机工业发展的热点之一，随着超大规模集成电路的迅速发展，半导体工业进入深亚微米时代，器件特征尺寸越来越小，芯片规模越来越大，可以在单芯片上集成上百万到数亿只晶体管。如此密集的集成度使得我们能够在一小块芯片上把以前由CPU和若干I/O接口等数块芯片才能实现的功能集成起来，由单片集成电路构成功能强大且完整的系统，这就是我们通常所说的系统级芯片SOC。SOC逐渐成为嵌入式系统发展的主流。
SOC设计以IP的设计复用和功能组装、整合来完成。SOC的设计重点为系统功能的分析与划分、软硬件功能的划分、IP的选择与使用、多层次验证环境和外界设计咨询服务等。随着以IP核复用为基础的SOC设计技术的发展，如何有效地向众多IP供应商提供IP核，在设计时进行有效互联的问题日益受到重视。为了使用IP核集成更快速、更方便，缩短进入市场的时间，迫切需要一种标准互联方案。
在这一背景下产生了片上总线OCB技术，AMBA是ARM公司在1995年推出的，它独立于处理器和制造工艺技术，增强了各种应用中的外设和系统宏单元的可重用性，非常适合于现代大规模集成电路设计自动化的要求。AMBA 3.0新增加了AXI总线，它是一种面向高性能、高带宽、低延迟的片内总线。AXI总线能够使得SOC以更小的面积、更低的功耗，获得更加优异的性能。
基于AXI总线的片上系统网络，如图1所示，高速AXI互联网络将主控设备、高速外设数据接口、高速数据存储接口相互连接，形成高速数据交换系统，为数据访问提供了快速通道。高速外设数据接口可作为AXI主设备，直接访问AXI从设备高速数据存储器；也可以作为AXI从设备，通过主控设备CPU间接访问AXI从设备高速数据存储器。
当高速外设物理传输路径出现突发大量误码、传输路径长时间阻塞或热插拔中断等情况时，需要对高速外设数据接口进行复位，以此保证高速外设数据接口正常工作。但是，现有高速外设数据接口热复位仅对高速外设数据接口进行复位，未对高速数据总线进行保护，可能导致AXI总线锁死等不确定问题。当AXI总线锁死时，可对AXI总线进行复位，但是仅对AXI总线复位，可能导致高速数据存储器的FIFO指针错误等不确定问题，此时只有复位整个系统才能保证系统的正常工作。
发明内容
针对现有技术中高速外设数据接口热复位后可能导致的各种风险问题，本发明提出一种高速外设数据接口热复位后的AXI总线隔离保护结构及其保护方法。
本发明保护一种AXI总线隔离保护结构，高速外设数据接口与高速数据存储器之间设置有AXI Master接口逻辑隔离单元，高速外设数据接口与主控设备之间设置有AXISlave接口逻辑隔离单元，时钟复位管理单元连接所述AXI Master接口逻辑隔离单元和所述AXI Slave接口逻辑隔离单元；
当高速外设数据接口正常工作时，所述AXI Master接口逻辑隔离单元和所述AXISlave接口逻辑隔离单元不动作；
当高速外设数据接口热复位后，所述AXI Master接口逻辑隔离单元用于对其AXIMaster接口进行隔离，保证AXI Master接口数据传输时序的正确性，所述AXI Slave接口逻辑隔离单元用于对其AXI Slave接口进行隔离，保证AXI Slave接口数据传输时序的正确性。
本发明还保护一种基于上述AXI总线隔离保护结构的AXI总线隔离保护方法，当高速外设数据接口热复位后，所述AXI Master接口逻辑隔离单元和所述AXI Slave接口逻辑隔离单元接收到时钟复位管理单元发送的热复位标志；
所述AXI Master接口逻辑隔离单元寄存其对应AXI Master接口当前数据传输状态信息，不随高速外设数据接口进入复位状态，并且根据AXI总线协议处理未完成的传输状态；
所述AXI Slave接口逻辑隔离单元寄存其对应AXI Slave接口当前数据传输状态信息，不随高速外设数据接口进入复位状态，并且根据AXI总线协议处理未完成的传输状态。
具体的，当高速外设数据接口为AXI Master接口时，热复位后，所述AXI Master接口逻辑隔离单元读写事务执行如下操作：①读事务，AXI Master接口隔离逻辑单元检测到热复位标志后，将高速外设数据接口的RREADY信号强制拉高，以接收高速数据存储器后续返回的未完成读数据；②写事务，AXI Master接口隔离逻辑单元检测到热复位标志后，根据未完成的传输状态持续写空数据及其它相应信号，WSTRB信号置为全0，将高速外设数据接口的BREADY信号强制拉高，以接收高速数据存储器和AXI Master接口隔离逻辑单元后续返回的未完成写响应。
具体的，当高速外设数据接口为AXI Slave接口时，热复位后，所述AXI Slave接口逻辑隔离单元读写事务执行如下操作：①读事务，AXI Slave接口隔离逻辑单元检测到热复位标志，将高速外设数据接口的ARREADY信号和RVALID信号强制拉高，以接收主控设备未完成的读地址，并返回与ARID一致的RID、读数据RDATA、RLAST和正确的读响应RRESP；②写事务，AXI Slave接口隔离逻辑单元检测到热复位标志，将高速外设数据接口的WREADY信号强制拉高，以接收主控设备未完成的写数据，数据接收完毕后，将BVALID信号强制拉高，向主控设备返回与WID一致的BID和正确的写响应BRESP。
本发明还保护一种基于AXI总线的系统级芯片，采用上述AXI总线隔离保护结构，在高速外设数据接口热复位后进行系统总线保护。
相比于现有技术，本发明实现了高速外设数据接口热复位后的隔离逻辑，保证了高速外设数据接口数据交互的正确性，有效隔离了高速外设数据接口与片上AXI总线，有效处理了热复位前AXI总线上未完成的数据传输，确保系统AXI总线的正常工作；无需对高速数据存储器进行热复位，在保护系统总线的同时，保障了读写高速数据存储器功能正确。本发明可应用于SOC设计中，构成片上总线体系架构。
附图说明
图1为现有系统总线网络图；
图2为热复位隔离逻辑结构框图；
图3为热复位隔离逻辑应用框图；
图4高速外设数据接口为Master时读事务结构图；
图5高速外设数据接口为Master时写事务结构图；
图6高速外设数据接口为Slave时读事务结构图；
图7高速外设数据接口为Slave时写事务结构图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细的说明。本发明的实施例是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显而易见的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。
实施例1
AXI是一种总线协议，该协议是ARM公司提出的AMBA3.0中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。
AMBA AXI协议支持高性能、高频率系统设计，具有以下特点：1、适合高带宽低延时设计，2、无需复杂的桥就能实现高频操作，3、能满足大部分器件的接口要求，4、适合高初始延时的存储控制器，5、提供互联架构的灵活性与独立性，6、向下兼容已有的AHB和APB接口；关键特性包括：1、分离的地址/控制、数据相位，2、使用字节选通，支持非对齐的数据传输，3、基于burst传输，只需传输首地址，4、读写数据通道分离，能提供低功耗DMA，4、支持多种寻址方式，5、支持乱序传输，6、易于添加寄存器级来进行时序收敛。
AXI协议是基于burst的传输，定义了5个独立传输通道，参照表1，分别为读地址通道、读数据通道、写地址通道、写数据通、写响应通道。地址通道携带控制消息，用于描述被传输的数据属性；数据传输使用写通道来实现Master到Slave的传输，Slave使用写响应通道来完成一次写传输；读通道用来实现数据从Slave到Master的传输。读写地址和数据总线都分开。
通道名称 通道功能 数据流向
read address 读地址通道 主机→从机
read data 读数据通道(包括数据通道和读响应通道) 从机→主机
write address 写地址通道 主机→从机
write data 写数据通道(包括数据通道和每8bit一个byte的写数据有效信号) 主机→从机
write response 写响应通道 从机→主机
表1
读/写地址通道：读、写传输每个都有自己的地址通道，对应的地址通道承载着对应传输的地址控制信息。
读数据通道：读数据通道承载着读数据和读响应信号包括数据总线(8/16/32/64/128/256/512/1024bit)和指示读传输完成的读响应信号。
写数据通道：写数据通道的数据信息被认为是缓冲(buffered)了的，Master无需等待Slave对上次写传输的确认即可发起一次新的写传输。写通道包括数据总线(8/16/32/64/128/256/512/1024bit)和字节线(用于指示8bit数据信号的有效性)。
写响应通道：Slave使用写响应通道对写传输进行响应，所有的写传输需要写响应通道的完成信号。
为了便于理解本发明公开的技术方案，下面通过列表形式对本发明涉及到的AXI总线信号进行介绍，其中表2为写地址通道信号，表3为写数据通道信号，表4为写响应通道信号，表5为读地址通道信号，表6为读数据通道信号，
Figure BDA0002722096180000051
表2
Figure BDA0002722096180000052
Figure BDA0002722096180000061
表3
Figure BDA0002722096180000062
表4
Figure BDA0002722096180000063
表5
Figure BDA0002722096180000064
Figure BDA0002722096180000071
表6
一种AXI总线隔离保护结构，如图2、图3所示，高速外设数据接口与高速数据存储器之间设置有AXI Master接口逻辑隔离单元，高速外设数据接口与主控设备之间设置有AXI Slave接口逻辑隔离单元，时钟复位管理单元连接所述AXI Master接口逻辑隔离单元和所述AXI Slave接口逻辑隔离单元。
当高速外设数据接口正常工作时，所述AXI Master接口逻辑隔离单元和所述AXISlave接口逻辑隔离单元不动作，相当于处于旁路状态。
当高速外设数据接口热复位后，所述AXI Master接口逻辑隔离单元用于对其AXIMaster接口进行隔离，保证AXI Master接口数据传输时序的正确性，所述AXI Slave接口逻辑隔离单元用于对其AXI Slave接口进行隔离，保证AXI Slave接口数据传输时序的正确性。
在实现隔离保护的方法上，当高速外设数据接口热复位后，所述AXI Master接口逻辑隔离单元和所述AXI Slave接口逻辑隔离单元接收到时钟复位管理单元发送的热复位标志；所述AXI Master接口逻辑隔离单元寄存其对应AXI Master接口当前数据传输状态信息，不随高速外设数据接口进入复位状态，并且根据AXI总线协议处理未完成的传输状态；所述AXI Slave接口逻辑隔离单元寄存其对应AXI Slave接口当前数据传输状态信息，不随高速外设数据接口进入复位状态，并且根据AXI总线协议处理未完成的传输状态。
下面结合AXI读写信号对隔离保护的具体实现方式进行阐述。
一、高速外设数据接口为AXI Master接口
1、读事务(参照图4)
AXI Master接口隔离逻辑单元检测到热复位标志后，将高速外设数据接口的RREADY信号强制拉高(表明主机能够接收读数据和响应信息)，以接收高速数据存储器后续返回的未完成读数据；
2、写事务(参照图5)
AXI Master接口隔离逻辑单元检测到热复位标志后，根据未完成的传输状态持续写空数据及其它相应信号，WSTRB[3:0]置为全0，将高速外设数据接口的BREADY信号强制拉高(表明主机能够接收写响应)，以接收高速数据存储器和AXI Master接口隔离逻辑单元后续返回的未完成写响应。
二、高速外设数据接口为AXI Slave接口
1、读事务(参照图6)
AXI Slave接口隔离逻辑单元检测到热复位标志，将高速外设数据接口的ARREADY信号和RVALID信号强制拉高，以接收主控设备未完成的读地址，并返回与ARID一致的RID、读数据RDATA、RLAST和正确的读响应RRESP。
其中，强制拉高ARREADY信号，表明从设备可以接收地址和对应的控制信号；强制拉高RVALID信号表明此通道信号有效；ARID[3:0]为读地址通道信号中的读地址ID，RID[3:0]为读数据通道信号中的一次读传输的ID，RID[3:0]应与ARID[3:0]一致；当最后一次突发读传输时，从机需要断言RLAST；读响应RRESP[1:0]表明读传输的状态：OKAY、EXOKAY、SLVERR或DECERR。
2、写事务(参照图7)
AXI Slave接口隔离逻辑单元检测到热复位标志，将高速外设数据接口的WREADY信号强制拉高(表明从机可以接收写数据)，以接收主控设备未完成的写数据，数据接收完毕后，将BVALID信号强制拉高(表明写响应有效)，向主控设备返回与WID[3:0]一致的BID[3:0]和正确的写响应BRESP。
其中，WID[3:0]为一次写传输的ID，BID[3:0]为写响应ID，BID[3:0]应与WID[3:0]一致；BRESP[1:0]表明写传输的状态：OKAY、EXOKAY、SLVERR或DECERR。
基于AXI总线的系统级芯片，采用上述AXI总线隔离保护结构，在高速外设数据接口热复位后进行系统总线保护。
显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域及相关领域的普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。

Claims (5)

1.一种AXI总线隔离保护结构，其特征在于，高速外设数据接口与高速数据存储器之间设置有AXI Master接口逻辑隔离单元，高速外设数据接口与主控设备之间设置有AXISlave接口逻辑隔离单元，时钟复位管理单元连接所述AXI Master接口逻辑隔离单元和所述AXI Slave接口逻辑隔离单元；
当高速外设数据接口正常工作时，所述AXI Master接口逻辑隔离单元和所述AXISlave接口逻辑隔离单元不动作；
当高速外设数据接口热复位后，所述AXI Master接口逻辑隔离单元用于对其AXIMaster接口进行隔离，保证AXI Master接口数据传输时序的正确性，所述AXI Slave接口逻辑隔离单元用于对其AXI Slave接口进行隔离，保证AXI Slave接口数据传输时序的正确性。
2.一种基于权利要求1所述的AXI总线隔离保护结构的AXI总线隔离保护方法，其特征在于，当高速外设数据接口热复位后，所述AXI Master接口逻辑隔离单元和所述AXI Slave接口逻辑隔离单元接收到时钟复位管理单元发送的热复位标志；
所述AXI Master接口逻辑隔离单元寄存其对应AXI Master接口当前数据传输状态信息，不随高速外设数据接口进入复位状态，并且根据AXI总线协议处理未完成的传输状态；
所述AXI Slave接口逻辑隔离单元寄存其对应AXI Slave接口当前数据传输状态信息，不随高速外设数据接口进入复位状态，并且根据AXI总线协议处理未完成的传输状态。
3.根据权利要求2所述的AXI总线隔离保护方法，其特征在于，当高速外设数据接口为AXI Master接口时，热复位后，所述AXI Master接口逻辑隔离单元读写事务执行如下操作：①读事务，AXI Master接口隔离逻辑单元检测到热复位标志后，将高速外设数据接口的RREADY信号强制拉高，以接收高速数据存储器后续返回的未完成读数据；②写事务，AXIMaster接口隔离逻辑单元检测到热复位标志后，根据未完成的传输状态持续写空数据及其它相应信号，WSTRB信号置为全0，将高速外设数据接口的BREADY信号强制拉高，以接收高速数据存储器和AXI Master接口隔离逻辑单元后续返回的未完成写响应。
4.根据权利要求2所述的AXI总线隔离保护方法，其特征在于，当高速外设数据接口为AXI Slave接口时，热复位后，所述AXI Slave接口逻辑隔离单元读写事务执行如下操作：①读事务，AXI Slave接口隔离逻辑单元检测到热复位标志，将高速外设数据接口的ARREADY信号强制拉高(表明从设备可以接收地址和对应的控制信号)，以及RVALID信号强制拉高(表明此通道信号有效)，以接收主控设备未完成的读地址，并返回与ARID一致的RID、读数据RDATA、RLAST和正确的读响应RRESP；②写事务，AXI Slave接口隔离逻辑单元检测到热复位标志，将高速外设数据接口的WREADY信号强制拉高，以接收主控设备未完成的写数据，数据接收完毕后，将BVALID信号强制拉高，向主控设备返回与WID一致的BID和正确的写响应BRESP。
5.一种基于AXI总线的系统级芯片，其特征在于，采用权利要求1所述的AXI总线隔离保护结构，在高速外设数据接口热复位后进行系统总线保护。
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Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5123092A (en) * 1988-10-21 1992-06-16 Zenith Data Systems Corporation External expansion bus interface
US20060282233A1 (en) * 2005-05-26 2006-12-14 Sudeep Pasricha Method for the fast exploration of bus-based communication architectures at the cycle-count-accurate-at-transaction -boundaries (CCATB) abstraction
KR20080062979A (ko) * 2006-12-30 2008-07-03 삼성전자주식회사 온 칩 버스 시스템에서 레지스터 슬라이싱 장치 및 방법
CN103605625A (zh) * 2013-11-29 2014-02-26 山东大学 基于AXI总线的Nor Flash芯片的控制方法
CN103607183A (zh) * 2013-12-02 2014-02-26 哈尔滨理工大学 一种多通道隔离函数信号发生器及信号发生方法
US9465766B1 (en) * 2013-10-29 2016-10-11 Xilinx, Inc. Isolation interface for master-slave communication protocols
CN205656617U (zh) * 2016-05-11 2016-10-19 北京正泽兴承科技有限责任公司 一种SoC的外设系统
CN106407522A (zh) * 2016-08-31 2017-02-15 德为显示科技股份有限公司 基于fpga的逻辑ip总线互联实现装置
CN107436851A (zh) * 2016-05-26 2017-12-05 北京联合大学 串行外设接口四线隔离系统及其控制方法
CN107707491A (zh) * 2017-09-28 2018-02-16 中国人民解放军国防科技大学 一种实现多级片上互连的装置及方法
US20180144080A1 (en) * 2015-11-04 2018-05-24 Chronos Tech Llc Application specific integrated circuit link
US10019546B1 (en) * 2015-10-30 2018-07-10 Amazon Technologies, Inc. Modular system on chip configuration system
CN108958649A (zh) * 2018-05-17 2018-12-07 天津飞腾信息技术有限公司 一种用于存储系统的安全隔离方法及装置
CN111563059A (zh) * 2019-12-18 2020-08-21 中国船舶重工集团公司第七0九研究所 一种基于PCIe的多FPGA动态配置装置及方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5123092A (en) * 1988-10-21 1992-06-16 Zenith Data Systems Corporation External expansion bus interface
US20060282233A1 (en) * 2005-05-26 2006-12-14 Sudeep Pasricha Method for the fast exploration of bus-based communication architectures at the cycle-count-accurate-at-transaction -boundaries (CCATB) abstraction
KR20080062979A (ko) * 2006-12-30 2008-07-03 삼성전자주식회사 온 칩 버스 시스템에서 레지스터 슬라이싱 장치 및 방법
US9465766B1 (en) * 2013-10-29 2016-10-11 Xilinx, Inc. Isolation interface for master-slave communication protocols
CN103605625A (zh) * 2013-11-29 2014-02-26 山东大学 基于AXI总线的Nor Flash芯片的控制方法
CN103607183A (zh) * 2013-12-02 2014-02-26 哈尔滨理工大学 一种多通道隔离函数信号发生器及信号发生方法
US10019546B1 (en) * 2015-10-30 2018-07-10 Amazon Technologies, Inc. Modular system on chip configuration system
US20180144080A1 (en) * 2015-11-04 2018-05-24 Chronos Tech Llc Application specific integrated circuit link
CN205656617U (zh) * 2016-05-11 2016-10-19 北京正泽兴承科技有限责任公司 一种SoC的外设系统
CN107436851A (zh) * 2016-05-26 2017-12-05 北京联合大学 串行外设接口四线隔离系统及其控制方法
CN106407522A (zh) * 2016-08-31 2017-02-15 德为显示科技股份有限公司 基于fpga的逻辑ip总线互联实现装置
CN107707491A (zh) * 2017-09-28 2018-02-16 中国人民解放军国防科技大学 一种实现多级片上互连的装置及方法
CN108958649A (zh) * 2018-05-17 2018-12-07 天津飞腾信息技术有限公司 一种用于存储系统的安全隔离方法及装置
CN111563059A (zh) * 2019-12-18 2020-08-21 中国船舶重工集团公司第七0九研究所 一种基于PCIe的多FPGA动态配置装置及方法

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* Cited by examiner, † Cited by third party
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倪一洋: "基于FPGA的多总线接口适配技术研究", 《中国优秀硕士学位论文全文数据库-工程科技Ⅱ辑》, pages 1 - 71 *

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